Изобретение относитс к измерению характеристик спучайных процессов и пред назначено nns оперативного определени корреп ционной функции текущего стационарного случайного процесса. Известен цифровой корреп тор, содержащий квантоватепи по уровню, на входы которых КЗ блока пам ти поступают сдвинутые на врем задержки сигнагаы. Квантованные по уровню сигналы поступают через бпок выборки во времени на бпок умножени и цапее на накапливающий счет чик Си . Недостатком этого устройства вп етс низкое быстродействие. Наиболее бпизким по технической сущности к предпагаемому вгюетс цифровой коррел тор, соцержащий бпок пам ти, вход которого подключен через блок записи к входу устройства, а выходы - к первым входам первого, второго и третьего блоков воспроизведен сигнала, к вторым входам которых параллельно подключены выходы генератора импульсов, первый выход первого блока воспроизведени сигнала последовательно подключен к первому входу; сумматора, первому входу блока yivi , ножени и информационному входу интегра тора, к вторым входам сумматора и блок умножени подключены соответственно выходы второго и третьего бпока воспроизведени сигнала. Причем каждый бпок вос произведени сигнала содержит бпок опроса , сумматор, блок сравнени , первый и второй счетчики Г2J В известном устройстве объем обрабатываемык данных определ етс разр дностью N сумматора первого блока воспроизведени сипшла и равен 2 , это обсто тельство не позвол ет полностью обрабатывать выборки с произвольным, не кратным степени 2, объемом, т.е. сужаютс функциональные возможности цифрового коррел тора. Кроме того, устройство обладает аппаратурной избыточность Цель изобретени - расширение класса решаемых задач. Указанна цель достигаетс тем, что в цифровом коррел торе, содержащем бпок записи, вход которого вл етс входом коррел тора, а выход соединён с входом записи блока пам ти, генератор импульсов бпок суммировани , выход которого соеди нен с первым входом блока умножени , выход которого подключен к информационному входу интегратора, выход которого вл етс выходом коррел тора, блоки воспроизведени сигнала, каждый из которых содержит узел пам ти и сумматор, выход которого соединен с адресным входом узла пам ти своего бпока воспроизведени сигнала, информационный вход узла пам ти каждого бпока воспроизведени сигнала соединен с соответствующим выходом группы выходов блока пам ти, управл ющий вход узла пам ти и первый информационный вход сумматора в каждом блоке воспроизведени сигнала объединены и подключены к выходу генератора импульсов , а информационный выход узпа пам ти в каждом блоке воспроизведени сигна гю подключен соответственно к первому и второму входам блока суммировани и к второму входу блока умножени коррел тора , при том первый блок воспроизведени сигнала содержит первую схему сравнени , первый и второй счетчики, выходы которых подключены к соответствующим входам схемы сравнени , а выход первого счетчика дополнительно подключен к второму информационному входу сумматора первого блока воспроизведени сигнала, выход первой схемы сравнени первого блока воспроизведени сигнала подключен к управл ющему вхоцу сумматора и первому управл ющему входу второго счетчика, второй управл ющий вход которого объединен со счетным входом первого счетчика, а счетный вход второго счетчика объединен с первым информационным входом сумматора своего бпока, первый блок воспроизведени сигнала содержит вторую схему сравнени и третий счетчик, выход которого подключен к первому входу второй схемы сравнени , второй вход которой соединен с выходом сумматора своего блока, а выход второй схемы сравнени подключен к счетным входам первого и третьего счетчиков своего блока и к управл ющему входу интегратора, выход первой схемы сравнени первого блока воспроизведени сигнала соединен с управл ющим входом сумматоров второго и третьего блоков воспроизведени сигнала, выход первого счетчика первого блока воспроизведени сигнала соединен с вторым информационным входом сумматоров второго и третьего блоков воспроизведени сигнала, управл ющий выход узпа пам ти каждого блока воспроизведени сигнала подключен к соответствующему адресному входу блока пам ти. На фиг. 1 представлена структурна схема цифрового коррел тора; на фиг. 2 структурна схема первого блока воспроизведени ; на фиг. 3 - структурна схема второго и третьего блоков воспроизведени . 31О7 Входом устройства вп етс вход бпока 1 записи, выход которого подключен к информационному ходу бпока 2 пам ти. Выходы бпока 2 пам ти подкпючешы к первым входам блоков 3-5 воспроизведени , к вторым входам которых подключен выход генератора 6 импупьсов. Первый выход первого бпока 3 воспроизведени , последовательно подключен к первому входу сумматора 7, первсыу входу блока 8 умножени и информационному входу интегратора 9. К вторым входам сумматора 7 и блока 8 умножени подключены соответственно первые выходы второго и третьего блоков 4 и 5 воспроизведени , третий и четвертый входы каждого из которых подключены соответственно к третьему и четвертому выходам первого блока 3 воспроизведени , п тый выход которого соединен с управл ющим входом интегратора 9. В то рые выходы первого, второго и третьего блоков 3,4 и 5 воспроизведени подключены соответственно к второму, третьему и четвертому адресным входам блока 2 пам ти. Выход 10 интегратора 9 вл етс выходом устройства. Первый блок 3 воспроизведени сигнала (фиг. 2) содержит узел 11- пам ти, сумматор 12, первую схему 13 сравнени первый 14 и. второй 15 счетчики, вторую схему 16 сравнени и реверсивный счетчик 17. Информационный вход и первый выход узла 11 пам ти вл ютс соответственно первым входом 18 и первым выходом 19 первого блока 3 воспроизведени сигнала. К адресному входу блока 11 пам ти поогключен выход сумматора 12, первый информационный выход которого соединен с вторым входом первого блока 3 воспроизведени сигнала, второй выход которого подключен к второму выходу узла 11 пам ти . Третий выход блока 3 воспроизведени сигнала, соединенный с выходом первого счетчика 14, подключен к второму информационному входу сумматора 12 и к первому входу первой схемы 13 сравнени . Второй вход схемы 13 сравнени подключен к выходу второго счетчика 15, а выход схемы 13 сравнени , соединенный с четвертым выходом первого блсжа 3 воспроизведени сигнала, подключен к первому управл ющему выходу второго счетчика 15. Счетный вход второго счетчика 15 соединен с управл ющим входом узла 11 пам ти и первым информацио ным входом сумматора 12, выход которо . го подключен к первому входу второй схе 574 мы 16 сравнени , второй вход которой lidpKTiioHeH к выходу реверсивного счетчвка 17, а выход, соединенный с п тым выходом первого блока 3 воспровзведенн сигнала - к счетным входам реверсивного счетчика 17, первого счетчика 14 и к второму управлАющему входу второго счетчика 15. Выход первой схемы 13 сравнени подключен к управл ющему входу сумматора 12. Второй и третий блоки 4 и 5 воспровэведени сигнала содержат узел 11 пам ти и сумматор 12. Устройство работает следующим обрааом . Блок 1 записи осуществл ет дискретизацию во времени входного сигнала и передачу в блок 2 пам ти заданного объема выборки N , причем N - произвоп ное число, не превышающее по величине объем пам ти блока 2 пам ти. Блоки 3-5 воспроизведени сигнала осуществл ют воспроизведение заданной последовательности сигналов из блока 2 пам ти и перецачу их на соответствующие входы сумматора 7 и блока 8 умножени . На вход интегратора 9 после каждого цикла воспроизведени поступает сигнал, определ емый в соответствии с выражением e(,) где 2 - номер цикла воспроизведени ; j - номер воспроизводимой копии, равныйномеру ординаты оценки коррел ционной функции; «в вни сигналов, выбранных блоками 3-5 воспроизведени ; f,e,n - текущие значени айресов выбранных сигналов, причем при имеем К 2j+ 1; п - 1;(2; е J+ 1. В интеграторе 9 происходит усреднеие сигнала К.- (z) за врем воспроизедени одной копии, т.е. С-коэффициент передачи интегратора 9, который управл етс сигналом с п того выхода блока 3 воспроизведени ; N 1- максимальное число циклов при воспроизведении одной копии. .Можно показать, что (З) вл етс оценкой коррел ционной функиии. Таким образом, на выходе устройства формируетс текущее значение оценки коррел ционной функции. В исходном состо нии, т.е. перец начапом воспроизвецени первой копии, в счетчик 14 первого бпока 3 воспроизведе ни (обозначим его содержимое через )), в счетчике 15 (обозначим его содержимое через т), в сумматоре 12 (обозначим его содержимое через к) записан О, т.е. j О; : т О; k О. В реверсивный счетчик 17 (обозначим его содержимое через п ) занесен объем выборки N . При поступпении на вход очередного импупьса в счетчик 15 и сумматор 12 заноситс , т.е. 1;,.) . При срабатывании схемы 13 сравнени т.е. пригп ,В| счетчике 15 устанавпИ ваетс О, а в сумматоре 12 - содержимое счетчика 14. Спедоватепьно, содержимое сумматора 12 при т j измен етс в соответствии с выражением X k+i+l.« Выход сумматора 12 подключен к в то рому входу узпа 11 пам ти, на вход 18 которого поступают сигналы из бпока 2 пам ти в соответствии с содержимым сум матора 12. По сигналу с генератора 6 импульсов, поступающему на управл ющий вход адрес ного регистра, содержимое сумматора 12 вл ющеес адресом, записываетс в узеп 11 пам ти, по адресному входу и с выхода передаетс :из узпа 11 пам ти в бпок 2 пам ти, из которого в соответствии с этим адресом считываетс операнд, по входу записывающийс в узел 11 пам ти и выставл емый на выход. в схеме 16 сравнени происходит сра нение содержимого сумматора 12 реверсивного счетчика 17. ПриК п сигнал с выхода узла 16 сравнени поступает на вход счетчика 14 и измен ет его содержимое на +1, на вход счетчика 15, устанавлива его в О, и на вычитающий вход реверсивного счетчика 17, измен его содержимое на -1, а также через вы ход бпока 3 воспроизведени - на управл ющий вход интегратора. В сумматор 12 при этом из счетчика 14 заноситс его удвоенное сх аержимое, т.е. перед началом Воспроизвчпенн спеауюшей копии К-2 + 1.Так как выход счегчика 14 и выход схемы 13 сравнени первого бпока 3 воспроизведени сигнала через его выход и подключены соответственно к вторым и третьим входам сумматора 12 (фиг. 2) блоков 4 и 5 воспроизведени , их содержимое измен етс а-налогично согдержимому сумматора 12. Исключение составл ет тот факт, что при срабатывании схемы 16 сравнени в сумматор блока 4 воспроизведени сигнала заноситс j , в сумматор блока 5 воспроизведени сигнала +1, т.е. е j + 1; h 1. Техническа реализаци устройства может быть осуществлена с использованием элементов цифровой вычислительной техники . Бпок 1 записи представл ет собой аналого-цифровой преобразователь, блок 2 пам ти вл етс запоминающим устройством с перезаписью и может быть выполнен на магнитных сердечниках или полупроводниках . Блок 8 умножени , сумматор 7, генератор 6 импульсов, сумматор 12, схемы 13 и 16 сравнени , счетчики 14, 15 и 17, узел 11 пам ти могут быть выполнены на интегральных схемах. В интеграторе 9 предусмотрена возможность регулировани коэффициента передачи по управл ющему входу. Реверсивный счетчик 17 работает на вычитание. Объем блока 2 пам ти определ етс необходимым количеством фиксированных отсчетов .иэи-, руемого стационарного случайного процесса . Разр дность блока 1 записи, блока 2 пам ти, блоков 3-5 воспроизведени сигнала, сумматора 7, блока 8 умножени , интегратора 9 определ етс исход из требований к устройству по точности и быстродействию. Использование новых элементов - дополнительного блока сравнени и реверсивного счетчика - делает возможной обработку сигналов с произвольным объемом выборки N в пределах емкости блока пам ти, т.е. расшир ет функциональные возможности предлагаемого устройства по сравнению с прототипом. Кроме того, отсутствие как во втором, так и в третьем блоках воспроизведени предлагаемого устройства узла сравнени и двух счетчиков , имеющих место в аналогичных .блоках прототипа, и налччче новых св зей, упрощает структуру устройства .
//
Т
Фt/f.J