SU1057966A1 - Function generator - Google Patents
Function generator Download PDFInfo
- Publication number
- SU1057966A1 SU1057966A1 SU823492671A SU3492671A SU1057966A1 SU 1057966 A1 SU1057966 A1 SU 1057966A1 SU 823492671 A SU823492671 A SU 823492671A SU 3492671 A SU3492671 A SU 3492671A SU 1057966 A1 SU1057966 A1 SU 1057966A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- group
- integrator
- integrators
- Prior art date
Links
- 230000006870 function Effects 0.000 claims abstract description 34
- 238000009434 installation Methods 0.000 claims abstract description 9
- 230000015654 memory Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
1. ГЕНЕРАТОР ФУНКЦИЙ, содержащий генератор импульсов и первый счетчик, соединенный выходом с входом первого запоминающего устройства, выходы которого подключены к входам установки начальных условий интеграторов nepBotrrpynnH, каждый i-й п , где п - количество интеграторов в группе ) из Которых соединен сигнальным входом с выходом ( hro интегратора первой группы, отличающийс тем, что, с целью повышени точности воспроизведени функций, в него дополнительно введены второй счетчик, второе запоминащее устройство, втора группа из п интеграторов, переключатель, делитель частоты, триггер, элемент задержки и элементы И, первый из которых подключен первым входом к шине запуска генератора функций, управл ющему входу генератора импульсов и к первому входу второго элемента И, вторым входом - к первому выходу триггера, управл ющему входу переключател и к первому входу третьего эле мента И, а выходом - к входам управлени режимом работы интеграторов пер вой группы, сигнальный вход п -го из которых соединен с соответствующим выходом первого запоминающего устройства , а выход первого интегратора Первой группы подключен к первому ; сигнальному входу переключател , соединенного выходом с выходной шиной генератора функций, примем выход генератора импульсов подключен через делитель частоты к входу элемента задержки и к счетному входу триггера, соединенного -вторым выходом с вторым входом второго элемента И и с первнм входом четвертого элемента И, подключенного выходом к счетному входу первого счётчика, а вторым входом - к выходу элемента задержки и к второму входу третьего элемента И, соединенного выходом со счетным входом второго рчетчика, подключенного к входу второго запоминающего, устройства, выходы которого соединены соответственно с входами ycтaнoвю начальнш условий интеграторов второй rpynribi и с сигнальным входом п-го интегратора второй группы, причем каждый i-й 1. GENERATOR FUNCTIONS, containing a pulse generator and the first counter connected to the input of the first storage device, the outputs of which are connected to the inputs of the installation of the initial conditions of the integrators nepBotrrpynnH, each i -th n, where n is the number of integrators in the group of which are connected by a signal input output (hro integrator of the first group, characterized in that, in order to improve the accuracy of reproducing functions, a second counter, a second storage device, and a second group of n integrator are additionally introduced into it c, a switch, a frequency divider, a trigger, a delay element, and AND elements, the first of which is connected by the first input to the function generator start bus, the control input of the pulse generator and the first input of the second And element, the second input to the first output of the trigger, which controls the input of the switch and to the first input of the third element I, and the output to the control inputs of the operating mode of the integrators of the first group, the signal input of the nth of which is connected to the corresponding output of the first storage device, and the output of the first o integrator of the first group is connected to the first; the signal input of the switch connected by the output to the output bus of the function generator will accept the output of the pulse generator connected via a frequency divider to the input of the delay element and to the counting input of the trigger connected by the second output to the second input of the second element And connected to the output to the counting input of the first counter, and the second input - to the output of the delay element and to the second input of the third element And connected by the output with the counting input of the second meter connected to the input du second storage devices, which outputs are connected to inputs respectively yctanovyu nachalnsh conditions rpynribi second integrators and the signal input of the integrator of the nth second group, wherein each i-th
Description
.1057966.1057966
аналоговых преобразователей, соеди- , напр жений, а цифровыми входами - с ненных выходами с выходами запоми- выходами цифрового блока пам ти, аднакйцего устройства, аналоговыкм входа- ресный вход которого вл етс входом ми - с шинами разнопол рных опорные. | запоминающего устройства.analog converters, connections, voltages, and digital inputs — from output outputs to outputs; memories of outputs from a digital storage unit; an adapter, the analog input input of which is an input — to buses of different polarities. | storage device.
Изобретение относитс к автоматике и вычислительной технике и может быть использовано, в частности, дл воспро изведени функций времени в моделирующих устройствах.The invention relates to automation and computing and can be used, in particular, to reproduce the functions of time in simulating devices.
Известен генератор функций, содержащий блок управлени , компараторj нуль-орган, переключатель пол рности, счетчик, блок пам ти, цифроаналоговые преобразователи, выходной сумматор, интегратор, дополнительный сумматор, источник опорного напр жени С J.A function generator is known comprising a control unit, a comparator null organ, a polarity switch, a counter, a memory unit, digital-to-analogue converters, an output adder, an integrator, an additional adder, a voltage source C J.
Генератор воспроизводит кусочнолинейную функцию. Недостаток его заключаетс в негладком характере выход ного напр жени . Кроме того, при генерации длительных функций возрастает погрешность интегратора, что приводит к ухудшению точности всего устройстваThe generator reproduces the slice-line function. Its disadvantage lies in the uneven nature of the output voltage. In addition, when generating long-term functions, the integrator error increases, which leads to a deterioration in the accuracy of the entire device.
1 звестен функциональный генератор дл реализации полиномиальных сплайнов , /содержащий кусочно-линейный аппроксиматор , интеграторы, блок сравнени и микропроцессор C2J .1 is a known function generator for implementing polynomial splines, / containing a piecewise linear approximator, integrators, a comparison unit and a C2J microprocessor.
Недостатком генератора вл етс конструктивна сложность.The disadvantage of the generator is constructive complexity.
Наиболее близким к предлагаемому по технической сущности вл етс генератор функций, содержащий генератор импульсовJ1 первый счетчик, соединенный выходом с входом первого запоминакйцего устройства, выходы которого подключены к входам установки начальньк условий интеграторов первой груп .пы, Каждый i- (| i } где пколичество интеграторов в группе из которых соединен сигнальным входом с выходом (i+1 Ьго интегратора первой группы, а сигнальный вход п-го интегратора подключен к выходу операционного усилител , соединённого входами с выходами ключей р да групп, подключенных сигнальными входами к , выходам первого запоминающего устройства , а управл ющими входами - к соответствующим выходам первого счет чика, соединенного счетным входом сThe closest to the proposed technical entity is a function generator, which contains a pulse generator J1, the first counter connected to the input of the first memory device, whose outputs are connected to the installation inputs of the initial conditions of the first group integrators, Each i- (| i} where the number of integrators in the group of which the signal input is connected to the output (i + 1 of the integrator of the first group, and the signal input of the nth integrator is connected to the output of the operational amplifier connected by the inputs from the output the keys of a number of groups connected by signal inputs to the outputs of the first storage device, and the control inputs to the corresponding outputs of the first counter connected by a counting input to
выходом генератора импульсов, а первым выходом - с входами обнулени инjTerpaTOpOB первой группы. Недостатком генератора функций вл етс пониженна инструментальна -точность воспроизведени функций времени,.output of the pulse generator, and the first output - with the inputs of zeroing injTerpaTOpOB of the first group. The disadvantage of the function generator is the reduced instrumental reproduction accuracy of the time functions.
Цель изобретени - повышение точности воспроизведени функций.The purpose of the invention is to improve the accuracy of reproduction of functions.
Дл достижени цели в генератор функций, содержащий генератор импульсов и первый счетчик, соединенный вых ходом с входом первого запоминающего устройства, выходы которого подключены к входам установки начальных условий интеграторов первой группы, каждый {-Л ( п, где п - количество интеграто(юв в группе )из которых соединен сигнальным входом с выходом (1+1)-ГО; интегратора первой группы, дополнительно введены второй счетчик, второе запоминающее устройство, втора группа из п интеграторов, переклю чатель, делитель частоты, триггер, элемент задержки и элементы И, первый из которых подключен первым входом к шине запуска генератора функций, управл ющему входу генератора импульсов и к первому Е1ХОДУ .второго элемента И, вторым входом - к первому выходу триггера , управл ющему входу переключател и к первому входу третьего элемента И, а выходом - к входам управлени режимом работы интеграторов первой группы, сигнальный вход п-го из которых соединен с соответствующим выходом первого запоминающего устройства, а выход первого интегратора первой группы подключен к первому сигнальном входу переключател , сЬединенного выходом с выходной шиной генератора функций, причем;выход генератора импульсов подключен через делитель частоты к элемента задержки и к счетному входу триггера, соединенного вторым выходом с вторым входом второг элемента И и с первым входом четеертого элемента И, подключенного выходом к сметному входу первого сметчика а вторым входом - к выходу элемента задержки и к второму входу третьего эпемента И, соединенного выходом со счетным входом второго счетчика, под .(лю;ченного.:Выходом к входу второго запоминающегр устройства, выходы которого соединены соответственно с входами установки начальных условий интеграторов второй группы и с сигнальным входом rt -го интегратора второй труппы , причем каждый i -и (1 i п) интегратор второй группы подключен .сигнальным входом к выходу ({+1 )-го интегратора второй группы, выход первого интегратора второй группы соединен с вторым сигнальным входом переклюмateл , а входы управлени режимом работы интеграторов второй .группы подключены к выходу второго элемента И. При этим каждое запоминающее устройство содержит цифровой блок пам ти и группу из п +1 )-го цифроаналовоговых преобразователей, соединенных выходами с выходами запоминающего устро ства, аналоговыми входами - с шинами разнопол рных опорных напр жений, а цифровыми входами - с выходами цифрового блока пам ти, адресный вход которого вл етс входом Запоминающего устройства. На чертеже изображена блок-схема генератора функций. Генератор функций содержит генератор 1 импульсов, шину 2 запуска, дели , тель 3 частоты, триггер , элемент 5 задержки, первый и второй счетчики 6 и 7, первый и второй запоминающие уст ройства В и 9, первую группу 10 интеграторов 11, вторую группу 12 интеграторов 13, переключатель I и эле менты И 15 -18. Первый счетчик 6 соединен выходом с входом первого запоминающего устройства 8, выходы которо го подключены к входам установки начальных условий интеграторов 11 группы 10, каждый i-й (1 ,где пколичество интеграторов в группе ) из которых соединен сигнальным входом с выходом (i+l)-ro интегратора 11 группы 10. Первый элемент И 15 подключен первым входом к шине 2 запуска генератора функций, управл ющему вход генератора 1 импульсов и к первому входу второго элемента И 1б, вторым входом - к первому выходу триггера 4, управл ющему входу переключател Ш и 19 66 к первому входу третьего элемента И 17, а выходом - к входам управлени режимом работы интеграторов 11 группы 10. Сигнальный ВХОДЦ1.-ГО иэ интеграторов } соединен с соответствующим выходом запоминающего устройства 8, а выход первого интегратора 11 подключен к первому сигнальному входу переключател 14, соединенного выходом с выходной шиной генератора функций. Выход генера-. тора 1 импульсов подключен через делитель 3 частоты к входу элемента 5 задержкй и к счетному входу триггера i, соединенного вторым выходомс вторым входом элемента И 16 и с/первым входом четвертого элемента И 18. Элемент И 18 подключен выходом к счетному входу счетчика 6, а вторым входом - к выходу элемента 5 задержки и к второму входу элемента И 17, соединенного выходом со счетным входом счетчика 7. Счетчик 7 подключен выХо дом к входу запоминающего устройства , выходы которого соединены соответственно с входами установки начальных условий интеграторо.в 13 второй группы 12 и с сигнальным входом п-го инteГpaтopa 13 группы 12. Ка)|здый i-1 И К п)интегратор 13 группы 12 подключен сигнальным входом к выходу (i+1)-го интегратора 13, выход перво го интегратора 13 соединен с вторым сигнальным входом переключател , а входы управлени режимом работы ин теграторов 13 подключены к выходу элемента И 16. Каждое из запоминающих устройств 8 и 9 содержит цифровой блок 19 пам ти и группу из (n+ll-ro цифроаналоговых преобразователей 20, соединенных выходами с выходами запоминающего устройства, аналоговыми входами с шинами разнопол рных опорных напр жений ±U0, а цифровыми входами - с выходами блока 19 пам ти, адресный вход которого вл етс входом запоминающего устройства. В основу работы генератора функций положена аппроксимаци воспроизводимой функции полиномиальным сплайном степени п, который на произвольном j-ом подинтервале аппроксимации длины At имеет вид (-м коэффициенты аппроксимации; - узловое (начальное) зуаче$ ни аргумента i на j Ом подинтервале аппроксимации Степень сплайна определ етс числом последовательно соединенных интеграторов (на чертеже изображена блок-схема генератора функций дл случа воспроизведени кубических сплайнов /. Длина Ai каждого из подинтервалов аппроксимации регулируетс изменением коэффициента делени делител 3 частоты. При.заданных зна чени х коэффициентов « j ФУНКЦИИ (1 j и единичных коэффициент ах передачи интеграторов 11 и 13 на сигнальные входы перйых интеграторов каждой группыдолжно подаватьс напр жение, пропорциональное Ъ - (-) f. , а на входы установки начальных условий интеграторов 7 напр жение,, пропс5рциональное Ъ (-1) i ,где - текущий пор док производной на выходе интегратора относительно функ ции У-. Перва группа 10 интеграторов 11 и запоминающее устройство 8 предназначены дл воспроизведени сплайна на всех нечетных подинтервалах аппро ксимации, а узлы 9 и 12 - на четных интервалах аппроксимации. Каждый из интеграторов 11 и 13 имеет два режима функционировани : режим Подготовка и режим Работа, Переход из одного режима в другой вы полн етс по управл ющим сигналам на выходе элементов И 15 и 16: если двоична переменна на выходе элемен та И равна О, то реализуетс режим Подготовка, в противном случае реализуетс режим Работа. В режиме Подготовка входные цепи интеграто Пг.гт1-лтг.о1га Bvnnuuio iionu мите.гг. разрываютс и осуществл етс зар д интегрирующих емкостей до тех значений напр жений начальных условий , которые устанавливаютс на выхо дах запоминающих устройств. В режиме Работа входные цепи интеграторов замыкаютс , что фактически означает решение неоднородного дифференциального уравнени ri-го пор дка с заданными начальными услови ми. Вы$(ОДна шина генератора функций св зана с выходом переключател 1, Логика работы переключател такова; если двоичный сигнал на егЬ управл ющем входе равен 1, то на выход To achieve the goal, the function generator, containing the pulse generator and the first counter, connected to the input of the first storage device by outputs, whose outputs are connected to the inputs of the installation of the initial conditions of the integrators of the first group, each {- L (n, where n is the number of the integrato (yv in group) of which is connected by a signal input with an output (1 + 1) -GO; an integrator of the first group, a second counter, a second storage device, a second group of n integrators, a switch, a frequency divider, a trigger, an element Supports and elements, the first of which is connected by the first input to the start-up bus of the function generator, the control input of the pulse generator and to the first E1 INPUT of the second AND element, the second input to the first output of the trigger, the control input of the third And element and the output to the inputs for controlling the operation mode of the integrators of the first group, the signal input of the nth one of which is connected to the corresponding output of the first storage device, and the output of the first integrator of the first group is connected to the first signal m input of the switch connected to the output bus of the function generator, the output of the pulse generator connected via a frequency divider to the delay element and to the counting input of the trigger connected to the second output of the second input of the second And element and the first input of the fourth element And connected to the output to the estimated input of the first estimator and the second input to the output of the delay element and to the second input of the third element And connected by the output to the counting input of the second counter, under. the reference device, the outputs of which are connected respectively to the installation inputs of the initial conditions of the integrators of the second group and to the signal input of the rt -th integrator of the second troupe, each i -and (1 i n) integrator of the second group is connected by the signal input to the output ({+1) the second integrator of the second group, the output of the first integrator of the second group is connected to the second signal input of the switch, and the inputs controlling the operation of the integrators of the second group are connected to the output of the second element I. At this, each memory device It contains a digital memory block and a group of n + 1) digital-to-analog converters connected by outputs to the outputs of the storage device, analog inputs to buses of different polarity reference voltages, and digital inputs to outputs of the digital memory block, address input which is the input to the Mass Storage Device. The drawing shows a block diagram of the function generator. The function generator contains a generator of 1 pulses, a bus 2 start, divide, tel 3 frequencies, a trigger, a delay element 5, the first and second counters 6 and 7, the first and second storage devices B and 9, the first group 10 of integrators 11, the second group 12 integrators 13, switch I and elements And 15-18. The first counter 6 is connected by an output to the input of the first storage device 8, the outputs of which are connected to the installation inputs of the initial conditions of the integrators 11 of group 10, each i-th (1, where the number of integrators in the group) of which is connected by a signal input to the output (i + l ) -ro of the integrator 11 of group 10. The first element 15 is connected by the first input to the bus 2 of the start of the function generator, the control input of the pulse generator 1 and the first input of the second element I 1b, the second input to the first output of the trigger 4, the control input of the switch W and 19 66 the first input of the third element And 17, and the output to the control inputs of the operating mode of the integrators 11 of group 10. Signal INPUT 1.-GO and integrators} is connected to the corresponding output of the storage device 8, and the output of the first integrator 11 is connected to the first signal input of the switch 14 connected output with output bus function generator. Output Generation- the torus pulse 1 is connected through a frequency divider 3 to the input of the delay element 5 and to the counting input of trigger i connected by the second output of the second input of the 16 element and C / the first input of the fourth And 18 element. The 18 element is connected by an output to the counting input of counter 6, and the second input is to the output of the delay element 5 and to the second input of the element I 17 connected by the output to the counting input of the counter 7. Counter 7 is connected to the input of the storage device, the outputs of which are connected respectively to the inputs of the installation of initial conditions Atoro.v 13 of the second group 12 and with the signal input of the n-th integrator 13 of the group 12. Ka) | i-1 and K p) integrator 13 of group 12 is connected by a signal input to the output of the (i + 1) -th integrator 13, output the first integrator 13 is connected to the second signal input of the switch, and the inputs controlling the operation of the integrators 13 are connected to the output of the And 16 element. Each of the storage devices 8 and 9 contains a digital memory block 19 and a group of (n + ll-ro digital to analog converters 20 connected outputs to the outputs of the storage device, analog inputs with buses aznopol polar reference voltage ± U0, and digital input - from block 19 outputs the memory address input which is input to the memory device. The function generator is based on the approximation of a reproducible function by a polynomial spline of degree n, which on an arbitrary jth subinterval of the approximation of the length At has the form (-th approximation coefficients; - the nodal (initial) sonic of the argument i on the j ohm subinterval of the approximation the number of series-connected integrators (the figure shows a block diagram of the function generator for the case of playing cubic splines /. Length Ai of each of the subintervals of the It is determined by a change in the division factor of the frequency divider 3. At the given values of the coefficients j j FUNCTIONS (1 j and unit coefficients ax of the transfer of the integrators 11 and 13 to the signal inputs of the first integrators of each group, the voltage proportional to b - (-) f., and to the inputs of the installation of the initial conditions of the integrator 7 is the voltage, procr-rational b (-1) i, where is the current order of the derivative at the integrator output with respect to the function Y-. The first group 10 of integrators 11 and the storage device 8 are intended to reproduce the spline on all the odd approximation subintervals, and the nodes 9 and 12 on the even approximation intervals. Each of the integrators 11 and 13 has two modes of operation: the Prepare mode and the Run mode. The transition from one mode to another is performed according to the control signals at the output of the And 15 and 16 elements: if the binary variable at the output of the And element is equal to O, then the Prepare mode is implemented, otherwise the Work mode is implemented. In the Prepare mode, the input circuits of the integrato of PG.gt1-ltg.o1ga Bvnnuuio iionu mite.gg. the charge of the integrating capacitors is broken and carried out to those values of the initial conditions, which are set at the outputs of the memory devices. In the Operation mode, the input circuits of the integrators are closed, which in fact means the solution of the inhomogeneous differential equation of the ri th order with the given initial conditions. You $ (ONE bus of the function generator is connected to the output of switch 1, the switch logic is as follows; if the binary signal on the control input is 1, then the output is
переключател коммутируетс напр .жение с выхода первого интегратора , группы 10j в противном случае на выпереводит в режим Работа интеграторы 13 второй группы. Поскольку инверсное значение триггера 4 соответ6 ход переключател коммутируетс напр жение с выхода первого интегратора группы 12, Непосредственно перед началом формировани заданной функции времени на устройство подаетс сигнал Начальна установка, который сбрасывает в О триггер k, счетчики 6 и 7, а также разрешает считывание информации из блоков 19 пам ти (цепи подачи этого сигнала не показаны). Теперь в счетчиках 6 и 7 будет сформирован -код адреса первой чейки, который воздействует на адресные входы блоков 19 пам ти, В результате этого .происходит считывание информации из первых чеек блоков 19 пам ти 9 на цифровые входы цифроаналоговых преобразователей 20 первого и второго запоминающих устройств 8 и 9. Каждый из преобразователей 2П преобразует код соот ветствущего коэффициента и пропорциональное ему напр жение с требуемым знаком. Поскольку сигнал запуска по шине 2 отсутствует, то на выходах элементов И 15 и 1б формируютс нулевые двоичные сигналы, которые перевод т в режим Подготовка все интеграторы, интегрирующие емкости которых (не показаны )зар жаютс до напр жений начальных условий. При этом на выходной; шине генератора функций по вл етс на пр жение , пропорциональное (0,), так что переключатель 1 коммутирует на выход напр жение с выхода первого интегратора группы 10. С поступлением по шине 2 сигнала запуска включаетс генератор 1 импульсов , выходные сигналы которого воздействуют На делитбль 3 чэстоты и триггер 4. Одновременно сигнал запуска формирует 1 на выходе элемента И 15, в результате чего перва группа 10 интеграторов 11 переводитс в режим Работа, При этом входные цепи интеграторов замыкаютс и образуетс аналогова вычислительна система дл , рещени соответствующего.дифференциального уравнени при заданных начальных услови х на первом прдинтерваjifeЧеХО , tj , Спуст врем d-i на выходе делител 3 частоты по вл етс импульс , который устанавливает в 1 триггер k. Тем самым возникший единичный сигнал с выхода элемента И 16the switch is switched from the direction of the output of the first integrator, group 10j otherwise does not switch to the operation mode the integrators 13 of the second group. Since the inverse value of trigger 4, respectively, the switch stroke switches the voltage from the output of the first integrator of group 12. Immediately before the formation of a given time function begins, the device is given a Start setting signal, which resets the trigger k, O, counters 6 and 7, and also allows reading information from memory blocks 19 (supply chains of this signal are not shown). Now, counters 6 and 7 will generate the first cell address code that affects the address inputs of memory blocks 19. As a result, information from the first cells of memory 19 blocks 9 is read into the digital inputs of digital-to-analog converters 20 of the first and second memory devices. 8 and 9. Each of the 2P converters converts the code of the corresponding coefficient and the voltage proportional to it with the required sign. Since the trigger signal on bus 2 is absent, zero binary signals are formed at the outputs of the And 15 and 1b elements, which switch to the Preparatory mode all integrators whose integrating capacities (not shown) are charged to the initial conditions. At the same time on the weekend; the function generator bus appears on a voltage proportional to (0,), so that switch 1 switches the output voltage from the output of the first integrator of group 10. As the start signal goes through bus 2, the generator of 1 pulses is turned on, the output signals of which are 3 frequencies and a trigger 4. At the same time, the start signal forms 1 at the output of the element 15 and, as a result, the first group 10 of integrators 11 is switched to the operation mode. The input circuits of the integrators are closed and an analog computer system is formed EMA dl rescheni sootvetstvuyuschego.differentsialnogo equation for given initial conditions in the first prdintervajifeCheHO, tj, d-i After time at the output of the frequency divider 3 is a pulse which sets the flip-flop 1 k. Thus, the resulting single signal from the output element And 16
ствует логическому О, то на выходную шину с выхода первого интегратора группы 12 коммутируетс решение соответствующего дифференциального уравнени на втором и подинтервале. Спуст некоторую задержку, котора превосходит длительность установки триггера А, на элемента 5 за ,аержки формируе тс и«пЗ(льс, который совместно с единичным сигналом на втором выходе триггера дает 1 на выходе элемента И 18. Этот сигнал воздействует на вход сметчика 6, увеличива его состо ние на единицу. Вследствие этого в счетчике 6 оказываетс записанным код адреса второй чейки. Считанна из этой чейки информац 1Я используетс в режиме Подготовка группы ТО интеграторов, С приходом следуиидего импульса с выхода целител 3 частоты группа 10 интеграторов переключаетс в режим Работа, Ь-ти I- I -V I О I 1logical o, then the output bus from the output of the first integrator of group 12 is switched to the solution of the corresponding differential equation on the second and subinterval. After some delay, which exceeds the installation time of trigger A, on element 5 for, the alert is formed and PZ (which, together with a single signal at the second output of the trigger, gives 1 at the output of the element 18. This signal acts on the input of the estimator 6, increasing its state by one. As a result, the counter code of the second cell is recorded in counter 6. The information cell I read from this cell is used in the Prepare group of integrators maintenance teams, With the arrival of the pulse from the output of the healer 3 group frequencies 10 integrators are switching to Run mode, I-I-V I O I b
а группа 12 интеграторов переводитс в режим Подготовка и т.д.and the group of 12 integrators is switched to Preparing mode, etc.
Остановка процесса воспроизведени функции происходит в момент времени по влени сигнала переноса с выхода последнего разр да счетчика 7. Если сигнал останова не формировать, то устройство будет работать в режиме периодического воспроизведени функции.The playback process of the function is stopped at the moment when the transfer signal appears from the output of the last bit of the counter 7. If the stop signal is not generated, the device will operate in the mode of periodic playback of the function.
В отличие от прототипа предлагаемый генератор функций сохран ет требуемую точность зоспроизведени функций в течение практически неограниченного времени. Это слсдубт из того, что в режиме Подготовка интегрирующие емкости интеграторов периодически зар жаютс до точных значений напр жений начальных условий, соответствующих кодовым значени м коэффициентов, т.е. погрешность дрейфа накапливаетс In contrast to the prototype, the proposed function generator maintains the required accuracy of reproducing functions for almost unlimited time. This is due to the fact that in the Prepare mode, the integrating capacitors of the integrators are periodically charged to exact voltages of the initial conditions corresponding to the code values of the coefficients, i.e. drift error accumulates
в режиме Решение и in Solution mode and
сбрасываетс в режиме Подготовка.reset in Prepare mode.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823492671A SU1057966A1 (en) | 1982-09-22 | 1982-09-22 | Function generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823492671A SU1057966A1 (en) | 1982-09-22 | 1982-09-22 | Function generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1057966A1 true SU1057966A1 (en) | 1983-11-30 |
Family
ID=21029550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823492671A SU1057966A1 (en) | 1982-09-22 | 1982-09-22 | Function generator |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1057966A1 (en) |
-
1982
- 1982-09-22 SU SU823492671A patent/SU1057966A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторсюте,свидетельство СССР № , кл. G Об G 7/26, 1977. 2.Авторское свидетельство СССР № 858013, кл. G 06 G 7/26, 1978. 3. Авторское свидетельство СССР 85U25, кл. G Об G 7/30, 1979 (прототип). () * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1057966A1 (en) | Function generator | |
| US4284940A (en) | Electrical wave synthesizer for controlling an electric motor | |
| US3237171A (en) | Timing device | |
| KR850007174A (en) | Digital analog converter | |
| SU1166148A2 (en) | Function generator | |
| SU1173424A1 (en) | Apparatus for approximation of lagging functions | |
| RU2033684C1 (en) | Two-phase harmonic-signal generator | |
| SU1075398A1 (en) | Digital/analog converter | |
| SU1352525A1 (en) | Device or reproducing digital information | |
| SU1191922A1 (en) | Multichannel function generator | |
| SU1499297A1 (en) | Apparatus for reversal of magnetization of ferromagnetic materials | |
| SU1124294A1 (en) | Random process generator | |
| SU945865A1 (en) | Digital integrator | |
| SU742974A1 (en) | Device for simulating linear dynamic systems | |
| SU1120308A1 (en) | Function generator | |
| SU1111159A1 (en) | Random process generator | |
| SU1019464A1 (en) | Function generator | |
| SU1356233A1 (en) | Device for encoding acoustic signals with inertia compounding | |
| SU1148121A1 (en) | Converter of voltage to code of residual class system | |
| SU1157552A1 (en) | Device for presenting lag functions | |
| SU1415264A1 (en) | Device for determining force characteristics of electromagnet | |
| SU1310854A1 (en) | Function generator | |
| SU926679A1 (en) | Function generator | |
| SU1213418A1 (en) | Multichannel apparatus for measuring electric power | |
| SU1203542A1 (en) | Analog-discrete adder |