SU1040623A1 - Устройство статистического кодировани и декодировани факсимильных сигналов - Google Patents

Abstract

УСТРОЙСТВО СТАТИСТИЧЕСКОГО КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ФАКСИМИЛЬНКХ СИГНАЛОВ, содержащее на передан цей стороне входной делитепь выход которого соединен с входом кодера видеосигнала и через формиро ватель разделительных бит и формирователь бит описани  с двум  первыми входами сумматора, выход которого подключен ко входу первого буферного блt)кa, а на приемной стороне последовательно соединенные второй буферный блок, дешифратор раздели-тельных бит, распределитель и декодер видеосигнала, первый, выход которого  вл етс  выходом устройст--- . ва,а второй выход соединен с управ:л ющим входом второго буферного блока , отличающеес  тем, что, с целью увеличени  помехоустойчивости , в него введены на передающей стороне последовательно соединенные счетчик-накопитель и формит рователь данных о числе кодовых бит, включенные между выходом входного делител  и первым дополнительным входом сумматора, и последовательно соединенные блок управлени  и запоминающий блок, включенные между выходом кодера видеосигнала и вторым дополнительным входом сумматора у причем выход кодера видеосигнала соединен с вторым входом счетчиканакЬпител , а дополнительный выход кодера видеосигнала - с вторым (Л входом запоминающего блока, а на приемной стороне последовательно с соединенные приемник данных о числе кодовых бит и элемент сравнени i включенные между дополнительным выхо дом распределител  и вторым входом декодера видеосигнала, второй выход которого соеД11нен с вторым входом элемента сравнени . Од OQ

Description

Изобретение относитс  к факсимил ной технике, в частности к устройст вам сжати  объема передаваемых сигналов путем статистического кодиро .вани , и может быть использовано дл передачи информации, закодированной как равномерньам, так и неравномерным кодом. Известно устройство статистйчесчого кодировани  и декодирований факсимильных сигналов,.которое на передающей стороне содержит вхойной делитель видеосигнала. Выход делите подан на кодер видеосигнала, формирователь разделительных бит, формирователь бит описани , формировател сигнала адреса, выходы которых через после.довательно саединенн а е сумматор и первый буферный блок под ны в канал св зи. Кроме того, допол нительный выход кодера видеосигнала подключен к. дополнительному входу формировател  сигнала адрес. На при емной стороне известное устройство содержит последовательно соединенные второй буферный блок, дешифрато разделительных бит, распределитель, дешифратор сигнала адреса и декодер 1. ,. Недостаток известного устройства заключаетс , в сравнительно низкой помехоустойчивости, что обуславлив аетс.  наличием в сигнале бит адрес Цель изобретени  - повышение помехоустойчивости при передаче факсимильных сигналов. Указанна  цель достигаетс  тем, что в устройство статистического кодировани  и декодировани  факсимильных сигналов, содержащее на пер дающей стороне входной делитель, выход которого соединен с входом кодера видеосигнала и через формирователь разделительных бит и формирователь бит описани  с двум  входами сумматора, выход которого ; подключен к входу первого буферного блока, а на приемной стороне последовательно соединенные второй буфер ный блок,дешифратор разделительных бит, распределитель и декодер видео сигнала первый выход которого  вл етс  выходом устройства, а втор выход соединен с управл ющим входом второго буферного блока, введейы на передающей стороне последовательно соединенные счетчик-нокопитель и формирователь данных о числе кодовы бит, включенные между выходом входного делител  и первым дополнительным входом сумматора, и последОвательно соединенные блок управлени  и запоминающий блок, включенные между выходом кодера видеосигнала и BiojwM дополнительным входом сумматора , причем выход кодера соеди.нен с вторым входом счетчика-накопител , а дополнительный выход коде . ра видеосигнала - с вторым входом запоминающего блока, а на приемной стороне последовательно соединенные приемник данных о числе кодовых бит к злемент сравнени , включенные между дополнительным выходом распределител  и вторым входом декодера видеосигнала, второй выход которого Соединен с вторым входом элемента сравнени . На фиг. 1 представлена структурна  электрическа  схема устройства статистического кодировани  и декодировани  факсимильных сигналов, на фиг. 2 - структурна  электрическа  схема формировател  данных о числе кодовых бит; на фиг. 3 - структурна  электрическа  схема приемника данных о числе кодовых бит; на фиг. 4 - структурна  электрическа  схема блока управлени  и запоминающего блока дл  случа  применени  неравномерного кода (модифицированного кода Хаффмена (МКХ). Устройство статистического кодировани  и декодировани  факсимильных сигналов (фиг. 1) содержит на передающей стороне входной делитель 1, выход которого соединен с первым входом счетчика-накопител  2 и со входами кодера 3 видеосигнала, формировател  4 разделительных бит, формировател  5 бит описани . Второй вход счетчика-накопител  2 вместе со входом б управлени  подключен к дополнительному выходу кодера 3, выход счетчика-накопител  2 подан на вход формировател  7 данных о числе кодовых бит, а выход блока б управлени  - на вход запоминающего блока 8. Выходы формировател  7 данных, запоминающего блока 8, формировател  4 разделительныхбит и формировател  5 бит описани  подсоединены к соответствующим входам сумматора 9, выход которого через первый буферный блок 10 подан в канал св зи. На приемной стороне устройство содержит последовательно соединенные второй буферные .блок 11., дешифратор 12 разделитель Ных бит, распределитель 13 и декодер 14 видеосигнёша. вторым выходом распределиттел  13 и вторым входом декодера 14 введены последовательно соединенные приемник 15данных о числе кодовых бит и элемент 16 сравнени , второй вход которого подключен ко второму выходу декодера 14 и к управл ющему входу второго буферного блока 11. Устройство работает следующим образом. Входной сигнал во входном делителе 1 делитс  йа строки и на и.нтер-, валы кодировани . Вначале строки развертки после разделительных бит, Сформированных формирователем 4, передаютс  биты описани  строки по интервалам кодировани . Эти биты

бразуютс  в формирователе 5. В инервалах , содержащих информацию,.эта нформаци  кодируетс  кодером 3 .и записываетс  в запоминающий блок 8 помощью блока 6 управлени . Одноременно подсчитываетс  счетчиком-г накопителем 2 число кодовых бит на анном интервале. Полученные кодируютс  в формирователе .7.

Далее все полученные биты объедин ютс  сумматором 9, уплотн ютс во времени первым буферным блоком 10 и передаютс  по каналу св зи на приемную сторону. На приемной стороне во втором буферном блоке 11 под ействием поступающих запросов от декодера 14 происходит разуплотнение кодовых бит. Дешифратор 12 выдел ет разделительные биты, после которых распределитель 13 подает в приемник данных 15 закодированные, числа кодовых бит по интервалам . . кодировани . После получени  этих данных распределитель 13 переключает поток бит на декодер 14, который начинает декодирование. По мере де кодировани  декодер 14 запрашивает новые биты из второго буферного блока- 11. Число запрс иенных бит сравниваетс  элементом 16 сравнени  с числом, полученным от приемника данных 15. Когда сравниваемые числа совпадут, элемент 16 сравнений,

независимо от результата декодировани , дает команду декодеру 14 перейти к декргдированию следующего содержащего информацию интервала.

На фиг. 2 изображен формиров тель данных о числе кодовых бит интервалов . Формирователь данных содержит регистр 17 числа, вычитат ль 18 и кодер 19 числа; на фиг. 3 приемник данных 15 о числе кодовых бит, который содержит декодер 20 числа, регистр 21 числа, и блок 22 слржени ..

Формирователь, 7 данйых работает следук цим образом.

В конце интервала кодировани  четчик-накопитель 2 выдает число

кодовых бит в прошедшем интервале. Это число подаетс  на вход вычитател  18 и регистра 17, в котором ранитс  предыдущее число. Затем

вновь поступившее число и число, поступившее из регистра 17, вычитаютс  9ДНО из другого, а полученна  на выходе вычитател  18 разность с учетом знака кодируетс  кодером 19 и,подаетс  на сумматор 9 дл  включени  в общий поток бит.

На приемной стороне (фиг. 3) полученна  разность декодируетс  декодером 20и Поступает на вход блока

22 сложени , на втором входе которого находитс  предыдущий результат сложени . Блок 22 сложени  производит суммирование двух чисел с .. учетом знака и выдает результат на

элемент 16 сравнени . Одновременно полученный результат запоминаетс  регистром 21 дл  последующего суммировани .

На фиг. 4 представлен пример реализации блока 6 управлени  запоминакадего блока 8 дл  случа  примене- . ни  неравномерного кода МКХ. В качестве запоминающих элементов могут быть применены адресные регистры с организацией 1024 х 1 слов. Блок 6

управлени  содержит входные коммутаторы 23 и 24 управл ющих сигналов, двоичные счетчики 25 и 26 адресов, реверсивные двоичные 27 и 28, дешифраторы 29 и 30, запоминающие элементы 31, 32 и коммутаторы 33 и 34 выходных сигналов. 11одтверждением достижени  положительного эффекта служат данные машинного моделировани . Моделирование проводилось с использованием электронных -тестттаблиц МККТТ, которые содержат восемь различных стандартных изображений . При моделировании использовались сшИбки канала св зи, полученные при цифровой передаче со скоростью 4800 бит/с при помощи модема, удовлетвор ющего рекомендации V 27 МККТТ путем записи этих ошибок на реальном канале.

Таким образом, предлагаемое устройство позвол ет значительно повысить помехоустойчивость дл  широкого класса устройств статистического коди{ювани , примен ющих как равномерные , так и неравномерные коды, и использующие различные методы формировани  факсимильного сигнала.

fpt/f.

n€fp

го

И

0vt.J

Claims (1)

1. УСТРОЙСТВО СТАТИСТИЧЕСКОГО КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ФАКСИМИЛЬНЫХ СИГНАЛОВ, содержащее на передающей стороне входной делитель, выход которого соединен с входом кодера видеосигнала и через формирователь разделительных бит и формирователь бит описания с двумя первыми входами сумматора, выход которого подключен ко входу первого буферного блока, а на приемной стороне последовательно соединенные второй буферный блок, дешифратор раздели-, тельных бит, распределитель и декодер видеосигнала, первый, выход которого является выходом устройства ,а второй выход соединен с управ- ляющим входом второго буферного блока, отличающееся тем, что, с целью увеличения помехоустойчивости, в него введены на передающей стороне последовательно соединенные счетчик-накопитель и формирователь данных о числе кодовых бит, включенные между выходом входного делителя и первым дополнительным входом сумматора, и последовательно соединенные блок управления и запоминающий блок, включенные между выходом кодера видеосигнала и вторым дополнительным входом сумматора^ причем выход кодера видеосигнала соединен с вторым входом счетчика- _β накЬпнтеля, а дополнительный выход <g кодера видеосигнала - с вторым входом запоминающего блока, а на К// приемной стороне последовательно соединенные приемник данных о числе кодовых бит и элемент сравнения/ включенные между дополнительным выхо-S дом распределителя и вторым входом декодера видеосигнала, второй выход которого соединен с вторым входом элемента сравнения.