Изобретение относитс к регулирующим и управл ющим системам общего назначени и может быть использовано дл испытаний, контрол и диагностики неисправностей устройства ввода-вывода двоичной инфср/ зции,представленной в виде кодовых комбинаций. Дл контрол устройств ввода-вывод информации используютс тесты, которые; содержат Иблный набор управл ющих символов и знаков алфавита контролируемого устройства. Тесты позвол ют обнаруживать неисправность в тот момент , когда она по вл етс и указывает место неисправности сдостаточной точностью. Известны устройства дл задани тестов, представл ющие собой вычислительную машину . Однако использовать данные сложные устройства дл указанных целей нерационально; так как вычислительна машина вл етс дорогосто щим прибором, требующим предварительного программировани и Занесени , тест-программы на какой-либо носитель (перфоленту, Mai нитную ленту, магнитное оперативное запоминающее устройство и т.п.). Наиболее близким к предлагаемому вл етс устройство дл задани тестов , содержащее генератор импульсов, |блок элементов И, преобразователь кодов ,блок задани начального кода,первый , второй и третий формирователи, дешифратор и счетчик импульсов, установочные входы которого соединены с выходом блока задани начального кода счетный вход - с выходом первого формировател импульсов, обнул ющий .вход с выходом второго формировател иМНульсов , а выход счетчика импульсов подключен к входу дешифратора и через блок элементов И соединен с входом преобразовател кодов, выход-дешифра|тора подключен к входу второго формировател импульсов,соединенного через третий формирователь импульсов с блоком задани начального кода и непосредственно с входом генератора импульсов , выход которого подключен к управл юи;им входам блока элементов И и преобразовател кодов и к одному из входов первого формировател импульсо другой вход которого соединен с входо устройства И . Известное устройство формирует полный набор упор доченных тестов, .но не позвол ет формировать тесты типа псевдослучайный код сдвиговый код и посто нный мэд. Указанные тесты необходимы дл достоверной проверки радиоэлектронных блокэв, содержащих распределители импульсов, дешифраторы , формирователи токов, усилители считывани , регистры числа, логические схемы, магнитные и полупроводниковые накопители оперативной или полупосто нной пам ти. Указанное устройство не позвол ет также контролировать блоки с различной информационной емкостью, так как счетчик импульсов имеет определенную разр дность, соответствующую емкости испытуемого блока. Кроме того, устройство не может примен тьс дл диагностики неисправностей, так как дл локализации ошибок необходимо фиксировать любой разр д счетчика в положение 1 или О, чего не предусмотрено в данном устройстве. Отмеченные недостатки ограничивают возможности известного устройства при испытани х, контроле и диагностике неисправностей блоков радиоэлектронной аппаратуры общего назначени . Цель изобретени - повышение достоверности контрол и сокращение времени контрол . Поставленна цель достигаетс тем, что в устройство дл задани тестов, содержащее блок элементов И, блок задани начального кода, первым вхо- дом соединенный с выходом первого формировател импульсов и с первыми входами блока элементов И, вторые входы которого подключены к выходам блока задани начального кода, и последовательно соединенные генератор импульсов, счетчик импульсов, дешифратор и второй формирователь импульсов, выход которого соединен с R-входом счетчика импульсов, входом первого формировател импульсов и входом генератора импульсов, введены блок управлени , блок сумматоров, регистр числа, дополнительный элемент И, блок установки адреса и коммутатор, выходами через регистр числа соединенный с выходами устройства, с первыми вхог дами коммутатора и блока сумматоров, вторые входы которого подключенык выходам блока задани начального кода, вторым входом соединенного с входом второго формировател импульсов и с первым выходом блока управлени , второй выход которого соединен с вторым входом коммутатора, третьи входы коммутатора соединены с первыми выходами блока сумматора, Рд-выход переноса Тсоторого подключен к Р - входу перено блока сумматоров, третий выход блока управлени соединен с первым входом дополнительного элемента И, вторым входом подключенного к выходу генератора импульсов, выходом - к С-вход регистра числа, вторые входы которог Соединены с выходом блока элементов блок установки адреса выходом соединен с S-входами счетчика импульйов. Кроме того, блок задани начального кода содержит элемент И, переключатель , установочный регистр и по следовательно соединенные элемент за держки, элемент И-НЕ и сдвигающий регистр, выходами подключенный к выходам блока, первый вход элемента И соединен с входом блока, второй вход - с переключателем, а выход - с С -входом сдвигающего регистра, С/э вход которого соединен с выходом эле мента задержки, / -вход - с выходом Qftj,, D-входы - с выходамиустановочного регистра, первыми входами подкл ченного к шине логической 1, а вто рыми входами - к шине логического О второй вход элемента И-НЕ соединен с входом блока, первый вход переключател подключен к шине логической 1 а второй вход - к шине логического О. На фиг.1 приведена блок-схема устройства дл задани тестов; на фиг.2 - функциональна схема блока задани начального кода и блока управлени ; на фиг.З - временна диаграмма работы блока задани начально го кода. Устройство дл задани тестов содержит блок 1 установки адреса, счет чик 2 импульсов, дешифратор 3, второй формирователь импульсов, генератор 5 тактовых импульсов, первый формирователь 6 импульсов, бло.к 7 задани начального кода, блок 8 сумматоров , коммутатор 9, регистр 10 числа, блок 11 элементов И, дополнительный элемент И 12 и блок 13 управ лени , причем выходы блока 1 установ ки адреса соединены с установочными З-входами счетчика 2 импульсов, выхо ды которого подключены к входу дешифратора 3, соединенного своим выходом с первым входом второго формировател k импульсов, второй вход которого подключен к первому выходу 13 управлени и первому входу блока задани начального кода, а выход соединен с обнул ющим R-входом регистра 10 числа и счетчика 2 импульсов, а также с входом генератора 5 тактовых импульсов и с входом первого форми-. ровател 6 импульсов. Выход генератора 5 тактовых импульсов подключен к счетному входу счетчика 2 импульсов и первому входу элемента И 12, второй вход которого соединен с вторым выходом блока 13 управлени , а выход с С-входом регистра 10 числа. Выход первого формировател 6 импульсов подключен к второму входу блока 7 зада- . ни начального кода и управл ющим входам блока 11 элементов И, выходы блока 7 задани начального кода соеди- , нены с первыми А-входами блока 8 сумматоров и через блок 11 элементов И подаютс на установочные 5-входъ1 регистра 10 числа, числовые S-выходы блока 8 сумматоров подключены к первым входам коммутатора 9, выходы иРд- переноса блока 8 сумматоров соединены , выходы коммутатора 9 подклю-. чены к первым О-входам регистра 10 числа, выходы которого соединены с вторыми входами коммутатора 9 и первыми В-входами блока 8 сумматоров, управл ющий вход .коммутатора 9 соединен с третьим, выходом блока 13 управлени . Блок 7 задани начального кода содержит переключатель 1, элемент И 15, элемент 16 задержки, элемент И-НЕ 17, сдвигающий регистр 18 и установочный регистр 19, подключенный к D-входам сдвигающего регистра 18, С -вход которого соединен с выходом элемента И 15, вход 20 элемента И 15 подключен к выходу первого формировател 6 импульсов (фиг.1), управл ющий вход элемента И 15 соединен со средним контактом переключател И, второй и третий контакты которого подключены к шине логической 1 и точке 1 соответственно, первый вход 21 элемента И-НЕ 17 соединен с входом элемента 16 задержки и подключен к первому выходу блока 13 управлени ( фиг.). Выход элемента 1б задержки соединен с вторым входом элемента И-НЕ 17 и с С -выходом сдвигающего регистра 18, вход которого подключен к выходу элемента И-НЕ 17, а выходы 22 подключены к вт.орым А-входам блока 8 сумматоров и числовому входу блока 11 элементов И.(фиг.1). Кроме 51 того, выход Q20 соединен с ,ои сдвигаюа его регистра 18. Дл примера рассмотрим работу блока задани начального кода, если на регистре 19 набран код О.,..,01. Нажатием кнопки в блоке 13 управле им на вход 21 блока задани начального кода и на второй вход второго формировател k импульсов (фиг,1) поступает сигнал сброса, который задерживаетс на элементе 16 .задержки и подаетс на Со-вход сдвигающего регистра 18, на У2-входв которого формируетс сигнал с элемента И-НЕ 17 положительной пол рности и длительностью , равной общей длительности сигналов на первом и втором входах элемента И-НЕ 17. По отрицательному фронту сигнала на С входе происходи запись кода, набранного на регистре 19 (тумблерах), в сдвигающий регистр 18, т.е. записываетс код 00....01. Положительный потенциал на Vo-Bxo . ле разрешает запись информации по пе вым 0 входам регистра 10 числа и запрещает сдвиг, нулевой потенциал запрещает запись по первым D-входам и разрешает сдвиг. На выходе Q./ присутствует 1, а на выходах . Q-l-- lQ- - .. с выхода первого формировател 6 импульсов на вход 20 поступают импульсы , выработанные по заднему фрон ту сигнала сброса или переполнени счетчика 2 импульсбв. Через элемент И 15 подаютс синхроимпульсы сдвига на С;|-вход регистра 18. Первый импульс не сдвигает информацию, так как на Vn-входе еще держитс положительный сигнал. После контрол полного цикла, т.е после достижени мак симального значени счетчика 2 импульсов , на С/-вход поступает второй импульс, код числа сдвинут во второй разр д сдвигающего регистра. Цикл проверки испытуемого блока повтор ет с при новом начальном коде. После прохождени двадцати циклов контрол работа блока задани началь ного кода повтор етс , т.е. 1 снов записываетс в первом разр де сдвигающего регистра, но сигнала сброса на входе 21 нет, если оператор не на . жимает кнопку сброса на пульте блока управлени .При необходимости можно отключить сдвиг информации переключа телам И. При этом на выходах Q-...О. сдвигающего регистра 18 присутствует 6 посто нный код числа, равный значению кода, набранного на регистре 19. В экспериментальном устройстве примен ют 20-разр дный сдвигающий регистр на микросхемах 133ИР1. Блок 13 управлени содержит переключатель 23, кнопку сброса и триггер 25, причем первый, четвертый и п тый контакты переключател 23 подключены к шине-логической 1, а рторой, третий и шестой - к точке,, первый подвижный контакт переключател 23 подключен к выходу 2б блока управлени и соединен с управл ющим входом коммутатора 9 (фиг.1), а второй подвижный контакт подключен к выходу 26 и первому входу элемента И 12, средний контакт кнопки 2 соединен с точкой, второй и третий контакты подключены соответственно к S- и Rвходам триггера 25, выход которого соединен с вторым входом второго формировател импульсов и вторым входом 21 блока 7 задани начального кода. Переключатель 23 служит дл управлени коммутатором 9 и элементов И .12 (фиг.1). В положении Перем. с первого подвижного контакта переключател 23 потенциал логической 1 поступает, с выхода 26 блока 13 управлени -на управл ющий вход коммутатора 9, разреша прохождение кода числа с S-выходов блока 8 сумматоров на первый D-вход регистра 10 числа, с второго подвижного контакта переключател 23 сигнал 1 подаетс с выхода 27 на первый вход элемента И 12, разреша прохождение тактовых импульсов с генератора 5 импульсов на С-вход регистра 10 числа. В положении Сдвиг (фиг.2 с первого подвижного контакта переключите л 23 на управл ющий вход коммутатора 9 поступает с выхода 26 блока 13 управлени сигнал О, разреша прохождение кода числа с i-ro выхода регистра 10 числа на вход 1+1 регистра 10 числа, обеспечива формирование теста типа сдвиговый код с второго подвижного контакта переключател 23 поступает с выхода 27 блока 13 управ лени разрешающий сигнал лог.М на второй вход элемента И 12. В положении Пост. (,фиг.2) с хода 27 блока 13 управлени на первый вход элемента. И 12 подаетс сигнал О запреща прохождение тактовых импульсов с генератора 5 импульсов на Свход регистра 10 числа. При этом код записанный по S-входам регистра 10 числа, остаетс неизменным во врем всего цикла контрол испытуемого бло ка. Кнопка 2k коммутирует сигнал сбро са, триггер 25 ликвидирует эффект дребезга контактов при нажатии и отпускании оператором кнопки 2 с выхбда триггера 25, из блока управлени сигнал сброса поступает на вто рой вход второго формировател k импульсов и на второй вход 20 блока 7 задани начального кода. Блок 1 установки адресов необхоДИМ дл фиксации счетчика 2 импульсо в положении О или 1 при локализации неисправностей в провер емом блоке, а также дл сокращени разр дности счетчика в зависимости от информационной емкости объекта испытаний . В опытном варианте в блоке ус тановки адресов применен 16-разр дны тумблерный регистр, обеспечивающий установку разр да счетчика в одно из трех положений 1, О, или Счет. Счетчик 2 импульсов предназначен дл формировани полного набора управл ющих символов, стимулирующих входное воздействие на адресные шины iконтролируемого блока, а также дл получени информации о конце цикла программы контрол . В опытном образц использован 16-разр дный счетчик импульсов . Дешифратор 3 служит дл получени сигнала запуска формировател k импульсов при достижении максимального состо ни счетчика 2 импульсов. I Второй формирователь ч импульсов - необходим дл установки в исходное поло жение регистра 10 числа, счетчика 2импульсов , запуска первого формировател .6 импульсов и подготовки генератопа 5 импульсов к работе в следующем цикле Формирователи и 6 импульсов выполнены на стандартных логических элементах И-НЕ. Генератор 5 тактовых импульсов вырабатывает последовательность импульсов дл изменени состо ни счет чика 2 импульсов и регистра 10 числа В хзпытном образце применен генератор на микросхемах И-НЕ с периодом следовани импульсов О, 5 1 2; А; 10900 МКС. Первый формирователь 6 импульсов управл ет работой блока 7 задани начального кода и блока И 11 элементов. Блок 7 задани начального кода формирует исходный код тестовой nporpaMi-w в виде 20-разр дного двоичного числа, мен ющего-свое значение после прохождени полного ци«ла контрол испытуемого блока. Блок 8 сумматоров с кольцевым переносом вырабатывает тесты типа псевдослучайный код. Дл повышени быстродействи в опы.тном образце применен 20-разр Дный сумматор на микросхемах 133ИМЗ с переносом, запоминаемым на счетных триггерах. Коммутатор 9 предназначен дл трансл ции-кода числа с блока В сумматоров или с i-го выхода на + вход регистра 10 числа. Коммутатор переключаетс с блока управлени в зави-. симости от режима, выбранного оператором . Коммутатор выполнен на логических элементах 2И-ИЛИ-НЕ. Регистр 10 числа служит дл запоминани двоичного кода, поступающего с коммутатора 9. В опытном образце использовали 20-разр дный регистр числа на D-триггерах со счетным входом (микросхемы серии 133ТМ2. Блок 11 элементов И вл етс буферным каскадом в цепи (импульсной: установки в регистр 10 числа исходного кода, поступающего с блока 7 начального кода. Элемент задани И 12 запрещает прохождение счетных импульсов на регистр 10 числа. Сигнал запрета подаетс с блока .13 управлени в режиме формировами теста посто нный код. Блок 13 управлени служит дл усетановки висходное состо ние регистра 10 числа, счетчика 2 импульсов, генератора 5 импульсов, блока 7 задани начального кода, а также дл управлени работой коммутатора 9. и элемента И 12. Изменение режимов работы осуществл ет оператор с помощью кнопки 2k и переключател 23, выведенных на панель управлени . Предлагаемое устройство обеспечивает формирование тестов типа псевдослучайный код, сдвиговый код и посто нный код, которые позвол ют проводить испытани , контроль и диа ностику блЪков радиоэлектронной аппаратуры в различных режимах. Формирование теста типа псевдослучайный код. С блока 13 управлени подаетс сигнал на управл ющий вход коммутатора 9 разрешающий прохождение двоичного числа с выхода блока 8 сумматоров на D-входы регистра 10 числа, одновременно с блока 13 управлени поступаKJT сигналы разрешени на управл ющий вход элемента И 12. Дл приведени схемы в исходное состо ние в блоке 1 управлени формируетс сигнал сброса который проходит через второй формирователь 4 импульсов и устанавливает в начальное состо ние счетчик 2 импульсов , регистр 10 числа, генератор 5 импульсов И поступает на первый фо мирователь 6 импульсов, где по задне му фронту вырабатываетс сигнал, ус ,танавли8ающий в исходное состо ние блок 7 задани начального кода, в ко тором оператор предварительно набирает исходный код с помощью регистра 19. Исходный код с выхода блока 7 установки начального ,кода через блок .11 элементов И записываемс в регист 10 числа, формиру двоичный код, который вл етс первым испытательным информационным стимулом псевдослучай ного теста, затем тактовые импульсы с генератора 5 импульсов 5 поступают на счетный вход счеТчика 2 импульсов и через элемент И 12 на счетный вход регистра 10 числа. Исходное число с блока 7 задани начального кода поступает на вторые А-входы блока 8 сумматоров, на первы В-входы которого приходит двоичный код с выхода .регистра 10 числа. В блоке 8 сумматоров происходит сложение исходного числа с кодом, ранее записанным в регистр 10 числа с блока 7 задани начального кода. Например , из блока 7 задани начальногр кода поступает число 00011001 (дл примера вз то восьмиразр дное слово) которое вл етс первым проверочным стимулом. Вторым проверочным.стимуло вл етс результат от сложени 00011001 00011001 00110010. С выхода блока 8 сумматоров двоичный код транслирует через коммутатор на D-входы регистра 10 числа и при поступлении первого тактового импульеа с элемента И 12 записываетс в него. Так заканчиваетс формирование второго информационного стимула, который , с выходов 28 регистра 10 числа по .сылеетс в испытуемый блок и на первые В-входы блока 8 сумматоров, где происходит сложение результирующего кода о исходным кодом, т.е. 00110010 . 00011001 .01001011. При поступлении на счетный вход регистра 10 числа тактового импульса результат суммировани записываетс через коммутатор 9 в регистр 10 числа , образу третий испытательный стимул теста. Аналогично получают четвертый тест 01001011 10011001 01100100. Чтобы.проанализировать полученные тесты , их выписывают в пор дке следовани 00011001 00110010 01001011 01100100. Представленные тесты не имеют упор доченной структуры, но строго детерминированы во времени, т.е. могут быть повторены в той последовательности , что необходимо при контроле запоминающих устройств, когда в первом цикле проверки осуществл етс запись информации, а в следующем - счу.тывание .-Такие тесты нос т название :псевдослучайные . Всего в предлагаемом устройстве может быть сформировано тестов, где М - информационна емкость испытуемого блока; ,2,3 ,..1б - разр дность счетчика 2 импульсов , Одибвременно с формированием испытательных тестов на контролируемый блок посылаютс .упор доченные тесты СО счетчика 2 импульсов, вл ющиес адресными стимулами (кодами адреса), по которым посылаютс проверочные тесты в испытуемый блок. Упор доченные коды адреса выра- батываютс следующим образом. На блоке 1 установки адреса оператор задает необходимую разр дность счетчика 2 импульсов, С блока 13 управлени через второй формирователь импульсов поступает сигнал на обнул ющий вход счетчика 2 импульсов, устанавлива егов нулевое состо ние. Код первого адресного стимула на выходах 29 устройства имеет вид 00 ... 00. С приходом первого тактового импульса на счетный вход счетчик 2 импульсов мен ет на единицу свое состо ние, формиру код адресного стимула, по которому в испытуемый блок поступает второй информационный стимул с выходов 28 регистра 10 числа. При достижении максимального состо ни счетчика 2 импульсов сигнал с выхода деигифратора 3 запускает вто рой формирователь t импульсов, с выхода которого сигнал устанавливает регистр 10 числа и счетчик 2 импульсов в нулевое состо ние и подготавливает генератор 5 импульсов к работ в следующем такте. По заднему фронту сигнала второго формировател k импу сов запускаетс первый формирователь 6 импульсов, который управл ет работой блока 7 задани начального.кода и блоком 11 элементов И. Таким образом, с выхода 29 счетчика 2 импульсов в испытуемый блок посылаютс тесты в виде двоичного кода 0000 0000 0000 0001 Со О ... 0010 00 О ... ООП 00 О ... 0100 11 1 ... 1111 Указанные тесты имеют упор доченную структуру и определ ют пор док выбора адреса, по которому посылаетс проверочный тест с выходов 28 регист ра 10 числа в испытуемый блок. Режим формировани теста типа сдвиговый код и разновидностей шахматного кода. В этом режиме с блока 13 управлени поступает сигнал на управл ющий вход коммутатора 9. При этом входы регистра 10 числа через коммутатор 9 соедин ютс с выходами, причем выход i-ro разр да регистра 10 числа соеди н етс с D-входом i+1 разр да, выход последнего разр да регистра 10 числа соедин етс с D-входом первого разр да , образу кольцевой сдвигающи1а регистр. Исходный код числа с блока 7 зада ни начального кода по импульсу первого формировател 6 через блок 11 элементов И записываетс по S-входам в регистр 10 числа. Записанный код вл етс первым информационным стимулом , который посылаетс с выходов 28 регистра 10 числа в испытуемый блок, в чейку, соответствующую пост пившему адресному стимулу с выхода 2 счетчика 2 импульсов. С приходом первого тактового импульса на счетный вход регистра 10 числа код, записанный в него, сдвигаетс на один шаг, образу следующий информационный стимул. При установке брока 7 задани начального чередующегос кода 101010 ....10 на выходе регистра 10 числа формируютс коды типа шахматный тест, который может иметь разновидность вида 1100 1100... 1100 и другие. Режим фоомирование теста типа посто нный код. В этом режиме с блока 13 управле-. ни поступает сигнал на элемент И 12, запрещающий прохождение тактовых импульсов на счетный вход регистра 10 числа. Поэтому в регистре 10 числа есть посто нна информаци , записанна по 5-входам с блока 7 задани начального кода черей блок 11 элементов И. Дл изменени кода в регистре 10 числа необходимо с помощью регистра 19 в блоке 7 задани начального кода установить новый код. Далее в блоке 13 управлени формируетс сигнал сброса , который поступает через второй формирователь k импульсов на обнул ющие входы регистра 10 числа и счетчика 2, а также подготавливает генератор 5 к работе, и через первый формирователь 6 импульсов записывает исходный код в блоке 7 задани начального кода, с выхода которого новый код поступает на входы блока 11 элементов И, и с приходом сигнала с выхода первого формировател 6 импульсов на управл ющий вход блока 11 элементов И код переписываетс по входам в регистр 10 числа. Далее в процессе контролировани испытуемого блока код с выхода регистра 10 числа не мен етс , Адресные стимулы с выходов 29 счетчика 2 импульсов и информационные стимулы с выходов 28 регистра 10 числа могут подаватьс на входы испытуемого объекта через преобразователи дл трансформации двоичного параллельного кода в любой другой вход в зависимости от типа контролируемого блока и его адресной организации, что не вл етс принципиальным дл предлагаемого устройства. Изобретение позвол ет формировать |тесты типа псевдослучайный ко;. сдвиговый код, посто нный код, шахматный код и его разновидности. Устройство дл задани тестов иэжет быть выполнено в виде малога103 8926 варитного лереносного прибора, обес (Пемивающего контроль и диагностику электронных блоков, что повышает экономическую эффективность его по сравнению с известными устройствами.The invention relates to general purpose control and control systems and can be used to test, monitor and diagnose faults of a binary information input / output device, presented in the form of code combinations. To control I / O devices, tests are used that; contain the iblny set of control characters and characters of the alphabet of the controlled device. Tests allow detection of a fault at the moment when it appears and indicates the location of the fault with sufficient accuracy. Apparatus for setting tests, which are a computer, are known. However, it is not rational to use these complex devices for these purposes; since the computer is an expensive device that requires pre-programming and recording, test programs on any media (punched tape, memory tape, magnetic random access memory, and so on. P. ). The closest to the present invention is a device for setting tests comprising a pulse generator, an AND block, a code converter, a block for setting a start code, a first, second and third driver, a decoder and a pulse counter, the setup inputs of which are connected to the output of the block for initial code the counting input, with the output of the first pulse generator, is zeroed. an input with the output of the second driver IMN pulses, and the output of the pulse counter is connected to the input of the decoder and through a block of elements I is connected to the input of the code converter, the output decoder is connected to the input of the second pulse driver connected to the block of the initial code and directly with the input of the pulse generator, the output of which is connected to the control unit; the inputs of the block of elements And and the code converter to them and to one of the inputs of the first pulse generator, the other input of which is Connected to the input of the device AND. The known device forms a complete set of ordered tests,. but it does not allow forming tests like pseudo-random code, shift code and constant med. These tests are necessary for reliable verification of radio electronic blocks containing pulse distributors, decoders, current drivers, read amplifiers, number registers, logic circuits, magnetic and semiconductor random-access memory or semi-permanent memory. This device also does not allow controlling blocks with different information capacity, since the pulse counter has a certain size corresponding to the capacity of the tested block. In addition, the device cannot be used to diagnose faults, since for localizing errors it is necessary to fix any counter discharge to position 1 or O, which is not provided in this device. These deficiencies limit the capabilities of the known device for testing, monitoring and diagnosing malfunctions of general-purpose electronic equipment units. The purpose of the invention is to increase the reliability of the control and reduce the time of the control. The goal is achieved in that the device for setting tests, containing the block of elements AND, the block of setting the initial code, the first input connected to the output of the first pulse shaper and with the first inputs of the block of elements AND, the second inputs of which are connected to the output of the block setting the initial code and sequentially connected pulse generator, pulse counter, decoder and second pulse shaper, the output of which is connected to the R input of the pulse counter, the input of the first pulse shaper and the input of the generator ora pulses, control block, adder block, number register, additional element AND, address setting block and switch are entered, outputs through the number register connected to the device outputs with the first switches and the accumulator block, the second inputs of which are connected to the outputs of the initial code block the second input connected to the input of the second pulse generator and the first output of the control unit, the second output of which is connected to the second input of the switch, the third inputs of the switch connected to the first output The adder block, RD transfer output Tsotorogo is connected to the P - input of the adder block, the third output of the control unit is connected to the first input of the additional element I, the second input connected to the output of the pulse generator, the output to the C input of the number register, the second inputs of which Connected to the output of the element block. The address setting block is connected to the S inputs of the pulse counter. In addition, the initial code setting block contains an AND element, a switch, a setup register and, consequently, a connected delay element, an NAND element and a shift register, outputs connected to the block outputs, the first input of the AND element is connected to the block input, the second input is with a switch, and the output is with the C input of the shift register, the C / e input of which is connected to the output of the delay element, the I input to the output of Qftj ,, D-inputs to the outputs of the setup register, the first inputs connected to the bus of logical 1, and the second entrances - to the bus log About the second input of the element AND is NOT connected to the input of the block, the first input of the switch is connected to the bus 1 and the second input is connected to the bus O. FIG. 1 shows a block diagram of a device for setting tests; in fig. 2 is a functional block diagram of the initial code setting and the control block; in fig. 3 is the timing diagram of the operation of the initial code assignment block. The device for setting tests contains an address setting block 1, a pulse count of 2, a decoder 3, a second pulse shaper, a generator of 5 clock pulses, a first driver of 6 pulses, a block. to 7 set the initial code, block 8 adders, switch 9, register 10 numbers, block 11 elements And, additional element And 12 and block 13 controls, and the outputs of block 1 address setting are connected to the installation W-inputs of the counter 2 pulses, output The bridges of which are connected to the input of the decoder 3, connected by its output to the first input of the second shaper k pulses, the second input of which is connected to the first control output 13 and the first input of the initial code setting unit, and the output is connected to an R-input of the number 10 and counter2 pulses, as well as with the generator input 5 clock pulses and with the input of the first form. rotator 6 pulses. The generator output 5 clock pulses connected to the counting input of the counter 2 pulses and the first input element And 12, the second input of which is connected to the second output of the control unit 13, and the output from the C input of the register 10 numbers. The output of the first driver 6 pulses connected to the second input of the block 7 set-. neither the initial code and the control inputs of the block 11 of the elements AND, the outputs of the block 7 setting the initial code are connected to the first A-inputs of the block 8 of adders and through the block 11 of the elements AND are fed to the setting 5-input-1 register 10 numbers, numerical S-outputs block 8 adders connected to the first inputs of the switch 9, the outputs of the iRD transfer unit 8 of the adders are connected, the outputs of the switch 9 is connected-. They are connected to the first O-inputs of the register 10, the outputs of which are connected to the second inputs of the switch 9 and the first B-inputs of the block 8 of adders, the control input. the switch 9 is connected to the third, the output of the control unit 13. The initial code setting unit 7 comprises a switch 1, an AND 15 element, a delay element 16, an IS-NOT element 17, a shift register 18 and a setup register 19 connected to the D inputs of the shift register 18, the C-input of which is connected to the output of the AND element 15 , the input 20 of the element 15 is connected to the output of the first pulse shaper 6 (FIG. 1), the control input of the AND 15 element is connected to the middle contact of the AND switch, the second and third contacts of which are connected to the bus 1 and point 1 respectively, the first input 21 of the NAND element 17 is connected to the input of the delay element 16 and connected to the first output control unit 13 (FIG. ). The output of the delay element 1b is connected to the second input of the element AND-NOT 17 and with the C-output of the shift register 18, the input of which is connected to the output of the element IS-NOT 17, and the outputs 22 are connected to volts. The primary A-inputs of the block are 8 adders and the numerical input of the block is 11 elements I. (FIG. one). In addition, 51, the output Q20 is connected to, shifting its register 18 oi. For example, consider the operation of the initial code setting block, if the O code is typed on register 19. , . , 01. By pressing a button in the control unit 13, a reset signal is sent to the input 21 of the initial code setting block and to the second input of the second shaper k (Fig, 1), which is delayed on the element 16. delays and is applied to the Co-input of the shift register 18, to the U2-input of which a signal is generated from the AND-NE element 17 of positive polarity and the duration equal to the total duration of the signals at the first and second inputs of the AND-NE element 17. On the negative edge of the C input, the code dialed on register 19 (toggle switches) is written to the shift register 18, tons. e. code 00 is recorded. . . . 01 Positive potential on Vo-Bxo. It only allows the recording of information on the first 0 inputs of the register of the 10th number and prohibits the shift, the zero potential prohibits the recording on the first D-inputs and permits the shift. At output Q. / there is 1, and at the outputs. Q-l-- lQ- -. . From the output of the first imaging unit 6 pulses, the impulses generated by the falling edge of the reset signal or the overflow of the counter 2 pulses arrive at the input 20. Shift clock pulses are sent through the AND 15 element to the C; | -input register 18. The first pulse does not shift the information, since a positive signal is still on the Vn input. After controlling the full cycle, t. e after reaching the maximum value of the counter of 2 pulses, a second pulse arrives at the C / -input, the code of the number is shifted to the second bit of the shift register. The test block test cycle repeats with a new start code. After passing through twenty control cycles, the operation of the initial code setting block is repeated, t. e. 1 dream is recorded in the first digit of the shift register, but there is no reset signal at input 21 if the operator is not on. presses the reset button on the remote control unit. If necessary, you can disable the shift information by switching the bodies I. In this case, the outputs of Q-. . . ABOUT. shift register 18 there is a 6 constant number code equal to the value of the code dialed on register 19. In the experimental device, a 20-bit shift register is used on the IC 133 chips. The control unit 13 contains a switch 23, a reset button and a trigger 25, with the first, fourth and fifth contacts of the switch 23 connected to the bus 1, and the second, third and sixth points to the point ,, the first moving contact of the switch 23 is connected to output 2b control unit and is connected to the control input of the switch 9 (FIG. 1), and the second moving contact is connected to output 26 and the first input of element 12, the middle contact of button 2 is connected to a point, the second and third contacts are connected respectively to the S and R inputs of the trigger 25, the output of which is connected to the second input of the second pulse shaper and the second input 21 of the block 7 sets the initial code. The switch 23 serves to control the switch 9 and the AND elements. 12 (FIG. one). In position From the first moving contact of the switch 23, the potential of logic 1 comes from the output 26 of the control unit 13 to the control input of the switch 9, allowing the passage of a number code from the S outputs of the block 8 of adders to the first D input of the number register 10, from the second moving contact of the switch 23, the signal 1 is supplied from the output 27 to the first input of the AND 12 element, allowing the passage of clock pulses from the generator of 5 pulses to the C input of the register 10 of the number. In the Shift position (FIG. 2 from the first moving contact, switch l 23 to the control input of the switch 9 from the output 26 of the control unit 13; the code from the second movable contact of the switch 23 is supplied from the output 27 of the control unit 13 to the enabling signal log. M on the second input element And 12. In the Post position. (, fig. 2) from stroke 27 of the control unit 13 to the first input of the element. And 12, a signal about prohibiting the passage of clock pulses from the generator of 5 pulses to the register output of 10 numbers is given. At the same time, the code recorded from the S-inputs of the register 10 of the number remains unchanged during the entire control cycle of the tested block. Button 2k switches the reset signal, trigger 25 eliminates contact bounce when the button 2 is released and the operator releases trigger 25, and from the control unit, the reset signal is sent to the second input of the second driver k pulses and to the second input 20 of the initial code setting unit 7. The address setting block 1 is necessary for fixing the counter 2 pulses in the O or 1 position when localizing faults in the tested block, as well as for reducing the counter size depending on the information capacity of the test object. In the experimental variant, a 16-bit dial switch register was used in the address setting block, which ensures that the counter is set to one of the three positions 1, O, or Counting. Pulse counter 2 is designed to form a complete set of control characters that stimulate the input effect on the i-controlled addressable buses, as well as to receive information about the end of the control program cycle. The prototype used a 16-bit pulse counter. The decoder 3 serves to receive a trigger signal for the pulse generator k when the maximum counter pulse state 2 is reached. I The second pulse shaper is required for setting the 10th number into the initial position of the register, the counter of 2 pulses, and the start of the first shaper. 6 pulses and preparation of the general alternator 5 pulses for operation in the next cycle Shapers and 6 pulses are made on standard NAND logic gates. The generator of 5 clock pulses generates a sequence of pulses for changing the state of the counter of 2 pulses and register 10 of the number. In a test sample, a generator is used on the AND-NIC chips with a pulse following period O, 5 1 2; BUT; 10900 ISS. The first pulse shaper 6 controls the operation of the initial code setting unit 7 and the AND 11 elements block. The block 7 of the initial code setting forms the source code of the test nporpaMi-w in the form of a 20-bit binary number, which changes its value after passing through a complete cycle of control of the test block. Block 8 adders with ring transfer generates tests like pseudo-random code. To increase the speed in experiments. In this sample, a 20-bit Diffuser adder on 133IMZ microcircuits with transfer stored on counting triggers was applied. The switch 9 is intended for broadcasting the code of the number from the block B of the adders or from the i-th output to the + input of the register 10 of the number. The switch switches from the control unit depending on. from the mode selected by the operator. The switch is made on logical elements 2I-OR-NOT. Register 10 of the number serves to store the binary code coming from the switch 9. In the prototype, a 20-bit number register on D-flip-flops with a counting input was used (133TM2 series microcircuits. Block 11 of the AND elements is a buffer cascade in the circuit (pulse: setting in register 10 the number of the source code coming from block 7 of the initial code. The task element And 12 prohibits the passage of counting pulses to the register of the 10th number. The prohibition signal is given from the block. 13 control in the form of the test is a constant code. The control unit 13 serves to set up the initial state of the register 10 of the number, the counter of 2 pulses, the generator of 5 pulses, the block 7 of setting the initial code, and also to control the operation of the switch 9. and element I 12. Changing the operating modes is performed by the operator using the 2k button and the switch 23, which are displayed on the control panel. The proposed device provides for the formation of tests such as a pseudo-random code, a shift code and a permanent code, which allow testing, monitoring and dynasty of electronic equipment in different modes. The formation of the test type pseudo-random code. From the control unit 13, a signal is sent to the control input of the switch 9 allowing the binary number from the output of the block 8 adders to pass to the D inputs of the 10th register, and simultaneously from the input control unit 13 KJT the enable signals to the control input element I 12. To bring the circuit to its initial state, in control unit 1, a reset signal is generated which passes through the second driver 4 pulses and sets the initial state of the counter 2 pulses, register 10 numbers, generator 5 pulses And goes to the first generator 6 pulses, where On this front, a signal is generated, which returns to the initial state the block 7 of the initial code setting, in which the operator pre-dials the initial code using the register 19. The source code from the output of block 7 of the installation of the initial code through the block. 11 elements are recorded in the register of the 10th number, forming a binary code, which is the first test information stimulus of the pseudo-random test, then the clock pulses from the generator 5 of pulses 5 arrive at the counting input of the counter 2 pulses and through the element 12 to the counting input of the register 10 . The initial number from block 7 of the initial code is sent to the second A-inputs of the block 8 adders, the first B-inputs of which receive the binary code from the output. register number 10. In block 8 adders, the initial number is added to the code previously recorded in the 10-digit register from block 7 of the initial code. For example, the number 00011001 (for example, an eight-bit word), which is the first test stimulus, is received from block 7 of the specification of the initial code. The second test. The stimulus is the result of the addition of 00011001 00011001 00110010. From the output of block 8 of adders, the binary code transmits 10 numbers through the switch to the D inputs of the register, and upon receipt of the first clock pulse from And 12, it is written to it. This is the end of the formation of the second informational stimulus, which, from the outputs 28 of the register 10 of the number. It is fed to the block under test and to the first B-inputs of the block 8 of adders, where the resultant code is added to the source code, t. e. 00110010. 00011001. 01001011. When a clock pulse number 10 arrives at the counting input, the result of the summation is written through switch 9 into the register of the 10th number, forming the third test test stimulus. Similarly, receive the fourth test 01001011 10011001 01100100. To to analyze the obtained tests, they are written out in the order of 00011001 00110010 01001011 01100100. The presented tests do not have an ordered structure, but are strictly deterministic in time, t. e. can be repeated in the sequence that is necessary in the control of storage devices, when in the first cycle of verification information is recorded, and in the next cycle it is recorded. fading. - Such tests are called: pseudo-random. In total, the proposed device can form tests, where M is the information capacity of the test block; 2,3,. . 1b is the pulse counter 2 pulse length, and, with the formation of test tests, is sent to the monitored unit. The ordered tests of the CO counter of 2 pulses, which are address stimuli (address codes), through which verification tests are sent to the block under test. The ordered address codes are generated as follows. At the address setting block 1, the operator sets the required digit width of the pulse counter 2, From the control unit 13, a signal is sent through the second pulse shaper to the output terminal of the pulse counter 2, setting the state to zero. The code of the first address stimulus at the exits 29 of the device is 00. . . 00 With the arrival of the first clock pulse at the counting input, the pulse counter 2 changes its state by one, forming an address stimulus code, through which the second information stimulus from the outputs 28 of the register of the 10th number enters the block under test. When the maximum state of the counter of 2 pulses is reached, the signal from the output of the de-diffuser 3 starts the second driver t of pulses, from which the signal sets the register of the 10th number and the counter of 2 pulses to the zero state and prepares the generator of 5 pulses for work in the next cycle. On the falling edge of the signal of the second importer k of impulses, the first impulse generator 6 is triggered, which controls the operation of the initial setting unit 7. code and block 11 elements I. Thus, from the output 29 of the counter 2 pulses, tests in the form of a binary code 0000 0000 0000 0001 Co O are sent to the block under test. . . 0010 00 Oh. . . OOP 00 O. . . 0100 11 1. . . 1111 The specified tests have an ordered structure and determine the order of address selection to which the verification test is sent from outputs 28 of the register 10 of the number to the tested block. The test formation mode is a type of shift code and varieties of a chess code. In this mode, the control unit 13 receives a signal at the control input of the switch 9. In this case, the inputs of register 10 number through switch 9 are connected to the outputs, and the output of the i-ro bit of the register 10 number is connected to the D input i + 1 bit, the output of the last bit of the register 10 number is connected to the D input the first bit, forming an annular shift register. The source code of the number from block 7 sets the initial code by the pulse of the first driver 6 through the block 11 of the elements AND is written to the register 10 of the number by the S-inputs. The recorded code is the first informational stimulus, which is sent from the outputs 28 of the register 10 of the number to the block under test, to the cell corresponding to the post addressing stimulus from the output 2 of the counter 2 pulses. With the arrival of the first clock pulse at the counting input of the 10th register, the code written into it shifts by one step, forming the next informational stimulus. When installing Brock 7, set the initial alternating code 101010. . . . 10, at the output of register 10, numbers are formed of codes like a chess test, which can be of the form 1100 1100. . . 1100 and others. Mode of fomirovaniya test type constant code. In this mode, from block 13 controls. No signal arrives at the element And 12, prohibiting the passage of clock pulses to the counting input of the register 10 numbers. Therefore, in the register of the 10th, there is a constant information recorded on 5 inputs from block 7, setting the initial code through the block 11 blocks I. To change the code in register 10, it is necessary to establish a new code using register 19 in block 7 of the initial code setting. Then, in the control unit 13, a reset signal is generated, which is fed through the second shaper k pulses to the nulling inputs of the register 10 of the number and counter 2, and also prepares the generator 5 for operation, and through the first shaper 6 pulses writes the source code in block 7 of the initial code setting from the output of which a new code is fed to the inputs of the block 11 of elements AND, and with the arrival of a signal from the output of the first driver 6 pulses to the control input of the block 11 of elements AND, the code is rewritten to the inputs in the register 10 of the number. Further, in the process of monitoring the test block, the code from the register 10 output does not change. Address stimuli from the outputs 29 of the pulse counter 2 and information stimuli from the outputs 28 of the register 10 can be fed to the inputs of the test object through converters to transform the binary parallel code to any other input depending on the type of controlled unit and its address organization, which is not fundamental for the proposed device. The invention makes it possible to form pseudo-random type tests ;. shift code, fixed code, chess code and its variations. The device for specifying tests and it should be made in the form of a small-bodied 103 8926 cooking instrument with a portable instrument, which provides for the control and diagnostics of electronic units, which increases its economic efficiency in comparison with known devices.