Изобретение относитс к вычислительной т.ехнике и может использовать с при конструировании вычислительных машин и систем. Известно устройство преобразовани временных интервалов в двоичный код дл процесса сбора, обработки и передачи многоканального потока информации, содержащее регист адреса массива двоичных кодов, регистр адреса обработки, регистр конечного адреса обработки, блок сравн ни , буферный регистр, счетчик и дешифратор , причем входы регистра адре са обработки, ретастра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтени и шиной импульсов записи процессора, а выход регистра ад реса обработки соединен с первым входом блока сравнени и входом процессора , выход регистра ещреса массива двоичных кодов подключен к процессору , выход регистра конечного адр са обработки соединен с вторым входом блока сравнени , выход которого соёди нен с входом процессора, первый вход буферного регистра подключен к шине импульсов записи, а его водод соединен с входЪм процессора, шина импзгльCQB записи через счетчик и дешифратор соединена с входом процессора, блок скорости канала, блок дополнени до бита, блок остатка преобразовани и блок временного интервала, причем первые их входы соединены с шиной чтени , а вторые - с шиной импульсов записи процессора, выход регистра скорости соединен с третьим входом ре гистра дополнени до бита, выход которого подключен к входу процессора и третьему входу регистра временного интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход буферного регистра остатка соединен с входом процессора С13. Недостатком указанного устройства вл етс сравнительно низкий уровень достоверности информации, не удовлетвор ющий возросшего требовани к параметру достоверность информации при создании средств вычислительной техники управлени промышленными объекта ми. На промьшшенных объектах задача защиты информации от помех осложн етс из-за значительного количества всевозможных энергоуста.новок, свароч ного производства и т.д. Вместе с тем возрастает и.требование к достоверности информации до уровн ICTV Цель изобретени - пбвьшение досто верности инфор иации и быстродействи Поставленна цель дост гаетЬ тем, что в устройство преобразовани временйых интервалов в двоичный код дл процесса сбора, обработки и передачи многоканального потока инфор мации введены блок контрол , запоминаквдее устройство, счетчик бит, блок анализа остатка, счетчик запрета регистр интервала и преобразователь кода, первые входы которого соединены с выходом блока временного интервала., выходы преобразовател кодов соединены с первыми входами счетчика бит, выходы блока анализа остатка соединены с первыми входами блока анализа остатка , а выходы блока анализа остатка соединены с третьими входами счетчика бит, с четвертыми входами процессора и входом счетчика запрета, выходы счетчика.запрета соединены с п тыми входами процессора, вторыми входами запоминающего устройства и вторыми входами счетчика бит, а выходы счетчика бит соединены с третьими входами процессора, выходы регистра интервала соединены свтороми входами блока анализа остатка, выходы блока контрол подключены к второму Входу про- / цессора, а выходы запоминающего устройства подключены к первым входам процессора, выходы процессора подсоединены к первым входам запс 1инакхцего устройства, вторым входам блока контрол , входу регистра интервала и к вторым нходс1м преобразовател кодов. Введенные блоки реализуют алгоритм контрол , который основан на применении матричного контрол в комбинации с методом предварительного анализа. Метод предварительного анализа основан на анализе байтов инфОЕ 4ации, не свернувшихс на четность . На чертеже приведена функциональна схема предлагаемого устройства. Устройство состоит из регистра 1 адреса обработки, осуществл ющего хранение очередного адреса массива временных меток кангша,регистра 2 конечного адреса обработки, в котором хранитс конечный адрес массива ,51ременных меток канала, преобразуемого в двоич11ый код, регистра 3 адреса массива двоичных кодов, фиксирующего адреса, по которым в процессор 4 осуществл етс запись двоичных ко-дов , полученных в процессе преобразовани массива временных меток, блока 5 сравнени , который реализует функции сравнений на равенство, записанных в регистре 1 адреса обработки и регистре 2 конечного адреса обработки, блока б скорости каканала осуществл ющего хранение кода длительности бита, определ ющего скорость передачи данного канала, блока 7 остатка преобразовани . в котором хранитс значение 1 и код остатка предыдущего бита блока 8 дополнени до бита, осуществл ющего в процессе преобразовани хранениекода дополнени до бита, блока 9 временн61о интервала, в кот ром хранитс состо ние временного интервала О или 1, код длительности временного интервала и значен бита О или 1, полученного в про цессе преобразовани временных инте Еалов в .двоичный код, буферного регистра 10, в котором до занесени |В процессор 4 накапливаютс двоичны |кодыг полученные в результате преЬб зовани временных меток, счетчика 11, подсчитывающего число битов, за писываемьк в буферный регистр 10, д шифратора 12, фиксирующего момент Зсшолнени буферного регистра 10 в процессе преобразовани , блока 13 контрол , выполн ющего контроль дан ных, запоминающего устройства 14, хран щего адреса чеек с информацие об анализируемом байте, счетчика 15 бит, осуществл ющего накапливание к личества прин тых бит исследуемохО байта, блока 16 анализа остатка, ос ществл ющего сравнение остатка с за данньвл допустимым значением бита, счетчик;а 17 запрета, подсчитывающег количество битов с измененными знаками , преобразовател 18 кодов преобразует код разности значений моментов времени в количестве бит в соответствии с кЬнстантой скорости обслуживаемого канала св зи, ишн 19 св зывающих счетчик II с дешифраторс 4 12, шины 20 выходной дешифратора 12, соедин ющей его с процессором 4, шины 21 выходного блока 5 сравнени , соедин ющей его с процес сором 4, шины 22 импульсов записи процессора 4, соёЗдин к дёЙ его с регистром 1 o6pia6oTKH регистро 2 конечного адреса обработки, регис ром 3 массива двоичных кодов, блоком б скорости канала, блоком 7 остатка преобразовани , блоком 8 допо нени до бита, блоком 9 временного интервала, буферным регистром 10 и счетчиком 11, адресных шин 23, св звюак цих регистр 1 адреса обработки с входом процессора 4 и первьм входом блока 5 сравнени выходных кодовых шин 24, св зывающих выход регистра .2 конечного адреса обработки с вторим входом блока 5 сравнени , адресных шин 25, kOTOpje св зывают регистр 3 адреса массива двоичных кодов с входом процессора 4, кодовых шин 26 чтени , по которым из процессора 4 осуществл етс запись информации в регистр 1 адреса обработки, регистр 2 конеч ного адреса обработки, регистр 3 ма сива двоичных кодов, блок б скорости канала, .блок 7 остатка преобразовани , блок 8 дополнени до бита, блок 9 временного интервала, запоминающее устройство 14, блок 13 контрол , регистр 3 интервала и преобразователь 18 кодов, кодовых шин 27, по,которым двоичные коды, полученные в результате преобразовани .и хран щиес в буферном регистре 10, записываютс в лроцессор 4, вы ходннх кодовых шин 2В, которые соедин ют выход блока б скорости с входом блока 8 дополнени до ёйта, выход ньрс кодовых шин 29, св зывающих блок 8 дополнени до бита с входами блока 9 временного интервала и процессора 4, выходных кодовых шин 30, соедин ющих блок 7 остатка преобразовани с входом процессора 4 и блоком 16 анализа остатка, выходных кодовых шин 31, которые соедин ют выход блока 9 временного интервала с входами прюцессора 4, буферного регистра 10 и преобразовател 18 кодов, выходы преобразовател 18 соединены с первыми входами счетчика 15 бит, а выходы блока 16 анализа остатка соединены с третьими входами счетчика 15 бит, с четвертыми входами процессора 4 и входом счетчика 17 запрета, выходы счетчика 17 запрета соединены с п тыми входами процессора 4, вторыми входами,запоминающего устройства 14 и вторыми входами счетчика 15 бит, а выходы счётчика 15 бит соединены с третьими входами процессора 4, выходы регистра интерва- . ла 32 соединены с вторыми входами блока 16. анализа остатка, выходы блока 13 контрол подключе ны к второму входу процессора 4, выходы запоминающего устройства 14 подключены к первым выходам процессора 4. Устройство работает следующим образом . В процессоре 4 формируетс массив временных меток, отражающий изменени состо ний данного канала во времени. Массив представл ет собэй совокупность записей состо ни канала в сопровождении кода текущего времени. Устройство управлени процессора 4 ;последовательно по шинам 22 импульсов записи вырабатывает сигналы, по которым по кодовыг шинам 26 чтени переписываетс информаци , задающа режим работы, из процессора.4 в устройство. Затем в процессор 4 по адресным шинам 23 переписываетс из регистра 1 адреса обработки код адреса, по которому устройство управ.лени процессора 4 осуществл ет i чтение начальной чейки массива временных меток, при этом в процессоре 4 получаем код первого момента изменени состо ни канала t и соето ние канала О или 1. По-сигналу устройства управлени процессора, 4, который поступает по шинам 22 импульсов записи, в блок 9 временного интервала из процессора 4 по. кодовым шинам 26 чтени переписываетс состо ние канала, после чего на регистр 1 адреса обработки поступает сигнал из процессора 4 и формирует в нем код- адреса следукидей чейки массива временных меток. Код нового адреса, по которому устройство управ лени процессора 4 осуществл ет чтение следующей чейки массива временных меток, поступает по адресным шинам 23 в процессор 4 и в нем получаем код времени второго момента изменени состо ни канала tj и состо ние канала в этот момент. В процессе ре 4 осуществл етс вычисление кода длительности временного интервала. . представл ющего собой разность значений кодов моментов В1 емени ij и i, Полученный результат по сигналу устройства управлени процессора 4, пос тупающему по шинам 22 импульсов запи си, переписываетс в блок 9 временного интербала. После этого в процес сор 4 по выходным кодовым шинам 29 осуществл етс перезапись кода Д9пол нени до бита иэ блока 8 дополнени до бита и производитс сравнение величин кодов длительности полученно го временного интервала и дополнени до бита. Если при этом величина длительности временного интервала больше или равна величине дополнени до бита, то дальнейша работа устрой ства осуществл етс следующим образом . В процессоре 4 производитс вычис ление разности значений временного интервала и дополнени до бита, полу ченное значение разности по сигналу устройства управлени процессора 4, поступающему по шинам 22, запиёыват етс в блок 9 временного интервеша, после чего в процессор 4 по выходным кодовым шинам 30 и 31 соответственно заноситс код остатка из блока 7 остатка преобразовани и код дополнени до бита ИЭ блока 8 дополнени до бита. В процессоре 4 производитс сравнение величины остатка и дополнени до бита. Воли величина дополнени до бита меньше величин остатка, то устройство управлени npouesccopa 4 вырабатывает сигнал, поступаюсдай по шинам 22 импульсов за писи, по которому в блоке 9 временного интервала формируетс значение бита, после чего устройртво управлени процессГора 4 вырабатывает сигналы , один из которых устанавливает в О блок 7 остатка преобразовани , другой сигнал по шине 22 импульсов записи поступает в блок 8 дополнени до бита и осуществл ет по выходным кодовым шинам 28 перепись в последний кода длительности бита Н.э блока б скорости, третий сигнал по шинам 22 осуществл ет запись в ; первьй разр д буферного регистра 10 из блока 9 временного интервала хран щегос в нем бита, полученного в результате преобразовани временного интервала. Затем устройство управлени процессора, 4 вырабатывает сигнал, который осуществл ет сдвиг на один разр д в буферном регистре 10 и увеличивает на единицу содержимое счетчика 11. После этого снова осуществл етс сравнение величин временного интервала и дополнени до бита. Если величина временного интервала больше величины дополнени до бита, устройство осуществл ет работу аналогично описанному до тех пор, пока величина дополнени до бита не станет больше величины длительности временного интервала. Если при сравнении в процессоре 4 величин дополнени до бита и остатка преобразовани , величина дополнени до бита оказываетс больше величины остатка, то устройство управлени прюцессора 4 вырабатывает по шинам 22 импульсов записи сигнал, который осуществл ет перепись состо ни остатка из блока 7 остатка преобразовани в блок 9 временного интервала , после чего работа устройства ;Продолжаетс как и в предыдущем случае. Если при сравнении кодов длительности временного интервала и кода дополнени до бита величина Дгштельности будет меньше величины дополнени до бита, то в процессор 4 по выходным кодовым шинам 30 из блока 7 остатка преобразовани переписываетс код остатка и производитс перепись состо ний остатка из блока 7 остатка преобразовани и временного интервала из блока 9 временного интервала . Если состо ние остатка и временного интервала совпадают, в процессоре 4 происходит сложение ве:личин остатка и длительности вре менного интервала. Результат сложе|Ни по сигналу устройства управлени процессорам, вырабатываемому по шинам 22 импульсов записи, переписываетс в блок 7 рстатка преобразовани . После этого в процессор 4 по кодовым шинам 29 из блока 8 дополнени до бита переписываетс код дополнени до бита и производитс вычисление разности значений дополнени до бита и временного интервала. Полученный результат переписываетс в блок 8 дополнени до бита. Если состо ние остатка и временного интервала не совпадают и при этом .величина остатка больше или равна длительности временного интервала, то в процессоре 4 происходит вычитание длительности временного интервала из величины остатка, а в дальнейшем работа устройства происходит как ив, предыдущем случае. Если состо ние остатка и временного интервала не совпада1йт п при этом величина остатка меньше величи1Ш длительности вре« манного интервала, то из величины длительности временного интервала вычита етс величина остатка. Дальнейша работа устройства происходит как и в пр дащущих случа х, за исключением того что в момент переписи из процессора 4 в.блок 7 остатка из блока 9 временног интервала в этот же блок переписываетс состо ние временного интервала. Следующий цикл работы устройства про исходит аналогично описанному. Двоичные разр ды, полученные в ре зультате последовательных преобразований временных интервалов, накаппивак гс в буфернс регистре, одновременно счетчик 11 осуществл ет подсче количества битов, поступающих в буфе ный регистр 10 и в момент, когда количестево прин тых в буферный регистр 10 битов будет равно количеству разр дов чеек процессора 4, дешифратор 12 по шине 20 выходной дшаифратора вырабатывает сигнал в устройство упг равЛени процессора 4, по которому в конце очередного цикла работы, согласно кода адреса, записанного в регистре 3 адреса массива двоичных разр дов, в массив двоичных разр дов процессора 4 из буферного регистра 10 переписываютс коды, полученные в Процессе преобразовани . Далее устройство управлени процессора 4 вырабатывает сигнал, увеличивающий оодержимое регистра 3 адреса массива двоичных кодов на единицу, после чего начинаетс очередной цикл преобразовани . Процесс преобразовани продолжаетс до тех пор, пока блок 5 сравнени не зафиксирует равенство кодов, записанных в регистре 1 адреса обработки и регистре 2 коне ного адреса обработки. В этом случае блок 5 сравнени по шине 21 выходной блока сравнени посылает в устройство управлени процессора 4 сигнал, по которому в конце очередного цикла работы устройства преобразовани временных интервалов в двоичные коды устройство управлени .процессора 4 по кодовым шинам 29 и 30 осуществл е :запись в процессор 4 кодов дополнени до бита из блока 8 дополнени до бита , кода и состо ни остатка из блока 7 остатка преобразовани , которые будут использованы при последующих преобразовани х массива временных меток данного канала. В центральном процессоре 4 по мер прин ти байт из буферного регистра 10 формируютс байты информации. Производитс побайтна синхронизаци в процессоре 4. Сформированные байты передаютс в блок 13 контрол ,принимаемых пакетов, который.осущёствл ет матричный, контроль. Блок 13 контрол состоит из стандартных схем свертки на четность по байтам и вертикальным столбцам принимаемого блока данных. Параллельно с ПОСЕШКОЙ байта из центрального процессора 4 : в блок 13 контрол происходит последовательна перепись и регистраци адресов чеек пам ти, в которых записаны времена изменений состо ний канала, относ щиес к контролируемому биту, в регистровое запоминающее устройство 14. В случае несвертки какого-то байта по четности блок 13контрол вырабатывает импульс, по которому в процессоре 4 происходит запрет чтени содержимого регистра 3 адреса массива двоичных кодов. По этому же сигналу происходит перепись содержимого запоминающего устройства 14 в процессор 4. Устройство управлени процессора 4 осуществл ет чтение начальной чейки массива временных меток испорченного байта информации, при этом в процессоре 4 получаем код момента состо ни канала начала испорченного байта. По сигналу устройства управлени процессора 4, который выдаетс им после считывани первого адреса из запоминающего устройства 14, происходит считывание следук цегО адреса из запоминающего устройства 14в процессор 4 по адресным шинам контрол . В процессоре- 4 получаем код длительности временного интервала , представл ющий собой разность значений кодов моментов времени начала байта t и следующего изменени знака этого же байта t T.e.,. Полученный результат по сигналу устройства управлени процессора 4, поступающему по шинам 16 импульсов записи, переписываетс в блок 9 временного интервала. В блок 7 остатка преобразовани заноситс код остатка, полученного в результате преобразовани в процессоре 4. По шинам 30 код остаткапоступает в блок 16 анализа остатка, который состоит из двух схем сравнени . На вход блока 16 анализа остатка поступает код значени из регистра 3 интервала. Значение it определ етс процессором 4 на основании статистического анализа с иибок. Полученное оптимальное значение at переписывает в регистр 32 интервала.. В блоке 16 аисшиза остатка производитс проверка услови сГ/2-л1 1з Н сЛ/г+at. При выполнении этого услови в процессор 4 по шине от счетчика запрета посылаетс сигнал 6 замене знака, исследуемого бита на . противоположный. Одновременно из блока 16 анализа интервала поступает сигнал на счетчик 15 бит, в который записано количество полученных битThis invention relates to computational t. technician and can be used in the design of computers and systems. A device for converting time slots into a binary code for the process of collecting, processing and transmitting a multi-channel information stream is known, containing a binary code array address register, a processing address register, a final processing address register, a compare block, a buffer register, a counter and a decoder, and the register inputs ca processing, retart of the binary code array address and the register of the final processing address are connected to the read bus and the write write bus of the processor, and the output of the handle register is connected n with the first input of the comparison unit and the processor input, the register output of the binary code array is connected to the processor, the output register of the final processing address is connected to the second input of the comparison unit, the output of which is connected to the processor input, the first input of the buffer register is connected to the write pulse bus and its water is connected to the input of the processor, the write-back bus through the counter and the decoder is connected to the input of the processor, the channel speed block, the add-on block, the conversion balance block, and the interim block ala, the first inputs are connected to the read bus, and the second are connected to the processor write pulse bus, the speed register output is connected to the third input of the addition register to a bit, the output of which is connected to the processor input and the third input of the time interval register, the output of which is connected to the second input of the buffer register and the input of the processor, the output of the buffer register of the remainder is connected to the input of the processor C13. The disadvantage of this device is the relatively low level of reliability of the information, which does not satisfy the increased requirement for the parameter reliability of information when creating computer facilities for controlling industrial objects. At industrial facilities, the task of protecting information from interference is complicated due to the significant amount of energy sources of all kinds. innovations, welding production, etc. d. However, increases and. Information Reliability Requirement Up to ICTV Level The purpose of the invention is to assure the reliability of information and speed. The goal is to ensure that a device for converting time intervals into binary code for the process of collecting, processing and transmitting a multi-channel information stream is inserted into the control unit; a bit counter, a residue analysis block, a ban counter, an interval register, and a code converter, the first inputs of which are connected to the output of a time interval block. , the outputs of the code converter are connected to the first inputs of the bit counter, the outputs of the residue analysis block are connected to the first inputs of the residue analysis block, and the outputs of the residue analysis block are connected to the third inputs of the bit counter, to the fourth processor inputs and the prohibition counter inputs, to the counter outputs. the bans are connected to the fifth processor inputs, the second memory inputs and the second bit counter inputs, and the bit counter outputs are connected to the third processor inputs, the interval register outputs are connected to the remainder of the residue analysis unit, the control unit outputs are connected to the second processor / processor input, and the outputs of the memory device are connected to the first inputs of the processor, the outputs of the processor are connected to the first inputs of the backup device, the second inputs of the control unit, the input of the interval register and the second input code converter The introduced blocks implement the control algorithm, which is based on the use of matrix control in combination with the method of preliminary analysis. The method of preliminary analysis is based on the analysis of infoOE 4ation bytes, which are not reduced to parity. The drawing shows a functional diagram of the proposed device. The device consists of the register of the processing address 1 storing the next address of the kangsha timestamp array, register 2 of the final processing address, in which the final address of the array is stored, 51 timestamps of the channel converted to the binary code, register 3 of the binary code array address that holds the addresses, on which the processor 4 records the binary codes obtained in the process of converting an array of timestamps, comparison unit 5, which implements the functions of comparisons for equality recorded in the register re 1 processing addresses and register 2 of the final processing address, speed block b of the channel channel storing the bit length code defining the transmission rate of the given channel, block 7 of the conversion remainder. which stores the value 1 and the remainder code of the previous bit of the add-on block 8, which performs the conversion of the addition code to a bit during conversion, block 9 of the time interval, in which the state of the time interval O or 1, the code of the duration of the time interval and the value of the bit O or 1, obtained in the process of converting temporal inte Ealov c. Binary code of buffer register 10, in which, before entering | B processor 4, binary coding is accumulated as a result of time stamping, counter 11 counting the number of bits, written into buffer register 10, d of encoder 12 fixing the moment of buffer register 10 in the process of conversion, the control unit 13, which performs the control of the data, the memory device 14, stores the addresses of the cells with information about the analyzed byte, the 15-bit counter, accumulating to the number of received bits mocha byte, residual analysis block 16, comparing the remainder with a valid bit value, a counter; and prohibition 17, counting the number of bits with changed characters, 18 code converter converts the code of the difference in time values in the number of bits in accordance with the speed constant the serviceable communication channel, ish 19 connecting the counter II with the decoder 4 12, the bus 20 of the output decoder 12 connecting it with the processor 4, the bus 21 of the output comparison unit 5 connecting it with the processor 4, the bus 22 of the pulses processor 4, connect it to the dey with register 1 o6pia6oTKH register 2 final processing addresses, register 3 of the binary code array, channel speed block b, conversion balance block 7, conversion block 8 to bits, time block 9, buffer 10 and a counter 11, address buses 23, link register 1 of the processing address with an input of processor 4 and the first input of block 5, comparing output code buses 24, connecting the output of the register. 2 final processing addresses with the second input of the comparison unit 5, address buses 25, kOTOpje link register 3 addresses of the binary code array to the input of processor 4, read code buses 26, which are used to write information from processor 4 to the processing address register 1, register 2 final processing addresses, register 3 bits of binary codes, channel speed block b,. conversion residual block 7, complement to bit block 8, time interval block 9, memory 14, control block 13, interval register 3 and code converter 18, code lines 27, for which the binary codes resulting from the conversion. and stored in the buffer register 10, are written to the processor 4, the output code bus 2B, which connects the output of the speed block b to the input of block 8 of the supplement to the data output of the code line 29, connecting the block 8 of the complement to the bit with the inputs of the block 9 of the time interval and processor 4, output code lines 30 connecting the conversion balance block 7 to the input of processor 4 and the residue analysis block 16, output code lines 31, which connect the output of time block 9 to the inputs of the processor 4, the buffer register 10 and 18 code converter the transducer 18 outputs are connected to the first inputs of a 15-bit counter, and the outputs of the residue analysis block 16 are connected to the third 15-bit counter inputs, to the fourth inputs of the processor 4 and the prohibition counter 17 inputs, the outputs of the prohibition counter 17 to the fifth inputs of the processor 4, the second inputs , the storage device 14 and the second inputs of the counter 15 bits, and the outputs of the counter 15 bits are connected to the third inputs of the processor 4, the outputs of the register are inter-. la 32 is connected to the second inputs of block 16. analysis of the remainder, the outputs of the control unit 13 are connected to the second input of the processor 4, the outputs of the storage device 14 are connected to the first outputs of the processor 4. The device works as follows. In processor 4, an array of timestamps is generated reflecting the changes in the state of a given channel over time. The array is a collection of channel status records accompanied by a current time code. The control unit of the processor 4; sequentially, along the busses 22, the write pulses produce signals, on which the information specifying the mode of operation is copied from the processor via the code reading buses 26. 4 into the device. Then, in the processor 4, via address buses 23, the address code at which the control unit is copied from the address 1 of the processing address is copied from the address bus 23. processor 4 performs i reading the initial cell of the timestamp array, while in processor 4 we get the code of the first moment of changing the state of the channel t and connecting the channel O or 1. According to the signal of the processor control unit 4, which enters the write pulse bus 22, to the block 9 of the time interval from the processor 4 to. Code channel 26 reading rewrites the status of the channel, after which the register 1 of the processing address receives a signal from the processor 4 and generates in it the code addresses of the traces of the cell of the timestamp array. The code of the new address, at which the processor control unit 4 reads the next cell of the timestamp array, goes through address buses 23 to processor 4 and in it we get the time code of the second moment of the channel status change tj and the channel status at that moment. During pe 4, a time duration code is computed. . representing the difference between the values of the moment codes B1 of the ij and i, the result obtained by the signal of the control unit of the processor 4, coming on the bus 22 of the recording pulses, is rewritten into block 9 of the time interval. After that, in process 4, the output code bus 29 is used to overwrite the D9-complete code to a bit of the add-on block 8 to a bit and compare the values of the duration code of the resulting time interval and the add-on bit. If the duration of the time interval is greater than or equal to the value of the addition to the bit, then the further operation of the device is carried out as follows. In processor 4, the difference between the time interval values and the complement up to a bit is calculated, the resulting difference value from the signal from the control unit of processor 4 arriving via buses 22 is recorded in time interval block 9, then to processor 4 via output code buses 30 and 31, the remainder code from the remainder block of the transformation and the addition code to the bit of the IE block of the 8 addition to the bit are entered accordingly. In processor 4, a comparison is made of the magnitude of the residue and the complement to the bit. If the value of the padding is up to a bit less than the rest, the control unit of the npouesccopa 4 generates a signal and sends 22 pulses to the tires on the recording, which in block 9 of the time interval forms the value of the bit, after which the control unit Process 4 produces signals, one of which About block 7 of the remainder of the conversion, another signal over the bus 22 write pulses enters block 8 of the complement before the bit and census the output code bus 28 on the output code bus 28 e speed block b, the third signal on buses 22 records in; The first bit of the buffer register 10 is from block 9 of the time interval of the bit stored in it, obtained as a result of the time interval conversion. Then the processor control unit, 4, generates a signal that shifts by one bit in the buffer register 10 and increments the contents of the counter 11. Thereafter, a comparison of the values of the time interval and the addition to the bit is made again. If the value of the time interval is greater than the value of the addition to a bit, the device operates in the same way as described until the value of the addition to the bit becomes greater than the value of the duration of the time interval. If, when the processor compares 4 addition values to a bit and a conversion remainder, the addition value to a bit is greater than the remainder value, then the processor control unit 4 generates a signal from the write pulse bus 22 that records the state of the remainder from the remainder conversion unit 7 9 time interval, after which the operation of the device; Continues as in the previous case. If, when comparing time interval and addition code to bit, the Armature value is less than the complement to bit, then the residual code is copied to the processor 4 via the output code buses 30 from the remainder conversion block 7 and the remainder from the remainder conversion block 7 is copied time interval from block 9 time interval. If the state of the remainder and the time interval coincide, in processor 4, the addition of ve: the residual masks and the duration of the time interval occurs. The result is added; Neither the processor control signal generated by the write pulse bus 22 is rewritten to transform block 7. Thereafter, the addition code to the bit is rewritten to the processor 4 via the code buses 29 from the add-on block 8 to the bit, and the difference between the addition values to the bit and the time interval is calculated. The result is rewritten to block 8 of the complement to a bit. If the state of the remainder and the time interval do not coincide with it. the residual value is greater than or equal to the duration of the time interval, then in the processor 4, the duration of the time interval is subtracted from the residual value, and then the device operates as in the previous case. If the state of the residual and the time interval does not coincide, and the magnitude of the residual is less than the duration of the time interval, then the magnitude of the residual is subtracted from the duration of the temporal interval. Further operation of the device occurs as in the cases, except that at the time of the census from the processor 4 in. the residual block 7 from block 9 of the time interval in the same block is rewritten state of the time interval. The next cycle of operation of the device proceeds as described. Binary bits obtained as a result of successive transformations of time intervals, nakapivak gs in the buffer register, while the counter 11 performs counting the number of bits entering the buffer register 10 and at the moment when the 10 bits received in the buffer register equal to the number cell bits processor 4, the decoder 12 bus 20 output dshaifratora produces a signal to the device png equiple processor 4, which at the end of the next cycle of operation, according to the address code written in register 3 The addresses of the binary bit array, the codes obtained in the Conversion Process are written into the binary bit array of processor 4 from buffer register 10. Next, the control unit of processor 4 generates a signal that increases the content of register 3 of the binary code array address by one, after which the next conversion cycle begins. The conversion process continues until block 5 compares the equality of the codes recorded in register 1 of the processing address and register 2 of the horse processing address. In this case, the comparator unit 5 sends a signal to the control unit of the processor 4 via the bus 21 of the output comparator unit, which at the end of the next cycle of operation of the device for converting time intervals to binary codes the control unit. processor 4 via code buses 29 and 30; write to processor 4 add-on codes from block 8 add-ons to bits, code and remainder state from block 7 of the remainder of the transformation, which will be used in subsequent transformations of the timestamp array of the given channel. In the central processor 4 by the measure of the receipt of bytes from the buffer register 10 bytes of information are formed. Per-byte synchronization is performed in processor 4. The generated bytes are transmitted to control unit 13 of received packets, which. implements matrix control. The control unit 13 consists of standard convolution parity schemes for bytes and vertical columns of the received data block. In parallel with the EDGE byte from the central processor 4: in block 13 of the control, sequential rewriting and registration of addresses of memory cells, in which the times of channel state changes related to the controlled bit, are recorded, are recorded in the register memory 14. In the case of non-convolution of some parity byte, the control unit 13 generates a pulse, according to which the processor 4 prohibits reading the contents of register 3 of the address of the binary code array. The same signal is the census of the contents of the storage device 14 in the processor 4. The control unit of processor 4 reads the initial cell of the timestamp array of the corrupted byte of information, while in processor 4 we obtain the code of the channel state instant of the beginning of the corrupted byte. According to the signal of the control unit of the processor 4, which is issued to them after reading the first address from the memory 14, a trace of the ceO address from the memory 14b to the processor 4 is read through the control address buses. In processor 4, we obtain a code for the duration of the time interval, which is the difference between the values of the codes of the times of the beginning of the byte t and the next change of the sign of the same byte t T. e. , The result obtained, according to the signal of the processor control unit 4, arriving over the write pulse buses 16, is rewritten into block 9 of the time interval. In block 7, the remainder of the transformation is entered into the code of the remainder obtained as a result of the conversion in processor 4. For tires 30, the residual code enters the remainder analysis unit 16, which consists of two comparison circuits. The input of the residue analysis block 16 is a value code from the register 3 of the interval. The value of it is determined by processor 4 on the basis of a statistical analysis of iboc. The obtained optimal value of at rewrites the interval 32 register. . In block 16 of the residue desiration, a condition check is performed cG / 2-n1 1 H H cl / g + at. When this condition is fulfilled, a signal 6 is sent to the processor 4 via the bus from the prohibition counter, replacing the sign of the bit under study. opposite. At the same time, from the interval analysis block 16, a signal arrives at a 15-bit counter, in which the number of received bits is recorded