Claims (3)
равл емый делитель частоты, состо щий из двоичного счетчика, схемы сброса и записи и двух элементов И, первые и вторые входы которых соединены соответственно с выходами регистра времени задержки и первым выходом схемы сброса и установки, а выходы элементов подключены к установочным S-входам счетчика, первые и вторые элементы И и RS-триггеры, двоичный счетчик и схема сравнени , выход которой подключен к входам сброса RS-триггеров, а ее входы сое динены с информационными выходами двоичного счетчика и управл емого делител частоты, выход которого соединен с установочным входомвторого RS-триггера, выход которого подключен к входу схемы сброса и записи и вл етс выходом устройства, генератор импульсов через первые входы элементов И подключен к управл ющим входам двоичного счетчика и управл емого делител частоты, соответственно , входы сброса которых соединены с вторым выходом схемы сброса и записи , источник входного сигнала подсоединен к второму входу второго элемента И и к установочному входу первого RS: -триггера, выход которого соединен со вторым входом первого элемента И С 3 . Недостатком устройства вл етс то, что оно не обеспечивает задержк входного импульса в случае, когда врем между окончанием предыдущего входного импульса и началом следующего импульса меньше времени задерж ки, так как при этом условии устрой ство еще не сформировало задержанны предьщущий импульс и поэтому не может прин ть следующий входной импульс . Действительно, если формирование предыдущего задержанного импульса не окончено, то при поступлении на вход устройства следующего импульса он не изменит состо ни пе вого RS-триггера , так как последний уже находитс в состо нии 1, но откроет второй элемент И. При этом в двоичный счетчик поступит от гене ратора количество и(1пульсов, пропор циональное длительности этого входного импульса. Код двоичного счетчи ка станет пропорционален сумме длительностей предыдущего и последующе го входных импульсов,т.о. длительность сформированного .-.ыходного импульса будет равна суммарной длител ности, что вл етс нарушением рабо ты устройства задержки. Задача задержки импульсов с переменной длительностью при описанном выше условии возникает в экстремальных корре л ционных системах измерени скорос ти, в коррел ционных расходомерах и других импульсных устройствах. На ванные устройства синхронизируютс перестраиваемой тактовой частотой, В каждом такте формируетс только один пр моугольный импульс, длитель ность которого определ ет измер емый параметр в этом такте. Этот импульс требуетс задержать на врем одного т;:,кта. При этом передний фронт импульса совпадает с началом такта, по этому, чтобы задержать импульс, на такт необходимо и достаточно задерживать только задний фронт импульса так как его передний фронт св зан с началом такта и определ етс импульсом тактовой частоты. Врем между двум пр моугольными импульсами, в та ких названных устройствах всегда меньше времени задержки, равного пер оду тактовой частоты, поэтому ставит с задача усовершенствовани рассмотренного устройства задержки пр моугольных импульсов дл выполнени указанного требовани . Цель изобретени - расширение функциональных возможностей устройсх ва задержки пр моугольных импульсов Поставленна цель достигаетс тем что в устройство задержки пр моуголь Htax импульсов, содержа1чее генератор импульсов, управл ег-шй делитель частоты , два элемента И, два RS-триггера , регистр времени задержки, выход которого соединен с информационным входом управл емого делител частоты, выход генератора импульсов соединен с первыми входами элементов И, выход первого КЗ-триггера соединен с вторым входом первого элемента И, выход которого соединен с управл ющим входом управл емого делител частоты , а выход второго RS-триггера вл етс выходом устройства, введены коммутатор, формирователь, вход которого вл етс входом устройства, а выход формировател соединен с входом коммутатора, третий RS-триггер, выход которого подключен к второму входу второго элемента И, элемент ИЛИ, выход которого соединен с R-входом второго RS-триггера, второй и третий управл емые делители частоты, информационные входы которых соединены с выходом регистра времени задержки ,выходы первого и второго управл емых делителей частоты подключены к входам элемента ИЛИ и соответственно к R-входам первого и третьего RS-триггеров, S-входы которых соединены с соответствующими выходами коммутатора, выход генератора импульсов соединен с управл ющим входом третьего управл емого делител частоты, выход которого подключен к управл ющему входу коммутатора и S-входу второго RS-триггера, выход второго элемента И соедин-ен с управл ющим входом второго управл емого делител частоты. Действительно, введение новых элементов и новых св зей позвол ет осуществл ть задержку пр моугольных импульс в на врем , равное периоду перестраиваемой тактовой частоты, при этом врем между двум задерживаемыми импульсами меньше времени задержки. Дл исключени вли ни последующего импульса на формирование задержанного предыдущего импульса используютс коммутатор, два RS-триггера, два элемента И, два управл емых делител частоты. Коммутатор в каждый такт работы устройства подключает по очередности либо один, либо другой RS-триггер, поэтому короткий импульс, соответствующий заднему фронту задерживаемого импульса, с выхода формировател поступает по очереди на указанные RS- триггеры, и задержка импульсов осуществл етс по очереди на первом и на втором управл емых делител х частоты. Это устран ет вли ние последующего входного импульса на формирование предыдущего задержанного импульса и делает возможным задержку последующего импульса. На фиг. 1 приведена структурна схема предлагаемого устройства задержки пр моугольных импульсов; на фиг. 2 - временные диаграммы, по сн ющие работу устройства задержки. Устройство содержит формирователь 1, коммутатор 2, генератор импульсов 3, RS -триггеры 4 и 5, элементы И 6 и 7, управл емые делители 8-10 часто ты, регистр 11 времени задержки, эле мент ИЛИ 12, выходной RS-триггер 13. Вход формировател 1 вл етс вхо дом устройства, а его выход соединен с входом коммутатора 2, выход которо го соединен соответственно с S-входами R5 -триггеров 4 и 5, выход гене ратора импульсов 3 соединен с управл ющим входом управл емого делител 8 частоты и первыми входами элементо И 6 и 7, выходы которых подключены соответственно к управл ющим входам управл емых делителей частоты 9 и 10, выходы которых соединены соответственно с R-входами RS-триггеров 4 и 5 и с входами элемента ИЛИ, выход которого подключен к R-входу RS-триггера 13, выход регистра 11 времени задержки соединен с информационными входами управл емых делителей 8-10 частоты, выход управл емого делител 8 частоты подключен к управл емому входу коммутатора 2 и к 5-входу RS-триггера 13, выход которого вл етс выходом устройства задержки . Формирователь 1 предназначен дл формировани короткого импульса, который соответствует заднему фронту входного задерживаемого импульса, поступающего на его вход. Коммутатор 2 по очереди подключает выход формировател 1 к S -входам RS-триг геров 4 и 5. Импульсы с генератора 3, проход через делитель 8, формируют импульсы тактовой частоты, период которой равен времени задержки и определ етс кодом регистра 11. Импульсы тактовой частоты подаютс на управл ющий вход коммутатора и S-BXO RS-триггера 13, что обеспечивает ком мутацию импульсов с выхода формировател с частотой, равной тактовой частоте, и формирование переднего фронта задержанного импульсана выхо де RS-триггера 13 по импульсу тактовой частоты, т.е. с начала следующего такта. Делители 9 и 10 формируют импульс, задержанный на период тактовой частоты, элемент ИЛИ 12 осуществл ет операцию объединени выхО дов делителей 9 и 10, поэтому каждый задержанный импульс с выходов делите лей 9 и 10 поступает на R-вхсд RS-триггера 13, при этом на его выходе формируетс задний фронт эадержанного импульса. Устройство работает следующим образом . Выходные импульсы тактовой частоты , формирующиес на выходе делител 8, синхронизируют работу не только устройства задержки, но и всего прибора, в котором используетс данное устройство. На вход устройства задержки 1 поступают пр моугольные импульсы, которые необходимо задержать на врем одного такта. Передние фронты всех импульсов совпадают с началом тактов, поэтому импульсы тактовой частоты подают на S-вход RS триггера 13, при этом на его выходе формируютс задержанные импульсы,передние фронты которых совпадают с началом тактов. Импульсы с выхода формировател 1, проход через коммутатор 2, поочередно, через такт, поступают на S-входы триггеров 4 и 5. С приходом такого импульса на этих триггерах (поочередно в каждом такте ) при помощи элемента И 6 или 7 и делител 9 или 10 формируютс пр моугольные импульсы, длительность которых равна периоду тактовой частоты, так как коэффициенты делени делителей 8-10 равны и определ ютс кодом регистра. 11 времени задержки. Задние фронты этих импульсов совпадают с выходными короткими импульсами делителей 9 и 10 , так как эти короткие импульсы поступают на R-входы RS-триггеров 4 и 5 и устанавливают на их выходах сигнал О, прекраща .прохождение импульсов с генератора 3 поочередно в каждом такте через элементы И б или 7 на входы делителей 9 или 10. Импульсы с выходов делителей и 10, проход через элемент ИЛИ, суммируютс и подаютс на R -вход R триггера 13, который до прихода этих импульсов в каждом такте находитс в состо нии 1 .Поступающие на R -вход импульсы перевод т этот триггер в состо ние О, формиру задний фронт задержанных импульсов. Таким образом , на выходе RS-триггера 13 формируетс последовательность пр моугольных импульсов, задержанна на врем одного такта по сравнению с последовательностью входных импульсов. Предлагаемое устройство задержки пр моугольных импульсов расшир ет функциональные возможности прототипа, обеспечива задержку импульсов при условии, что врем между двум входными импульсами меньше, чем требуемое врем задержки, которое может измен тьс с изменением кода регистра времени задержки. Оно может быть использовано в коррел ционных измерител х скорости, расхода и других подобных импульсных устройствах. При этом тактова частота и генератор импульсов используютс дл синхронизации работы всего измерител . Кроме того, схема задержки значительно упрощаетс , так как устран ютс операции измерени , запоминани и восста1новлени длительности задерживаемого входного импульса. Снижение затрат при использовании предлагаемого устройства в названных измерител х зависит от требуемой точности и диск ретности изменени времени,задержки определ емой количеством разр дов управл емых делителей частоты. В про тотипе это требование вли ет на коли чество разр дов двоичного счетчика, в котором фиксируетс длительность задерживаемого импульса. Этот счетчи со схемой измерени длительности отсутствует в предлагаемом устройстве которое возможно было бы заменить двум схемами прототипа с дополнительными элементами в названных изме рител х. Использование этого устройс ва вместо двух схем прототипа позвол ет сократить количество микросхем что обеспечивает снижение затрат. (Также уменьшаетс в два раза погрешность задержки импульса, так как эадерживаетгс только задний фронт импульса , а передний совпадает с тактовыми импульсами, поэтому погрешность задерж си импульсов определ етс только погрешностью задержки заднего фронта. Формула изобретени Устройство задержки пр моугольных импульсов, содержащее генератор импульсов , управл емый делитель частоты , два элемента И, два RS-триггера , регистр времени задержки, выход которого соединен с информационным входом управл емого делител частоты вьоход генератора импульсов соединен с первыми входами элементов И, выход первого RS-триггера соединен со вторым входом первого элемента И,выход которого соединен с управл нвдим входом управл емого делител частоты, а выход второго RS -триггера вл етс выходом устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства, в него введены коммутатор , формирователь, вход которого вл етс входом устройства, а выход формировател соединен с входом коммутатора , третий ЯS-триггер,выход которого подключен ко второму входу второго элемента И, элемент ИЛИ, выход которого соединен с А-входом второго RS-триггера, второй и третий управл емые делители частоты , информационные входы которых соединены с выходом регистра времени задержки, выходы первого и второго yпpaвл e ttлx делителей частоты подключены к входам элемента ИЛИ и соответственно к R-входам первого и третьего Я -триггеров, S -входы которых соединены с соответствующими выходами коммутатора, выход генератора импульсов соединен с управл ющим входом третьего управл емого делител частоты, выход которого подключен к управл ющему входу коммутатора и S-ВХОДУ второго RS-триггера, выход второго элемента И соединен с управ- л ющим входом второго управл емого делител частоты. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 308499, кл. Н 03 К 5ДЗ, 1969. equal frequency divider consisting of a binary counter, a reset and write circuit and two elements AND, the first and second inputs of which are connected respectively to the outputs of the time delay register and the first output of the reset and installation circuits, and the outputs of the elements are connected to the installation S-inputs of the counter , the first and second elements And and RS-triggers, a binary counter and a comparison circuit, the output of which is connected to the reset inputs of RS-triggers, and its inputs are connected to the information outputs of the binary counter and a controlled frequency divider, the output cat The oho is connected to the setup input of the second RS flip-flop, the output of which is connected to the input of the reset and write circuit and is the output of the device, the pulse generator through the first inputs of the elements AND is connected to the control inputs of the binary counter and the controlled frequency divider, respectively, the reset inputs of which are connected with the second output of the reset circuit and the recording, the input source is connected to the second input of the second element I and to the setup input of the first RS: -trigger, the output of which is connected to the second input of the first element NTA & C 3. The disadvantage of the device is that it does not provide a delay in the input pulse when the time between the end of the previous input pulse and the beginning of the next pulse is shorter than the delay time, since under this condition the device has not yet formed a delayed previous pulse and therefore cannot receive Be the next input pulse. Indeed, if the formation of the previous delayed pulse is not completed, then when the next pulse arrives at the device input, it will not change the state of the first RS flip-flop, since the latter is already in state 1, but will open the second element I. At the same time, the binary counter The number and pulses from the generator will be received (1 pulses proportional to the duration of this input pulse. The binary counter code will be proportional to the sum of the durations of the previous and subsequent input pulses, that is, the duration of the generated .-. s the output pulse will be equal to the total duration, which is a violation of the delay device. The task of delaying pulses with a variable duration under the condition described above occurs in extreme correlation speed measurement systems, in correlation flow meters and other pulse devices. synchronized by a tunable clock frequency. In each clock cycle, only one rectangular pulse is generated, the duration of which determines the measured parameter in this clock cycle. This impulse is required to be delayed by the time of one ton; In this case, the leading edge of the pulse coincides with the beginning of the clock cycle. Therefore, in order to delay the pulse, only the leading edge of the pulse must be and sufficiently delayed since its leading edge is associated with the beginning of the clock and is determined by the clock frequency pulse. The time between two rectangular pulses, in such devices, is always less than the delay time equal to the first clock frequency, therefore, it has the task of improving the considered rectangular pulse delay device to fulfill the specified requirement. The purpose of the invention is to expand the functionality of the device for delaying rectangular pulses. The goal is achieved by the fact that the device has a Htax pulse, containing a pulse generator, a controllable frequency divider, two AND elements, two RS triggers, a delay time register, and an output which is connected to the information input of the controlled frequency divider, the output of the pulse generator is connected to the first inputs of the elements And, the output of the first short-circuit trigger is connected to the second input of the first element And, the output of which The second is connected to the control input of the controlled frequency divider, and the output of the second RS flip-flop is the output of the device, a switch is inserted, the driver whose input is the input of the device and the driver of the shaper is connected to the input of the switch, the third RS flip-flop is connected to the second input of the second element AND, the OR element, the output of which is connected to the R input of the second RS flip-flop, the second and third controlled frequency dividers, the information inputs of which are connected to the output of the delay time register, the outputs of the first and controlled frequency dividers are connected to the inputs of the OR element and, respectively, to the R inputs of the first and third RS flip-flops, the S inputs of which are connected to the corresponding outputs of the switch, the output of the pulse generator is connected to the control input of the third controlled frequency splitter whose output is connected to the control input of the switch and the S-input of the second RS flip-flop, the output of the second element I is connected to the control input of the second controlled frequency divider. Indeed, the introduction of new elements and new connections makes it possible to delay the rectangular pulse by a time equal to the tunable clock frequency period, while the time between two delayed pulses is shorter than the delay time. To eliminate the effect of a subsequent pulse on the formation of a delayed previous pulse, a switch, two RS triggers, two AND elements, and two controlled frequency dividers are used. The switch connects either one or another RS flip-flop in turn to each device operation cycle; therefore, a short pulse corresponding to the falling edge of the delayed pulse from the output of the driver comes in turn to the specified RS flip-flops, and the delay of the pulses is performed in turn at the first and on the second controlled frequency dividers. This eliminates the effect of the subsequent input pulse on the formation of the previous delayed pulse and makes it possible to delay the subsequent pulse. FIG. 1 shows a structural diagram of the proposed device for delaying rectangular pulses; in fig. 2 - timing diagrams explaining the operation of the delay device. The device contains a driver 1, a switch 2, a pulse generator 3, RS triggers 4 and 5, elements 6 and 7, controlled dividers 8–10 of frequency, delay register 11, element OR 12, output RS trigger 13. The input of the former 1 is the input of the device, and its output is connected to the input of switch 2, the output of which is connected respectively to the S inputs of the R5 trigger 4 and 5, the output of the pulse generator 3 is connected to the control input of the controlled frequency divider 8 and the first inputs of the elements And 6 and 7, the outputs of which are connected respectively to the control the inputs of controlled frequency dividers 9 and 10, the outputs of which are connected respectively to the R-inputs of RS flip-flops 4 and 5 and to the inputs of the OR element whose output is connected to the R-input of RS-flip-flop 13, the output of the delay-time register 11 is connected to information inputs controllable frequency dividers 8-10, the output of the controlled frequency divider 8 is connected to the control input of the switch 2 and to the 5th input of the RS flip-flop 13, the output of which is the output of the delay device. Shaper 1 is designed to form a short pulse that corresponds to a falling edge of an input delayed pulse arriving at its input. Switch 2 alternately connects the output of the driver 1 to the S inputs of the RS-flip-flops 4 and 5. The pulses from the generator 3, passing through the divider 8, generate pulses of the clock frequency, the period of which is equal to the delay time and determined by the register code 11. Pulses of the clock frequency served to the control input of the switch and the S-BXO RS-flip-flop 13, which ensures the switching of pulses from the output of the shaper with a frequency equal to the clock frequency, and the formation of the leading edge of the delayed impulse at the output of the RS-flip-flop 13 on the clock frequency pulse, i.e. . from the beginning of the next measure. Dividers 9 and 10 form a pulse delayed for a period of the clock frequency, the OR element 12 performs the operation of combining the outputs of dividers 9 and 10, therefore each delayed pulse from the outputs of dividers 9 and 10 is fed to the R-x switch of the RS flip-flop 13, while at its output, the back front of the impulse is formed. The device works as follows. The output pulses of the clock frequency, which are formed at the output of the divider 8, synchronize the operation of not only the delay device, but also of the entire device in which this device is used. The input of the delay device 1 receives rectangular pulses, which must be delayed by the time of one clock cycle. The leading edges of all pulses coincide with the beginning of clock cycles, therefore the clock frequency pulses are fed to the S input of RS flip-flop 13, while delayed pulses are formed at its output, the leading fronts of which coincide with the start of clock cycles. The pulses from the output of the imager 1, the passage through the switch 2, alternately, through the clock, arrive at the S-inputs of the triggers 4 and 5. With the arrival of such an impulse on these triggers (alternately in each clock) using element 6 or 7 and divider 9 or 10, rectangular pulses are formed, the duration of which is equal to the period of the clock frequency, since the division factors of dividers 8-10 are equal and are determined by a register code. 11 delay times. The back edges of these pulses coincide with the output short pulses of dividers 9 and 10, since these short pulses arrive at the R inputs of the RS flip-flops 4 and 5 and set the O signal at their outputs, stopping the passage of the pulses from the generator 3 alternately in each clock cycle through elements b and 7 at the inputs of dividers 9 or 10. The pulses from the outputs of dividers and 10, the passage through the element OR, are summed and fed to the R-input R of flip-flop 13, which before arrival of these pulses in each clock cycle is in state 1. R-input pulses translate into m trigger in state O, forming a trailing edge delayed pulse. Thus, at the output of the RS flip-flop 13, a sequence of rectangular pulses is formed, delayed by the time of one clock cycle compared to the sequence of input pulses. The proposed rectangular pulse delay device extends the functionality of the prototype, providing pulse delay, provided that the time between two input pulses is less than the required delay time, which can change with a change in the delay time code. It can be used in correlation measures of velocity, flow, and other similar impulse devices. In this case, the clock frequency and the pulse generator are used to synchronize the operation of the entire meter. In addition, the delay circuit is greatly simplified, since the operations of measuring, storing and restoring the duration of the delayed input pulse are eliminated. The reduction of costs when using the proposed device in the mentioned meters depends on the required accuracy and discreteness of the time change, the delay determined by the number of bits of the controlled frequency dividers. In the prototype, this requirement affects the number of bits of the binary counter, which records the duration of the delayed pulse. This counter with a measuring circuit of duration is absent in the proposed device which could have been replaced by two prototype circuits with additional elements in the mentioned gauges. Using this device instead of two prototype circuits reduces the number of chips, which reduces costs. (The pulse delay error is also halved, since only the leading edge of the pulse is held and the leading edge coincides with the clock pulses, so the error of the pulse delay is determined only by the delay error of the falling edge. Formula of the device for delaying square pulses, controlled frequency divider, two elements And, two RS-flip-flops, the register of the delay time, the output of which is connected to the information input of the controlled frequency divider vyhod generat The pulse pulse is connected to the first inputs of the And elements, the output of the first RS flip-flop is connected to the second input of the first And element, the output of which is connected to the control input of the controlled frequency divider, and the output of the second RS-trigger is a device output, characterized in that in order to expand the functionality of the device, a switch is inserted into it, a driver, whose input is the device input, and the driver output is connected to the switch input, the third YS trigger, the output of which is connected to the second input V And, the OR element, whose output is connected to the A input of the second RS flip-flop, the second and third controlled frequency dividers, whose information inputs are connected to the output of the time delay register, the outputs of the first and second frequency dividers are connected to the inputs of the element OR and, respectively, to the R-inputs of the first and third I-triggers, S-inputs of which are connected to the corresponding outputs of the switch, the output of the pulse generator is connected to the control input of the third controlled frequency divider, the output of which is li ne to the control input of the switch and the S-input of the second RS-trigger, the output of the second AND element is connected to the control input of the second controllable frequency divider. Sources of information taken into account in the examination 1. The author's certificate of the USSR 308499, cl. Н 03 К 5ДЗ, 1969.
2.Авторское свидетельство СССР 396822, кл. Н 03 К 5/153, 1971. 2. USSR author's certificate 396822, cl. H 03 K 5/153, 1971.
3.Авторское свидетельство СССР 479234, кл. Н 03 К 5/153, 1973 (прототип).3. The author's certificate of the USSR 479234, cl. H 03 K 5/153, 1973 (prototype).
дd
ГR
0l/lJ0l / lJ