RU69358U1 - Аналого-цифровой преобразователь в модулярный код - Google Patents

Аналого-цифровой преобразователь в модулярный код

Info

Publication number
RU69358U1
RU69358U1 RU2007129053U RU2007129053U RU69358U1 RU 69358 U1 RU69358 U1 RU 69358U1 RU 2007129053 U RU2007129053 U RU 2007129053U RU 2007129053 U RU2007129053 U RU 2007129053U RU 69358 U1 RU69358 U1 RU 69358U1
Authority
RU
Grant status
Grant
Patent type
Prior art keywords
input
output
connected
unit
inputs
Prior art date
Application number
RU2007129053U
Other languages
English (en)
Inventor
Олег Анатольевич Финько
Сергей Михайлович Сульгин
Андрей Викторович Щербаков
Алексей Сергеевич Кузьменко
Александр Борисович Сизоненко
Дмитрий Викторович Зимонин
Сергей Александрович Липинский
Original Assignee
Олег Анатольевич Финько
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Abstract

Устройство относится к области вычислительной технике и может быть использовано в составе устройств ввода вычислительных систем, функционирующих в модулярном коде. Цель - повышение достоверности результатов преобразования. Поставленная цель достигнута за счет увеличения обнаруживаемой ошибки результата преобразования в ρi-1 раз, где ρi - основание модулярного кода, а также за счет введения регистра, элемента И и блока контроля, который осуществляет контроль верности преобразования путем сравнения позиционных характеристик преобразуемой величины и результата преобразования.

Description

Предлагаемое устройство относится к вычислительной технике и может быть использовано в составе устройств ввода вычислительных систем, функционирующих в модулярном коде.

Известен аналого-цифровой преобразователь (АЦП) в модулярный код, содержащий один канал преобразования, который включает в себя устройство, вырабатывающее компенсирующее напряжение, выход которого подключен с первым входам устройства сравнения, выход которого подключен к первому входу устройства управления, первый выход которого подключен к счетным входам n счетчиков по модулям модулярного кода, где n - количество модулей, и к входу устройства, вырабатывающего компенсирующее напряжение, а также второй вход устройства сравнения является входной шиной устройства (Гитис, Э.М. Преобразователи информации для электронных цифровых вычислительных устройств [Текст] - М.: Энергия, 1970. - 307 с.).

Недостаток известного устройства - низкая достоверность выдаваемых результатов.

Наиболее близким к предлагаемому устройству, по сущности технического решения, является преобразователь «напряжение-код» в системе остаточных классов, содержащий n каналов преобразования, где n - количество оснований модулярного кода, при этом в каждом канале последовательного соединены устройство сравнения, устройство управления, устройство вырабатывающее компенсирующее напряжение, выход которого подключен к первому входу устройства сравнения и - за исключением канала с четным основанием - блок коррекции, соединенный с устройством управления данного канала и с устройством управления канала с четным основанием, вторые входы устройств сравнения

объединены и являются выходной шиной устройства (А.с. 379980 СССР, МПК Н03 13/17, 1973 г.).

Недостаток известного устройства - низкая достоверность выдаваемых результатов.

Цель изобретения - повышение достоверности результатов преобразования.

Поставленная цель достигается тем, что в АЦП в модулярный код, содержащий n АЦП в код по модулю, где n - количество оснований модулярного кода, первые входы которых объединены и являются шиной подачи преобразуемого напряжения, вторые входы являются шиной запуска, введены блок контроля, элемент Ии регистр, при этом шина подачи преобразуемого напряжения подключена к первому входу блока контроля, второй вход которого является шиной подачи тактовых импульсов, третий - соединен с выходом элемента И, входы которого соединены со вторыми выходами АЦП в код по модулю, первые выходы которых подключены к группе входов блока контроля и ко входам регистра соответственно, выходы которого являются шинами выдачи результатов преобразования, а управляющий вход соединен с первым выходом блока контроля, второй выход которого является шиной выдачи результата контроля; блок контроля содержит блок вычисления позиционной характеристики (БВПХ), цифро-аналоговый преобразователь (ЦАП), блок сравнения, элемент ЗАПРЕТ и элемент задержки, при этом первый вход БВПХ является вторым входом блока, второй - третьим входом блока, группа входов - группой входов блока, а первый выход подключен к входу элемента задержки, второй выход подключен к входу ЦАП, первый и второй выходы которого подключены к первому и второму входам блока сравнения соответственно, третий вход которого является первым входом блока, а выход - первым выходом блока и подключен к первому (инверсному) входу элемента, второй вход которого соединен с выходом элемента задержки, а выход - является вторым выходом блока; БВПХ содержит n счетчиков по модулю, шифратор, первый и второй элементы И, элемент ЗАПРЕТ, элемент ИЛИ, одновибратор, первый и второй

элементы задержки, при этом шины группы входов блока подключены к информационным входам n счетчиков по модулю, выходы обнуления первого, второго, и т.д., (n-1)-го счетчиков по модулю подключены к входам второго элемента И, выход которого подключен к первым входам элемента ЗАПРЕТ и первого элемента И, второй вход которого является первым входом блока, третий соединен с выходом второго элемента задержки, а выход подключен ко второму входу элемента ИЛИ и к счетным входам n счетчиков по модулю, входы записи которых объединены и соединены с первым входом элемента ИЛИ и с выходом одновибратора, вход которого соединен с выходом первого элемента задержки и является вторым входом блока, выход разрядов n-го счетчика по модулю подключен к входу шифратора, выход которого является первым выходом блока, выход элемента ИЛИ подключен к входу первого элемента задержки, выход которого подключен ко второму входу элемента ЗАПРЕТ, выход которого является вторым выходом блока.

На фиг.1 представлена структурная схема предлагаемого преобразователя, на фиг.2 - структурная схема блока контроля, на фиг.3 - структурная схема БВПХ, на фиг.4 - числовые линейки, поясняющие метод контроля.

В модулярном коде любое число 0≤Xρ1ρ2...ρn-1 представляется набором наименьших неотрицательных вычетов α1, α2, ..., αn-1 по попарно простым основаниям ρ1, ρ2, ..., ρn-1 соответственно, при этом

Введем избыточное основание ρn, такое, что ρni, (i=1, ..., n-1); НОД(ρn, ρi)=1.

В результате преобразования может быть получен неправильный результат:

где γi - ошибка в i-ом основании и 0<γii (1≤i≤n),

λi=0 если αii≥0 и αiii,

αi=1 если αii<0 и αii≥ρi.

Определим зависимость результирующей ошибки ΔX=Х*-Х, где Х - правильный, а X* - неправильный результат, от величины ошибки γi.

Воспользовавшись выражением:

- означает получение наименьшего неотрицательного вычета от А, по модулю М;

где базисное число; М=ρ1ρ2...ρn-1ρn,

ki - вес базисного числа такой, что

Приведем полученную разность в позиционный код, получим:

Т.е. если 0<γii, то X* отличается от Х не менее чем на величину интервала . Таким образом, достоверность результата преобразования можно контролировать путем сравнения номера , здесь [А] означает целая часть А, интервала , которому принадлежит преобразуемая аналоговая величина Ux и номера интервала результата X* преобразования. Если , то ошибки нет, и есть если . При этом гарантированно обнаруживаются ошибки 0<γii, а также все остальные ошибки .

Для обнаружения ошибок по любому основанию достаточно вести контроль по наибольшему основанию ρn.

Например ρ1=2, ρ2=3, ρ3=5, ρ4=7. В результате преобразования могут быть получены значения остатков согласно табл.1.

Таблица 1
Верность преобразования Результат преобразования X*
6
α1 α2 α3
Правильно 1 1 2 7 1
1 1 3* 13* 2≠1
1 1 4* 19* 3≠1
1 1 0* 25* 4≠1
Неправильно 1 1 1* 1* 0≠1
1 2* 2 17* 2≠1
1 0* 2 27* 4≠1
0* 1 2 22* 3≠1

Из таблицы 1 следует, что номер интервала неправильных результатов всегда отличен от номера интервала верного результата, (здесь звездочкой * обозначается ошибочный результат преобразования). На фиг, 4 рассмотрен пример для последовательных ошибок γ1=1, γ2=1, γ3=1.

Предлагаемое устройство АЦП 1.1...1.n в код по модулям ρ1, ρ2, ..., ρn соответственно, блок 2 контроля, элемент 3 «И», регистр 4, шину 5 подачи преобразуемого напряжения Ux, шину 6 подачи импульса ПУСК устройства, шину 7 подачи тактовых импульсов, шины 8.1...8.n выдачи результата преобразования, шину 9 выдачи результата контроля.

Шина 5 подачи преобразуемого напряжения Ux подключена к входу 15 блока контроля и к входам подачи преобразуемого напряжения АЦП 1.1...1.n, входы запуска которых объединены и являются шиной 6 подачи импульсов ПУСК устройства, а выходы - выдачи потенциала КОНЕЦ ПРЕОБРАЗАВАНИЯ подключены ко входам элемента 3 «И», выходы выдачи результата преобразования подключены ко входам регистра 4 соответственно, выходы которого являются шинами 8.I...8.n выдачи результата преобразования устройства соответственно, а управляющий вход соединен с выходом 18 блока 2 контроля, выход 9 которого является шиной выдачи результата контроля, а входы 17.1...17.n соединены с выходами выдачи результата преобразования АЦП 1.1...1.n в код по модулю, вход 16 соединен с выходом элемента 3 «И», вход 7 является шиной подачи тактовых импульсов.

Блок 2 контроля содержит БПВХ 10, ЦАП 11, блок 12 сравнения, элемент 13 «ЗАПРЕТ», элемент 14 задержки, а также вход 7 подачи тактовых импульсов, вход 15 подачи напряжения Ux, вход 16 подачи потенциала КОНЕЦ ПРЕОБРАЗАВАНИЯ, входы 17.1...17.n подачи результатов преобразования АЦП 1.1...1.n соответственно, выход 9 - выдачи результата контроля, выход 18 - выдачи импульса записи в регистр 4, первый вход БВПХ 10 является входом 7 блока, второй - входом 16 блока, третий - входом 17.1-17.n блока, а первый выход подключен ко входу элемента 14 задержки, второй выход - ко входу ЦАП 11, первый и второй выходы которого подключены к первому и второму входам блока 12 сравнения соответственно, третий вход которого является входом 15 блока, а выход - выходом 9 блока и подключен к первому (инверсному) входу элемента 13 «ЗАПРЕТ», второй вход которого соединен с выходом элемента 14 задержки, а выход - является выходом 18 блока.

ЦАП 11 имеет шаг квантования , причем на первом его выходе вырабатывается напряжение квантования , причем на первом его выходе вырабатывается напряжение , а на втором выходе напряжение

На выходе блока 12 сравнения присутствует логический 0, если

и логическая 1 в противном случае. Время задержки элементом 14 соответствует времени, необходимому для установки устойчивого потенциала на выходе блока 12 сравнения.

БВПХ 10 вычисляет номер интервала и содержат вычитающие счетчики 19.1...19.n по модулям ρ1, ρ2, ..., ρn соответственно, шифратор 20, элементы 21 и 22 «И», элемент 23 «ЗАПРЕТ» с первым инверсным входом, элемент 24 «ИЛИ», одновибратор 25, элементы 26 и 27 задержки, шины 17.1...17.n, подачи кодов остатков а1, а2, ..., аn соответственно, шину 7 подачи тактовых импульсов, шину 16 подачи потенциала запуска блока, шину 28 выдачи кода номера интервала, шину 29 выдачи импульса окончания преобразования.

Шины 17.1...17n подачи кодов остатков α1, α2, ..., αn, подключены к информационным входам записи счетчиков 19.1...19.n по модулю, выходы обнуления счетчиков 19.1...19.n-1 по модулю подключены к входам элемента 22 «И», выход которого подключен к первым входам элемента 23 «ЗАПРЕТ» и элемента 21 «И», второй вход которого является шиной 7 подачи тактовых импульсов, третий - соединен с выходом элемента 27 задержки, а выход подключен ко второму входу элемента 24 «ИЛИ» и к счетным входам счетчиков 19.1...19.n по модулю, входы подачи сигнала записи которых объединены и соединены с первым входом элемента 24 «ИЛИ» и с выходом одновибратора 25, вход которого соединен с выходом элемента 27 задержки и является шиной 16 блока, информационный выход разрядов счетчика 19.n подключен к входу шифратора 20, выход которого является шиной 28 блока. Выход элемента 24 «ИЛИ» подключен к входу элемента 26 задержки, выход которого подключен ко второму входу элемента 23 «ЗАПРЕТ», выход которого является шиной 29 блока.

Одновибратор 25 вырабатывает короткий единичный импульс при подаче на его вход единичного потенциала; время задержки элементов 26 и 27 превышает суммарное время переходных процессов в счетчиках 19.1...19.n по модулю, время переходных процессов в элементе 22 «И» и длительность тактового импульса (т.к. изменения содержимого счетчиков 19.1...19.n происходит по спаду тактового импульса).

Шифратор 20 предназначен для перекодировки кода βi, образующегося на выходе счетчика 19.1...19.n-1 в порядковый номер интервала , согласно таблицы 2.

Таблица 2
Вход шифратора βi Выход шифратора
β1 0
β2 1
... ...

где

Например, для оснований ρ1=2, ρ2=3, ρ3=5, табл.2.1 имеет вид

Таблица 2.1
Вход шифратора βi Выход шифратора
0 0
1 1
2 2
3 3
4 4

Иначе говоря, в этом случае шифратора 20 не требуется.

Предлагаемое устройство работает следующим образом.

В исходном состоянии преобразование в АЦП 1.1...1.n и БВПХ 10 окончено, содержимое регистра 4 безразлично.

В момент времени, соответствующий началу преобразования, на шину 6 поступает импульс ПУСК и запускает АЦП 1.1...1.n. По окончании преобразования в которых, на их вторых выходах вырабатывается единичный потенциал - КОНЕЦ ПРЕОБРАЗОВАНИЯ. Как только во всех АЦП 1.1...1.n преобразования будет закончено, на вход 16 запуска БВПХ 10 поступает единичный потенциал и запускает его. По окончании преобразования в БВПХ 10 на его первый выход 28 поступает код, соответствующий номеру интервала , а на второй выход 29 - импульс, соответствующий окончанию преобразования. В результате на первом и втором выходах ЦАП 11 вырабатывается напряжения соответственно и

Если ошибок в АЦП 1.1...1.n не было, т.е. выполнялось условие (7), то на выходе блока 12 сравнения и на шине 9 устанавливается логический 0, а на управляющий вход регистра 4 поступает импульс записи результата преобразования, если ошибка была, то на выходе блока 12 сравнения и на шине 9 устанавливается логическая 1, а в регистр 4 завершается запись результата преобразования.

БВПХ 10 работает следующим образом. В исходном состоянии счетчики 19.1...19.n-1 обнулены, а содержание счетчика 19.n безразлично.

В момент времени соответствующий окончанию преобразования во всех АЦП 1.1...1.n, на вход 16 блока поступает единичный потенциал. Одновибратор 25 вырабатывает единичный импульс, который заносит в содержимое счетчиков 19.1...19.n результаты преобразования АЦП 1.1...1.n. Если содержимое счетчиков 19.1...19.n-1 опять соответствует логическому 0, то на выходе элемента 22 «И» потенциал соответствует 0,поэтому импульс, выработанный одновибратором 25, через время задержки элементом 26 поступит в шину 29 блока, что будет означать конец преобразования. На выходе шифратора 20 при этом код соответствует номеру интервала .

Если после записи результатов преобразования с выходов АЦП 1.1...1.n, содержимое хотя бы одного из счетчиков 19.1...19.n-1 не соответствует логическому 0, то на выходе элемента 22 «И» вырабатывается логическая 1 и импульс на шину 29 не поступает. Через время задержки элементом 27 единичный потенциал поступит на третий вход элемента 21 «И», в результате чего на счетные входы счетчиков 19.1...19.n поступают тактовые импульсы. Поединичное уменьшение содержимого счетчиков 19.1...19.n происходит до тех пор, пока содержимое счетчиков 19.1...19.n-1 не станет соответствовать нулю. При этом на выходе элемента 22 «И» вырабатывается логический 0, запрещающий прохождение тактовых импульсов на счетные входы счетчиков 19.1...19.n, а последний тактовый импульс через время задержки элементов 26 поступит на второй вход элемента 23 «ЗАПРЕТ» и тем самым на выход блока 29. При этом содержимое счетчика 19.n соответствует βi, настоящего отсчета, а в шину 28 поступает код номера интервала.

Таким образом, по сравнению с прототипом предлагаемое устройство позволяет существенно повысить достоверность преобразования.

Действительно, в прототипе гарантированно обнаруживаются ошибки величиной не более ±1, в то же время в предлагаемом устройстве величиной ±ρi-1, где i - номер разрядной цифры αi, которая получена не правильно, а также все другие ошибки при условии

Более высокая достоверность преобразования выгодно отличает предлагаемое устройство.

Claims (3)

1. Аналого-цифровой преобразователь (АЦП) в модулярный код, содержащий n-АЦП в код по модулю, где n - количество оснований модулярного кода, первые входы которых объединены и являются шиной подачи преобразуемого напряжения, отличающийся тем, что, с целью повышения достоверности результатов преобразования, введены блок контроля, элемент И и регистр, при этом шина подачи преобразуемого напряжения подключена к первому входу блока контроля, второй вход которого является шиной подачи тактовых импульсов, третий - соединен с выходом элемента И, входы которого соединены со вторыми выходами n-АЦП в код по модулю, первые выходы которых подключены к группе входов блока контроля и ко входам регистра соответственно, выходы которого являются шинами выдачи результата преобразования, а управляющий вход соединен с первым выходом блока контроля, второй выход которого является шиной выдачи результата контроля.
2. Устройство по п.1, отличающийся тем, что блок контроля содержит блок вычисления позиционной характеристики (БВПХ), цифроаналоговый преобразователь (ЦАП), блок сравнения, элемент ЗАПРЕТ и элемент задержки, при этом первый вход БВПХ является вторым входом блока, второй - третьим входом блока, группа входов - группой входов блока, а первый выход подключен к входу ЦАП, первый и второй выходы которого подключены к первому и второму входам блока сравнения соответственно, третий вход которого является первым входом блока, а выход - выходом блока и подключен к первому (инверсному) входу элемента ЗАПРЕТ, второй вход которого соединен с выходом элемента задержки, а выход является вторым выходом блока.
3. Устройство по п.2, отличающееся тем, что БВПХ содержит n-счетчиков по модулю, шифратор, первый и второй элементы И, элемент ЗАПРЕТ, элемент ИЛИ, одновибратор, первый и второй элементы задержки, при этом шины группы входов блока подключены к информационным входам n-счетчиков по модулю, выходы обнуления первого, второго, и т.д., (n-1)-го счетчиков по модулю, подключены ко входам второго элемента И, выход которого подключен к первым входам элемента ЗАПРЕТ и первого элемента И, второй вход которого является первым входом блока, третий - соединен с выходом второго элемента задержки, а выход подключен ко второму входу элемента ИЛИ и к счетным входам n-счетчиков по модулю, входы, записи которых объединены и соединены с первым входом элемента ИЛИ и с выходом одновибратора, вход которого соединен с входом элемента задержки и является вторым входом блока, выход разрядов n-го счетчика по модулю подключен к входу шифратора, выход которого является первым выходом блока, выход элемента ИЛИ подключен к входу первого элемента задержки, выход которого подключен ко второму входу элемента ЗАПРЕТ, выход которого является вторым входом блока.
Figure 00000001
RU2007129053U 2007-07-27 2007-07-27 Аналого-цифровой преобразователь в модулярный код RU69358U1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2007129053U RU69358U1 (ru) 2007-07-27 2007-07-27 Аналого-цифровой преобразователь в модулярный код

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2007129053U RU69358U1 (ru) 2007-07-27 2007-07-27 Аналого-цифровой преобразователь в модулярный код

Publications (1)

Publication Number Publication Date
RU69358U1 true RU69358U1 (ru) 2007-12-10

Family

ID=38904553

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007129053U RU69358U1 (ru) 2007-07-27 2007-07-27 Аналого-цифровой преобразователь в модулярный код

Country Status (1)

Country Link
RU (1) RU69358U1 (ru)

Similar Documents

Publication Publication Date Title
US3543156A (en) Automatic digital pulse analyzer
US4998109A (en) Analog to digital conversion device by charge integration using delay-line time measurement
US4710932A (en) Method of and apparatus for fault detection in digital circuits by comparison of test signals applied to a test circuit and a faultless reference circuit
US6417794B1 (en) System and apparatus for digitally calibrating capacitors in an analog-to-digital converter using successive approximation
US4498174A (en) Parallel cyclic redundancy checking circuit
US5450085A (en) Method and apparatus for high speed analog to digital conversion using multiplexed flash sections
US2865564A (en) High-speed electronic data conversion system
Yousif et al. A fine resolution TDC architecture for next generation PET imaging
US5589788A (en) Timing adjustment circuit
US5204678A (en) Dual-ranked time-interval conversion circuit
US5838754A (en) Vernier delay line interpolator and coarse counter realignment
US7515084B1 (en) Analog to digital converter using asynchronous pulse technology
US6909672B2 (en) Time-to-voltage converter
US3298014A (en) Analog to digital converter
US2954165A (en) Cyclic digital decoder
US8957802B1 (en) Metastability error detection and correction system and method for successive approximation analog-to-digital converters
US4380757A (en) Data acquisition system and analog to digital converter therefor
US3284715A (en) Electronic clock
US3675127A (en) Gated-clock time measurement apparatus including granularity error elimination
US3930252A (en) Bipolar dual-slope analog-to-digital converter
US3683285A (en) Method of and apparatus for determining the difference in phase between two periodic electrical signals having essentially the same frequency
US3846787A (en) Time division multiplexer employing digital gates and a digital-to-analog converter
US20110080512A1 (en) Analog-to-digital converter for image sensors
US3371334A (en) Digital to phase analog converter

Legal Events

Date Code Title Description
MM1K Utility model has become invalid (non-payment of fees)

Effective date: 20080728