RU2611246C1

RU2611246C1 - Method of line precharge of coincidence register associative storage (amu) and precharge module

Info

Publication number: RU2611246C1
Application number: RU2015155995A
Authority: RU
Inventors: Сергей Геннадьевич Бобков; Павел Григорьевич Кириченко
Priority date: 2015-12-25
Filing date: 2015-12-25
Publication date: 2017-02-21

Abstract

FIELD: electricity.

SUBSTANCE: method contains recovery of the potential line matching to the potential of power bus of associative storage (CAM) in the period after completion of the next data comparison cycle in the stored external data cell and before the start of the next cycle comparing. This is accomplished by current flow between the power bus and CAM and matching line through the transistors of the same conductivity type, series-connected between the power bus of CAM and match line. Said potential recovery of matching line is carried out by the proposed module by setting precharge both paraphase comparing data signals in a logic low on the gates of these transistors.

EFFECT: reduction of the area of the associative storage device and increase its noise immunity by eliminating signals, intended only for controlling precharge within a register, and devices, that are generating these signals.

2 cl, 5 dwg

Description

Изобретение относится к области вычислительной цифровой техники, а именно к вычислительным системам на основе микропроцессоров с ассоциативным запоминающим устройством (АЗУ).The invention relates to the field of digital computing, namely, computing systems based on microprocessors with associative storage device (AZU).

Известен способ предзаряда к потенциалу питания линии совпадения регистра АЗУ, включающий разбиение линии совпадения на иерархические уровни и предзаряд только тех линий совпадений нижнего уровня, в которых произошел разряд их до потенциала земли во время сравнения данных, хранящихся в АЗУ, с данными, поступившими извне. Данный способ осуществляется устройством, содержащим схему восстановления линий совпадения, сконфигурированную предотвращать восстановление, по меньшей мере, одной из линий совпадения более низкого уровня в пределах первой группы в состояние, предшествующее определению, в ответ на информацию разрешения, ассоциированную с линиями совпадения более низкого уровня в пределах первой группы (патент RU №2414014, кл. G11C 15/00, опублик. 2011).There is a method of precharging to the power potential of the coincidence register line of the AZU, including splitting the coincidence line into hierarchical levels and precharging only those coincidence lines of the lower level in which they were discharged to the ground potential during the comparison of data stored in the AZU with data received from the outside. This method is carried out by a device comprising a match line recovery circuitry configured to prevent the restoration of at least one of the lower level match lines within the first group to a state prior to determination in response to permission information associated with the lower match lines in within the first group (patent RU No. 2414014, CL G11C 15/00, published. 2011).

Недостатком описанного способа является сложность системы управления предзарядом и необходимость трассировки дополнительных сигнальных проводников для включения р-канальных транзисторов предзаряда внутри АЗУ, что отрицательно сказывается на занимаемой площади.The disadvantage of the described method is the complexity of the precharge control system and the need to trace additional signal conductors to turn on the p-channel pre-charge transistors inside the AZU, which negatively affects the occupied area.

Наиболее близкими по технической сути и достигаемому результату к патентуемым объектам изобретения являются способ предзаряда линии совпадения регистра ассоциативного запоминающего устройства (АЗУ), включающий восстановление потенциала линии совпадения до потенциала шины питания АЗУ в период после завершения очередного цикла сравнения хранящихся в ячейке данных с внешними данными и до начала следующего цикла сравнения путем протекания тока между шиной питания АЗУ и линией совпадения через транзисторы одинакового типа проводимости, последовательно включенные между шиной питания АЗУ и линией совпадения, а также модуль предзаряда, включающий два транзистора с одинаковым типом проводимости, последовательно включенные между шиной питания АЗУ и линией совпадения (патент US №7,852,652 кл. G11C 15/04, опублик. 2010 г.).The closest in technical essence and the achieved result to patentable objects of the invention are a method of precharging the line of coincidence of the register of the associative storage device (RAM), including restoring the potential of the line of coincidence to the potential of the power supply of the AZU in the period after the completion of the next cycle of comparing the data stored in the cell with external data and before the next comparison cycle begins by flowing current between the power bus of the AZU and the coincidence line through transistors of the same type of conductivity connected in series between the power bus of the AZU and the coincidence line, as well as a pre-charge module, including two transistors with the same type of conductivity, connected in series between the power bus of the AZU and the coincidence line (US patent No. 7,852,652 CL G11C 15/04, published. 2010 )

Недостатком описанных выше способа и модуля является необходимость размещения на кристалле устройства, генерирующего сигналы управления транзисторами предзаряда, а также трассировка дополнительных сигналов от этого устройства к транзисторам предзаряда внутри каждого регистра АЗУ, что приводит к увеличению площади, занимаемой АЗУ на кристалле. Кроме того, передача сигналов управления по проводникам к схеме предзаряда приводит к появлению дополнительных помех и наводок на соседние сигнальные проводники внутри регистра АЗУ.The disadvantage of the above method and module is the need to place on the chip a device that generates control signals for precharge transistors, as well as tracing additional signals from this device to precharge transistors within each register of the RAM, which leads to an increase in the area occupied by the RAM on the chip. In addition, the transmission of control signals along the conductors to the pre-charge circuit leads to the appearance of additional interference and interference to adjacent signal conductors inside the AZU register.

Техническим результатом, ожидаемым от использования патентуемого изобретения, является уменьшение площади АЗУ и повышение его помехоустойчивости путем исключения сигналов, предназначенных только для управления предзарядом внутри регистра, и устройств, генерирующих эти сигналы.The technical result expected from the use of the patented invention is to reduce the area of the memory and increase its noise immunity by eliminating the signals intended only for controlling the precharge inside the register, and devices that generate these signals.

Указанный технический результат достигается тем, что в способе предзаряда линии совпадения регистра АЗУ, включающем восстановление потенциала линии совпадения до потенциала шины питания АЗУ в период после завершения очередного цикла сравнения хранящихся в ячейке данных с внешними данными и до начала следующего цикла сравнения путем протекания тока между шиной питания АЗУ и линией совпадения через транзисторы одинакового типа проводимости, последовательно включенные между шиной питания АЗУ и линией совпадения, согласно изобретению указанное восстановление потенциала линии совпадения осуществляют путем установления обоих парафазных сигналов сравнения данных в низкий логический уровень на затворах указанных транзисторов.The specified technical result is achieved by the fact that in the method of precharging the coincidence line of the register of the ACU, including restoring the potential of the coincidence line to the potential of the power supply of the AZU in the period after the completion of the next cycle of comparing the data stored in the cell with external data and before the next comparison cycle begins by flowing current between the bus the power supply of the AZU and the line of coincidence through transistors of the same type of conductivity, connected in series between the power line of the AZU and the line of coincidence, according to the invention seemed reconstitution potential match line is carried out by setting both paraphase data comparison signals to a low logic level on the gates of said transistors.

Для осуществления способа предназначено устройство, состоящее из двух транзисторов с одинаковым типом проводимости, последовательно включенных между шиной питания АЗУ и линией совпадения, к затворам которых согласно изобретению подключены соответственно прямой и инверсный выходы усилителя сигналов на линиях сравнения данных АЗУ, открывающие указанные транзисторы при низком логическом уровне обоих парафазных сигналов сравнения данных АЗУ.To implement the method, a device is intended consisting of two transistors with the same type of conductivity, connected in series between the power supply bus of the ACU and the coincidence line, to the gates of which according to the invention are connected the direct and inverse outputs of the signal amplifier on the data comparison lines of the ACU, which open these transistors at low logic the level of both paraphase signals comparing the data AZU.

В результате при установлении низкого логического уровня на обеих шинах сравнения данных становится возможным протекание тока между шиной питания и линией совпадения и осуществляется предзаряд линии совпадения к потенциалу питания только за счет проводников, необходимых для функционирования ячейки ассоциативной памяти, без использования дополнительных управляющих сигналов, что приводит к снижению уровня помех и наводок и снижению площади кристалла за счет исключения отдельных устройств и проводников, предназначенных для управления предзарядом линии совпадения.As a result, when a low logic level is established on both data comparison buses, it becomes possible for the current to flow between the power bus and the coincidence line and the coincidence line is precharged to the power potential only due to the conductors necessary for the associative memory cell to operate, without the use of additional control signals, which leads to reduce the level of interference and interference and reduce the area of the crystal due to the exclusion of individual devices and conductors intended for control I'm pre-charged line of coincidence.

Изобретение поясняется чертежами, гдеThe invention is illustrated by drawings, where

на фиг. 1 представлен неограничивающий пример схемы массива ассоциативной памяти,in FIG. 1 shows a non-limiting example of an associative memory array scheme,

на фиг. 2 - схема патентуемого способа предзаряда линии совпадения регистра АЗУ,in FIG. 2 is a diagram of a patented method for precharging a register line of a register of a RAM;

на фиг. 3 - временная диаграмма работы АЗУ на основе патентуемого способа,in FIG. 3 is a timing diagram of the operation of the AZU based on the patented method,

на фиг. 4 - схема устройства, реализующего патентуемый способ,in FIG. 4 is a diagram of a device that implements the patented method,

на фиг. 5 - схема другого варианта устройства, реализующего патентуемый способ.in FIG. 5 is a diagram of another embodiment of a device implementing the patented method.

Массив памяти АЗУ содержит несколько регистров с определенным количеством бит в каждом. Неограничивающий пример, известный из уровня техники и приведенный на фиг. 1, содержит, например, два регистра: верхний 1 и нижний 2. Верхний регистр 1 в данном примере содержит две ячейки ассоциативной памяти: левая 3 и правая 4. Нижний регистр 2 в данном примере содержит также две ячейки ассоциативной памяти: левая 5 и правая 6. Ячейки ассоциативной памяти 3, 4, 5, 6 могут иметь как идентичные, так и разные схемы. Через верхний регистр 1 проходят одна или несколько сквозных словарных шин 7, управляющих чтением и записью данных в ячейки ассоциативной памяти 3 и 4. Через нижний регистр 2 проходят одна или несколько сквозных словарных шин 8, управляющих чтением и записью данных в ячейки ассоциативной памяти 5 и 6. Записываемые и считываемые данные по одной или нескольким битовым шинам 9 подаются к ячейкам ассоциативной памяти 3 и 5, а по одной или нескольким битовым шинам 10 - к ячейкам ассоциативной памяти 4 и 6. Над ячейками ассоциативной памяти 3 и 5 находится усилитель 11. А над ячейками ассоциативной памяти 4 и 6 находится усилитель 12. Бит внешних данных для сравнения с данными, записанными в ячейках ассоциативной памяти 3 и 5, подается на вход 13 усилителя 11. Бит внешних данных для сравнения с данными, записанными в ячейках ассоциативной памяти 4 и 6, подается на вход 14 усилителя 12. Все усилители управляются синхросигналом 15. Усилитель 11 имеет парафазные выходы - прямой 16 и инверсный 17 - подключенные к парафазным входам сравнения в ячейках ассоциативной памяти 3 и 5. Усилитель 12 имеет парафазные выходы -прямой 18 и инверсный 19 - подключенные к парафазным входам сравнения в ячейках ассоциативной памяти 4 и 6. Через регистр 1 проходит сквозная линия совпадения 20, а через регистр 2 - линия совпадения 21. К линии совпадения 20 подключена схема предзаряда 22, а к линии совпадения 21 подключена схема предзаряда 23. Устройство управления предзарядом 24 генерирует один или несколько сигналов 25, запускающих схемы предзаряда 22 и 23. Также к линии совпадения 20 подключен выход сравнения 26 ячейки ассоциативной памяти 3 и выход сравнения 27 ячейки ассоциативной памяти 4. А к линии совпадения 21 подключен выход сравнения 28 ячейки ассоциативной памяти 5 и выход сравнения 29. Сигналы 25, во-первых, необходимо трассировать внутри кристалла, занимая этими проводниками дополнительную площадь в каждом регистре, а во-вторых, для их генерации необходимо разместить на кристалле устройство управления предзарядом 24.The memory array of the RAM contains several registers with a certain number of bits in each. A non-limiting example known in the art and shown in FIG. 1, for example, contains two registers: upper 1 and lower 2. Upper case 1 in this example contains two associative memory cells: left 3 and right 4. Lower case 2 in this example also contains two associative memory cells: left 5 and right 6. Cells of associative memory 3, 4, 5, 6 can have both identical and different schemes. One or more end-to-end vocabulary buses 7 governing the reading and writing of data to the associative memory cells 3 and 4 pass through upper register 1. 6. The written and read data on one or more bit buses 9 are supplied to the cells of associative memory 3 and 5, and on one or more bit buses 10 - to the cells of associative memory 4 and 6. Above the cells of associative memory 3 and 5 amplifier 11. And above the cells of associative memory 4 and 6 there is an amplifier 12. A bit of external data for comparison with data recorded in the cells of associative memory 3 and 5 is fed to input 13 of amplifier 11. A bit of external data for comparison with data recorded in cells associative memory 4 and 6, is fed to input 14 of amplifier 12. All amplifiers are controlled by a clock signal 15. Amplifier 11 has paraphase outputs - direct 16 and inverse 17 - connected to paraphase comparison inputs in the cells of associative memory 3 and 5. Amplifier 12 has paraphase outputs - line 18 and inverse 19 - comparison lines connected to the paraphase inputs in associative memory cells 4 and 6. Through register 1, a through match line 20 passes, and through register 2 there is a match line 21. A precharge circuit 22 is connected to match line 20, and to the match line 21, the precharge circuit 23 is connected. The precharge control device 24 generates one or more signals 25 triggering the precharge circuits 22 and 23. Also, the comparison output 26 of the associative memory cell 3 and the comparison output 27 of the associative memory cell are connected to the coincidence line 20 and 4. And to the coincidence line 21, the comparison output 28 of the associative memory cell 5 and the comparison output 29 are connected. Signals 25, firstly, must be traced inside the crystal, occupying an additional area in each register by these conductors, and secondly, for their generation it is necessary to place a precharge control device 24 on the chip.

На фиг. 2 представлена схема, поясняющая способ предзаряда по патентуемому изобретению, не требующая специальных сигналов, подобных сигналам 25, и дополнительных устройств для их генерации, подобных устройству управления предзарядом 24. Возле каждой или части ячеек, входящих в каждый отдельно взятый регистр ассоциативной памяти 1 и 2, размещается модуль предзаряда, управляемый прямыми и инверсными выходами усилителей 11 и 12. Так, возле ячейки ассоциативной памяти 3 находится модуль 30, выход предзаряда 31 которого подключен к линии совпадения 20. А возле ячейки ассоциативной памяти 5 находится модуль 32, выход предзаряда 33 которого подключен к линии совпадения 21.In FIG. 2 is a diagram explaining the precharge method of the patented invention, which does not require special signals, such as signals 25, and additional devices for generating them, similar to the precharge control device 24. Near each or part of the cells included in each individual register of associative memory 1 and 2 , the precharge module is placed, controlled by the direct and inverse outputs of amplifiers 11 and 12. So, near the associative memory cell 3 there is module 30, the output of precharge 31 of which is connected to coincidence line 20. And associative memory module 5 is 32, which is connected to the precharge line 21 matches the output 33.

Временная диаграмма работы АЗУ, представленная на фиг. 3, изображена для случая, при котором бит данных, поступивший на вход 13, передается на выходы 16 и 17 по высокому уровню синхросигнала разрешения 15, а по низкому уровню синхросигнала 15 напряжение на выходах 16 и 17 устанавливается в низкий уровень. При этом напряжение на линиях совпадения 20 и 21 предзаряжается до высокого логического уровня. Когда один из сигналов на выходах 16 или 17 переключается в высокий логический уровень, модули предзаряда 30 и 32 отключаются, в ячейках ассоциативной памяти происходит сравнение данных, хранящихся в ячейках, с данными, поступившими с выходов 16 и 17 усилителя 11, что или разряжает линию совпадения до низкого логического уровня в случае несовпадения, или не изменяет ее потенциал в случае совпадения.The timing diagram of the operation of the ACU shown in FIG. 3, is shown for the case in which the data bit received at input 13 is transmitted to outputs 16 and 17 with a high level of resolution 15 clock signal, and with a low level of clock signal 15, the voltage at outputs 16 and 17 is set to low. In this case, the voltage on the coincidence lines 20 and 21 is precharged to a high logical level. When one of the signals at outputs 16 or 17 switches to a high logic level, the pre-charge modules 30 and 32 are turned off, the data stored in the cells are compared in the associative memory cells with the data received from the outputs 16 and 17 of the amplifier 11, which either discharges the line matches to a low logical level in case of mismatch, or does not change its potential in case of coincidence.

Осуществление способа предзаряда линии совпадения регистра АЗУ показано на работе устройства, состоящего из известной из уровня техники ячейки ассоциативной памяти 3 и из модуля предзаряда 30, неограничивающий пример которых приведен на фиг. 4 и фиг. 5. Ячейка ассоциативной памяти 3 состоит из двух модулей, известных из уровня техники: триггера ячейки 34 и компаратора 35. Сигнал словарной шины 7 разрешает запись данных, поступившим по прямой битовой шине 36 и инверсной битовой шине 37 в проводники ячейки ассоциативной памяти, образующие узлы хранения прямого бита данных 38 и инверсного бита данных 39. Сравнение данных, записанных в триггер 34 в узлах хранения прямого бита данных 38 и инверсного бита данных 39, с данными, поступившими в ячейку ассоциативной памяти с выходов 16 и 17 усилителя 11, производится в компараторе 35. К шине земли 40 подключен исток n-канального транзистора 41, сток которого подключен к истоку n-канального транзистора 42. На затвор транзистора 41 приходит сигнал с узла хранения инверсного бита данных 39, а на затвор транзистора 42 - сигнал с прямого выхода 16 усилителя 11. Аналогично к шине земли 40 подключен исток n-канального транзистора 43, сток которого подключен к истоку n-канального транзистора 44. На затвор транзистора 43 приходит сигнал с узла хранения прямого бита данных 38, а на затвор транзистора 44 - сигнал с инверсного выхода 17 усилителя 11. Стоки транзисторов 42 и 44 подключены к выходу 26 компаратора 35.The implementation of the method of precharging the coincidence line of the register of the RAM is shown on the operation of the device, consisting of the associative memory cell 3 known from the prior art and of the precharge module 30, a non-limiting example of which is shown in FIG. 4 and FIG. 5. The associative memory cell 3 consists of two modules known from the prior art: the trigger of the cell 34 and the comparator 35. The signal of the vocabulary bus 7 allows writing data received on the direct bit bus 36 and the inverse bit bus 37 to the conductors of the associative memory cell forming nodes storing the direct data bit 38 and the inverse data bit 39. Comparison of the data recorded in the trigger 34 in the nodes for storing the direct data bit 38 and the inverse data bit 39 with the data received in the associative memory cell from the outputs 16 and 17 of the amplifier 11 is given in the comparator 35. The source of the n-channel transistor 41 is connected to the ground bus 40, the drain of which is connected to the source of the n-channel transistor 42. The signal from the storage unit of the inverse data bit 39 comes to the gate of the transistor 41, and the signal from direct output 16 of amplifier 11. Similarly, the source of the n-channel transistor 43 is connected to the ground bus 40, the drain of which is connected to the source of the n-channel transistor 44. The signal from the storage unit of the direct data bit 38 comes to the gate of the transistor 43, and the gate of the transistor 44 receives signal from inverse you ode 17 amplifier 11. The drains of transistors 42 and 44 connected to output 26 of comparator 35.

Модуль предзаряда 30 (см. фиг. 4) состоит из двух транзисторов с одинаковым типом проводимости, последовательно включенных между шиной питания АЗУ и линией совпадения. Так, например, указанный модуль может состоять из первого р-канального транзистора 45, сток которого подключен к выходу 31 модуля предзаряда 30, а исток - к стоку второго р-канального транзистора 46. Исток транзистора 46 подключен к шине питания 47. На затвор транзистора 45 подается сигнал с прямого выхода 16 усилителя 11, а на затвор транзистора 46 подается сигнал с инверсного выхода 17 усилителя 11.The precharge module 30 (see Fig. 4) consists of two transistors with the same type of conductivity, connected in series between the power supply bus of the AZU and the line of coincidence. So, for example, the specified module may consist of a first p-channel transistor 45, the drain of which is connected to the output 31 of the pre-charge module 30, and the source is connected to the drain of the second p-channel transistor 46. The source of the transistor 46 is connected to the power bus 47. To the gate of the transistor 45, the signal from the direct output 16 of the amplifier 11 is supplied, and the signal from the inverse output 17 of the amplifier 11 is supplied to the gate of the transistor 46.

Другой вариант устройства для осуществления способа предзаряда линии совпадения регистра АЗУ показан на фиг. 5. Модуль предзаряда 30 состоит из р-канального транзистора 45, сток которого подключен к выходу 31 модуля предзаряда 30, а исток - к стоку р-канального транзистора 46. Исток транзистора 46 подключен к шине питания 47. На затвор транзистора 45 подается сигнал с инверсного выхода 17 усилителя 11, а на затвор транзистора 46 подается сигнал с прямого выхода 16 усилителя 11.Another embodiment of a device for implementing the method of precharging the coincidence register line of the RAM is shown in FIG. 5. The pre-charge module 30 consists of a p-channel transistor 45, the drain of which is connected to the output 31 of the pre-charge module 30, and the source is connected to the drain of the p-channel transistor 46. The source of the transistor 46 is connected to the power bus 47. A signal from the inverse output 17 of the amplifier 11, and the gate of the transistor 46 receives a signal from the direct output 16 of the amplifier 11.

Модуль предзаряда 30 может быть выполнен на транзисторах, имеющих пороговое напряжение, отличающееся от порогового напряжения остальных транзисторов ячейки ассоциативной памяти 3 в большую сторону для снижения величины токов утечки.The pre-charge module 30 can be performed on transistors having a threshold voltage that is different from the threshold voltage of the remaining transistors of the associative memory cell 3 in a larger direction to reduce leakage currents.

Устройство работает следующим образом. Подключенные к шине земли 40 n-канальные транзисторы 41 и 42 разряжают линию совпадения 20 до потенциала шины земли 40 через выход 26 компаратора 35, только если на оба их затвора одновременно подается высокий логический уровень. Аналогично, подключенные к шине земли 40 n-канальные транзисторы 43 и 44 разряжают линию совпадения 20 до потенциала шины земли 40 через выход 36 компаратора 35, только если на оба их затвора одновременно подается высокий логический уровень. Таким образом, потенциал линии совпадения 20 может быть равен нулю только в случае несовпадения бита данных, записанных в триггер ячейки 34, с битом данных, поступившим на вход усилителя 11, и при высоком логическом уровне хотя бы на одном из выходов 16 или 17 усилителя 11. Таким образом, осуществляется сравнение бита данных, хранящегося в узлах 38 и 39 триггера 34, с битом данных, поступившим на вход 13 усилителя 11.The device operates as follows. Connected to the ground bus 40, the n-channel transistors 41 and 42 discharge the coincidence line 20 to the ground bus potential 40 through the output 26 of the comparator 35, only if a high logic level is simultaneously applied to both of their gates. Similarly, n-channel transistors 43 and 44 connected to the ground bus 40 discharge the coincidence line 20 to the ground bus potential 40 through the output 36 of the comparator 35, only if a high logic level is simultaneously applied to both of their gates. Thus, the potential of coincidence line 20 can be equal to zero only if the data bit recorded in the trigger of cell 34 does not coincide with the data bit received at the input of amplifier 11 and at a high logical level at least at one of the outputs 16 or 17 of amplifier 11 Thus, a comparison is made of the data bit stored in the nodes 38 and 39 of the trigger 34, with the data bit received at the input 13 of the amplifier 11.

При одновременной установке на выходах 16 и 17 усилителя 11 низкого логического уровня выход 26 компаратора 35 отключается от линии совпадения 20. Одновременно с этим оба транзистора 45 и 46 начинают проводить ток от шины питания 47 к линии совпадения 20 через выход 31 модуля предзаряда 30, заряжая, тем самым, ее до потенциала шины питания 47 и подготавливая к новому циклу сравнения. Таким образом, осуществляется предзаряд линии совпадения 20 к высокому логическому уровню без использования дополнительных управляющих сигналов.When simultaneously installing on the outputs 16 and 17 of the amplifier 11 of a low logic level, the output 26 of the comparator 35 is disconnected from the coincidence line 20. At the same time, both transistors 45 and 46 begin to conduct current from the supply bus 47 to the coincidence line 20 through the output 31 of the precharge module 30, charging , thereby, its up to the potential of the power bus 47 and preparing for a new comparison cycle. Thus, the pre-charge of the coincidence line 20 to a high logical level is carried out without the use of additional control signals.

Изобретение позволяет уменьшить площадь, занимаемую ассоциативным запоминающим устройством (АЗУ) на кристалле за счет исключения дополнительных трасс сигналов управления предзарядом в каждом регистре и специальных устройств, генерирующих сигналы управления предзарядом, а также повысить помехоустойчивость АЗУ за счет отсутствия помех и наводок от трасс сигналов управления предзарядом в каждом регистре.The invention allows to reduce the area occupied by the associative storage device (RAM) on the chip by eliminating the additional paths of the precharge control signals in each register and special devices generating control signals of the precharge, as well as to increase the noise immunity of the AZU due to the absence of interference and interference from the paths of the precharge control signals in each register.

Claims

1. The method of precharging the line of coincidence of the register of the associative storage device (AZU), including restoring the potential of the line of coincidence to the potential of the power bus of the AZU in the period after the completion of the next cycle of comparing the data stored in the cell with external data and until the next comparison cycle begins by flowing current between the power bus AZU and the line of coincidence through transistors of the same type of conductivity, connected in series between the power bus of the AZU and the line of coincidence, characterized in that the the matching potential of the coincidence line is carried out by setting both paraphase data comparison signals to a low logic level at the gates of these transistors.

2. The precharge module, including two transistors with the same type of conductivity, connected in series between the power bus of the ACU and the line of coincidence, characterized in that the direct and inverse outputs of the signal amplifier on the data comparison lines of the ACU are connected to the gates of these transistors, opening these transistors at low the logical level of both paraphase signals comparing the data of the AZU.