RU2546710C2

RU2546710C2 - Production of chips with heat sink elements for through silicon vias of multiple chip super ssics

Info

Publication number: RU2546710C2
Application number: RU2013135556/28A
Authority: RU
Inventors: Адиль Салихович Валеев; Геннадий Яковлевич Красников; Никита Геннадьевич Мицын
Original assignee: Акционерное общество "Научно-исследовательский институт молекулярной электроники" (АО "НИИМЭ")
Priority date: 2013-07-30
Filing date: 2013-07-30
Publication date: 2015-04-10
Also published as: RU2013135556A

Abstract

FIELD: process engineering.

SUBSTANCE: invention relates to electronic engineering. Production of multiple chip 3D IC by vertical assembly with the help of TSV technology comprises forming of through copper conductors in chips on silicon plate that have ledges abode face or rear side of thinned plates. Simultaneously with etching of deep vertical holes in silicon deep vertical grooves are etched in chip boundaries to fill their walls with metals with similar ledges. Through vertical conductors and through heat sink frames on plates are simultaneously connected. Note here that space between chips is sealed to up the chips bond strength. System of heat removal from every chip and the entire assembly is created.

EFFECT: complete electric shielding of multichip assembly, decreased width of gaps between chips to approx micrometers.

11 cl, 23 dwg

Description

Область техникиTechnical field

Изобретение относится к области электронной техники, в частности к технологии изготовления многокристальных СБИС методом вертикальной сборки кристаллов, в которых сформированы сквозные проводники, пронизывающие утоненную кремниевую пластину (метод TSV, through-silicon vias).The invention relates to the field of electronic engineering, in particular, to the technology of manufacturing multi-chip VLSIs by the method of vertical crystal assembly, in which through conductors are pierced through a thinned silicon wafer (TSV method, through-silicon vias).

Текущее состояниеCurrent state

Известен способ формирования теплоотводящих элементов для вертикальной сборки кристаллов посредством одновременного создания сигнальных проводников сквозь кремний и дополнительных проводников для теплоотвода от сборки: US 8294261 В2 «Protruding TSV tips for enhanced heat dissipation for IC devices» (Texas Instruments Incorporated). Грант, заявленный 22 сентября 2010 года и опубликованный 23 октября 2012 года, описывает интегральную схему, состоящую из подложки с выводами на лицевой поверхности и кристалла с выполненным сквозным изолирующим слоем, наносятся барьерный и зародышевый слои типа TaN/Ta/Cu, внутренние объемы ГВО заполняются, а поверхность пластины и стенки ГВТ покрываются проводящим электрический ток материалом (ПЭТМ) таким образом, чтобы между образовавшимися ПЭТМ на противоположных стенках ГВТ осталась щель, определяющая ширину промежутка между кристаллами, щель заполняется нанесением на пластину временной пленки (ВП) для придания пластине большей механической прочности, с поверхности пластины ВП и ПЭТМ химико-механической полировкой удаляются, планаризуя тем самым поверхность пластины и формируя сквозные вертикальные проводники (СВП), а на стенках ГВТ сквозные теплоотводящие рамки (СТР), затем формируется многоуровневая металлизация, характеризующаяся тем, что в топологии как горизонтального, так и вертикального проводников каждого уровня металлизации, по краю кристалла предусматривается изготовление металлической рамки, по ширине и расположению на фотошаблоне совпадающей с ранее сформированной СТР, а между кристаллами над щелью между ПЭТМ в процессе изготовления каждого уровня металлизации формируется изолирующая пленка, состоящая из межуровневой (МУИ) и внутриуровневой изоляции (ВУИ), далее проводят утонение и соединение пластин.There is a method of forming heat-removing elements for vertical assembly of crystals by simultaneously creating signal conductors through silicon and additional conductors for heat removal from assembly: US 8294261 B2 "Protruding TSV tips for enhanced heat dissipation for IC devices" (Texas Instruments Incorporated). The grant, announced on September 22, 2010 and published on October 23, 2012, describes an integrated circuit consisting of a substrate with leads on the front surface and a crystal with a through insulating layer, the barrier and germ layers of the TaN / Ta / Cu type are applied, the internal volumes of the HBO are filled and the surface of the plate and the walls of the GWT are covered with an electric current-conducting material (PETM) in such a way that a gap exists between the formed PETM on the opposite walls of the GWT, which determines the gap between the crystals, l is filled by applying a temporary film (VP) to the plate to give the plate greater mechanical strength, the VP and PETM are removed from the surface of the plate by chemical mechanical polishing, thereby planarizing the surface of the plate and forming through vertical conductors (SVP), and through the walls of the GWT through heat-removing frames (STR), then a multilevel metallization is formed, characterized in that in the topology of both horizontal and vertical conductors of each metallization level, along the edge of the crystal is provided the preparation of a metal frame, the width and location of the photomask coinciding with the previously formed STR, and between the crystals above the gap between the PETM during the manufacturing process of each metallization level an insulating film is formed consisting of inter-level (MUI) and intra-level insulation (IUI), then thinning and connection plates.

Кроме того, при осуществлении предлагаемого способа к лицевой стороне некоторых пластин можно приклеивать вспомогательные пластины-носители (ВПН), обратная сторона этих пластин утоняется и на поверхности утонения формируются выступы СВП и СТР, далее эти пластины сформированными выступами совмещаются и соединяются с СВП и СТР на лицевой поверхности не утоненных пластин с последующим утонением этих пластин и формированием на поверхности утонения выступов СВП и СТР, далее образовавшаяся сборка пластин совмещается и присоединяется сформированными выступами к лицевой поверхности следующей не утоненной пластины и выполняется ее утонение до вскрытия донной части СВП, СТР и ВП между кристаллами и изготовлением на ее поверхности выступов СВП и СТР и т.д., далее сборка пластин разделяется на сборки кристаллов удалением ВП и чередующихся слоев внутриуровневой (ВУИ) и межуровневой (МУИ) изоляции между кристаллами, далее сборки кристаллов отсоединяются от ВПН.In addition, when implementing the proposed method, auxiliary carrier plates (VPN) can be glued to the front side of some plates, the reverse side of these plates is thinned and the protrusions of SVP and STR are formed on the surface of the thinning, then these plates are formed by the formed protrusions and connected with SVP and STR the front surface of the non-thinned plates with the subsequent thinning of these plates and the formation of the protrusions of the SVP and STR on the thinning surface, then the resulting assembly of the plates is combined and joined lined protrusions to the front surface of the next non-thinned plate and it is thinned until the bottom part of the SVP, STR and VP is opened between the crystals and the protrusions of the SVP and STR are made on its surface, etc., then the plate assembly is divided into crystal assemblies by removing the VP and alternating layers of intra-level (IUI) and inter-level (IUI) isolation between the crystals, then the crystal assemblies are disconnected from the VPN.

Для повышения механической прочности в процессе утонения к лицевой поверхности всех пластин возможно временно приклеивать ВПН, далее с обратной стороны пластины с ВПН утоняются, и на части из них формируются выступы СВП и СТР над поверхностью обратной стороны утоненных пластин, далее выступы СВП и СТР на обратной стороне утоненных пластин совмещаются и соединяются с СВП и СТР на обратной стороне утоненных пластин без выступов СВП и СТР, и одна из ВПН отсоединяется, образовавшаяся сборка пластин может быть увеличена присоединением еще одной или нескольких чередующихся пластин с выступами и без выступов СВП и СТР на утоненной поверхности пластин или присоединением отдельных кристаллов, далее из промежутка между кристаллами удаляется ВП и чередующиеся слои МУИ и ВУИ и сборка пластин разделяется на сборки кристаллов, далее сборки кристаллов отсоединяются от ВПН.To increase the mechanical strength during thinning, VPNs can be temporarily glued to the front surface of all plates, then plates with VPNs are thinned on the reverse side, and SVP and STR protrusions are formed on parts of them above the surface of the reverse side of the thinned plates, then SVP and STR protrusions on the reverse the side of the thinned plates are combined and connected with the SVP and STR on the reverse side of the thinned plates without protrusions of the SVP and STR, and one of the VPN is disconnected, the resulting assembly of plates can be increased by attaching another oh or several alternating plates with protrusions and without protrusions SVP and CTP on the thinned wafer surface or addition of single crystals, further from the gap between the crystals removed VI and alternating layers of MIE and IUI and assembly plates separated at assembling crystals further assembly crystals are separated from the VPN.

Кроме того, на половине от числа пластин в партии на лицевой поверхности пластин возможно формирование выступов над СВП и СТР, после чего пластины с выступами присоединяются к пластинам без выступов лицевыми сторонами, герметизируя тем самым лицевые поверхности кристаллов, далее одна из пластин полученной сборки утоняется и к утоненной поверхности приклеивается ВПН, далее утоняется другая пластина сборки и на поверхности утонения плазменным травлением кремния селективно к СВП и СТР формируются выступы СВП и СТР, далее эти сдвоенные пластины можно присоединять друг к другу необходимое число раз, после присоединения последней сдвоенной пластины сборка пластин разделяется на сборки кристаллов, используя жидкостное стравливание ВП и чередующиеся слои МУИ и ВУИ, далее сборки кристаллов отсоединяются от ВПН.In addition, half of the number of plates in a batch on the front surface of the plates, it is possible to form protrusions above the SVP and STR, after which the plates with protrusions are attached to the plates without protrusions by the front sides, thereby sealing the front surfaces of the crystals, then one of the plates of the assembly obtained is thinned and VPN is glued to the thinned surface, then another assembly plate is thinned, and on the thinning surface by plasma etching of silicon, projections of SVP and STR are formed selectively to the SVP and STR, then these double plaques Stins can be connected to each other as many times as necessary, after the last double plate is attached, the plate assembly is divided into crystal assemblies using liquid etching of the VP and alternating layers of MUI and IUI, then the crystal assemblies are disconnected from the VPN.

При осуществлении способа ширина глубоких траншей может быть шире диаметра вертикального отверстия, чтобы после заполнения вертикальных отверстий ПЭТМ между образовавшимися ПЭТМ на противоположных стенках ГВТ осталась щель шириной 0,5÷2,0 мкм, а в качестве основного проводящего металлического материала, заполняющего вертикальные отверстия и глубокую траншею в виде рамки по краю кристаллов, насквозь пронизывающих полупроводниковую пластину, могут использоваться медь, вольфрам и другие металлы с низким электросопротивлением.When implementing the method, the width of the deep trenches can be wider than the diameter of the vertical hole, so that after filling the vertical PETM holes, a gap of 0.5 ÷ 2.0 μm wide remains on the opposite walls of the GWT between the formed PETMs, and as the main conductive metal material filling the vertical holes and a deep trench in the form of a frame along the edge of crystals piercing through the semiconductor wafer, copper, tungsten and other metals with low electrical resistance can be used.

При этом после вытравливания вертикальных отверстий и глубоких траншей в виде рамок по краю кристаллов в полупроводниковой пластине, внутренняя поверхность отверстий и траншей в виде рамок по краям кристаллов покрывается слоем изолирующего диэлектрика методами атомарно слоевого осаждения, электрохимического окисления кремния, газофазного, например CVD из TEOS осаждения, а перед заполнением медью вертикальных отверстий и траншей в виде рамок по краям кристаллов, на покрытые изолирующим диэлектриком стенки ГВО и ГВТ необходимо наносить барьерный и зародышевый слои типа TaN/Ta/Cu, TaN/Ta/Co, Со, CoWP или TaN/Ta/CoWP методами магнетронного нанесения с обратным распылением, методом газофазного (CVD) нанесения или методом газофазного атомно-слоевого осаждения (АСО), а перед заполнением ГВО и ГВТ медью поверхность пластины и покрытые изолирующим слоем стенки ГВО и ГВТ могут быть покрыты слоями TiN/W/Co методом газофазного осаждения.After etching the vertical holes and deep trenches in the form of frames along the edge of the crystals in the semiconductor wafer, the inner surface of the holes and trenches in the form of frames on the edges of the crystals is coated with an insulating dielectric by atomic layer deposition, electrochemical oxidation of silicon, gas-phase, for example CVD from TEOS deposition , and before filling vertical holes and trenches with copper in the form of frames along the edges of the crystals, it is necessary to apply gVO and GVT on the walls of the insulating dielectric tier / embryonic layers of the type TaN / Ta / Cu, TaN / Ta / Co, Co, CoWP or TaN / Ta / CoWP by magnetron sputter deposition, gas-phase (CVD) deposition, or gas-phase atomic layer deposition (ASO), and before filling the GVO and GVT with copper, the plate surface and the walls of the GVO and GVT coated with an insulating layer can be coated with TiN / W / Co layers by gas-phase deposition.

Кроме того, для заполнения медью вертикальных отверстий и траншей в виде рамок по краям кристаллов в полупроводниковой пластине можно использовать метод электрохимического осаждения, для заполнения вольфрамом отверстий и траншей в виде рамок по краям кристаллов в полупроводниковой пластине можно использовать метод газофазного осаждения, а перед заполнением вольфрамом вертикальных отверстий и траншей в виде рамок по краям кристаллов на стенки глубоких вертикальных отверстий и траншей в виде рамок по краям кристаллов необходимо наносить барьерный слой типа TiN методом магнетронного нанесения из ионизированной металлической плазмы (IMP) с подачей электрического смещения на подложку, газофазным методом, либо методом газофазного атомно-слоевого осаждения (АСО).In addition, the electrochemical deposition method can be used to fill vertical holes and trenches in the form of frames along the edges of the crystals in the semiconductor wafer with copper, the method of gas-phase deposition can be used to fill holes and trenches in the form of frames along the edges of the crystals in the semiconductor wafer, and before filling with tungsten vertical holes and trenches in the form of frames at the edges of the crystals on the walls of the deep vertical holes and trenches in the form of frames at the edges of the crystals to apply a TiN type barrier layer by the method of magnetron deposition from ionized metal plasma (IMP) with the application of electric displacement to the substrate, by the gas-phase method, or by the method of gas-phase atomic layer deposition (ASO).

Осуществление предлагаемого способа поясняется чертежами.The implementation of the proposed method is illustrated by drawings.

На Фиг. 1 представлен способ по прототипу, описывающий интегральную схему, состоящую из подложки 3 с выводами на лицевой поверхности и кристалла 4 с выполненными сквозными проводниками и заключающийся в формировании теплоотводящих элементов для вертикальной сборки кристаллов 4 посредством одновременного создания сигнальных проводников сквозь кремний 1 и таких же проводников для теплоотвода от сборки 2.In FIG. 1 shows a prototype method that describes an integrated circuit consisting of a substrate 3 with leads on the front surface and a crystal 4 with made through conductors and consisting in the formation of heat-removing elements for the vertical assembly of crystals 4 by simultaneously creating signal conductors through silicon 1 and the same conductors for heat sink from assembly 2.

На Фиг. 2 представлена кремниевая пластина 5 с транзисторными структурами после процесса глубокого травления ГВО 6 и ГВТ 7.In FIG. 2 shows a silicon wafer 5 with transistor structures after the deep etching process of the GWO 6 and GWT 7.

На Фиг. 3 представлена структура после процесса заполнения ПЭТМ 8 ГВО 6 и стенок ГВТ 7 и получившимися при этом СВП 10 и СТР 11.In FIG. Figure 3 shows the structure after the filling process of PETM 8 GVO 6 and walls of GVT 7 and the resulting SVP 10 and STP 11.

На Фиг. 4 показана структура после операции заполнения промежутков между стенками ГВТ 7 между кристаллами 4 ВП 9 и удаление с поверхности пластины 5 химико-механической полировкой ВП 9 и ПЭТМ 8.In FIG. 4 shows the structure after the operation of filling the gaps between the walls of the GWT 7 between crystals 4 of VP 9 and removal from the surface of the plate 5 by chemical-mechanical polishing of VP 9 and PETM 8.

Для наглядности на Фиг. 5 показано, что на последующих фигурах 6-9 рассматривается разрез части кристалла 4, включающего элементы многоуровневой металлизации на примере изготовления одного уровня медной металлизации с использованием внутри уровневого диэлектрика с очень низким значением диэлектрической постоянной в совокупности с изготовлением медной рамки 12 на торцах кристаллов 4 при формировании многоуровневой металлизации по способу изготовления усовершенствованной многоуровневой медной металлизации (патент №2486632, дата публикации: 27.01.2013) с применением диэлектриков с очень низкой диэлектрической постоянной (ultra low-k), разработанный в ОАО «НИИМЭ и Микрон».For clarity, in FIG. 5 shows that in the following figures 6–9, a section is considered of a part of a crystal 4 including multilevel metallization elements using the example of manufacturing one level of copper metallization using an insulator with a very low dielectric constant in combination with the manufacture of a copper frame 12 at the ends of crystals 4 at the formation of multi-level metallization according to the method of manufacturing an advanced multi-level copper metallization (patent No. 2486632, publication date: 01/27/2013) using ielektrikov with a very low dielectric constant (ultra low-k), developed by JSC "Micron".

Фиг. 6: на поверхность пластины 4 нанесены барьерный и зародышевый слои, сформирована первая временная маска и локальным электрохимическим методом выращены горизонтальные медные проводники 12 и идентичной толщины медная рамка 14 вокруг кристалла 4.FIG. 6: the barrier and germ layers are applied to the surface of the plate 4, the first temporary mask is formed, and horizontal copper conductors 12 and identical thickness copper frame 14 around the crystal 4 are grown by local electrochemical method.

Фиг. 7: сформирована вторая временная маска и локальным электрохимическим методом выращены вертикальные медные проводники 13 и идентичной толщины медная рамка 14 вокруг кристалла 4.FIG. 7: a second temporary mask is formed and vertical copper conductors 13 and identical thickness copper frame 14 around crystal 4 are grown by local electrochemical method.

На Фиг. 8 первая и вторая временные маски удалены, поверхности медных проводников покрыты защитной пленкой, удалены металлические слои у основания, промежутки между горизонтальными 12 и вертикальными 13 проводниками, а также между медными рамками 14 вокруг кристалла 4 заполнены диэлектрическими слоями с ультранизкой и низкой диэлектрической постоянной.In FIG. 8, the first and second temporary masks are removed, the surfaces of the copper conductors are covered with a protective film, the metal layers at the base are removed, the gaps between the horizontal 12 and vertical 13 conductors, and also between the copper frames 14 around the crystal 4 are filled with dielectric layers with an ultra-low and low dielectric constant.

Фиг. 9: пластина 5 лицевой поверхностью приклеена к ВПН 17 слоем клея 18 и утонена. Для разделения пластины 5 на кристаллы 4 необходимо в селективном жидкостном травителе удалить ВП 9, а также слои МУИ 15 и ВУИ 16 между кристаллами.FIG. 9: the plate 5 with the front surface glued to VPN 17 with a layer of glue 18 and thinned. To separate the plate 5 into crystals 4, it is necessary to remove VP 9, as well as layers MUI 15 and VUI 16 between the crystals in a selective liquid etchant.

На Фиг. 10-14 показан пример применения ВПН 17 для операций утонения и совмещения пластин 5 (тыльной стороной первой пластины 5 к лицевой стороне второй пластины 5). После присоединения пластин 5 друг к другу пространство 20 между кристаллами 4 герметизируется. При этом в процессе разделения пластин 5 на кристаллы 4 будет отсутствовать риск загрязнения внутренней поверхности 21 герметизированных областей 20 соединенных кристаллов 4.In FIG. 10-14 show an example of application of VPN 17 for operations of thinning and alignment of plates 5 (the back of the first plate 5 to the front side of the second plate 5). After attaching the plates 5 to each other, the space 20 between the crystals 4 is sealed. Moreover, in the process of separation of the plates 5 into crystals 4 there will be no risk of contamination of the inner surface 21 of the sealed areas 20 of the connected crystals 4.

На Фиг. 15 изображен эскиз кристалла 4 с выполненными СВП 10 и СТР 11 по краю кристалла 4.In FIG. 15 shows a sketch of a crystal 4 with completed SVP 10 and STR 11 along the edge of the crystal 4.

На Фиг. 16 изображена структура со сформированной системой теплоотвода: в процессе формирования последнего уровня металлизации наносится тонкий слой металла 19, который соединяется с СТР 11, но не соединяется с СВП 10. На чертеже а) представлена структура из двух пластин 5, соединенных тыльной стороной первой пластины 5 к лицевой стороне второй пластины 5, а на чертеже б) - структура из двух пластин, соединенных обратной стороной первой пластины 5 к обратной стороне второй пластины 5.In FIG. 16 shows a structure with a formed heat removal system: in the process of formation of the last metallization level, a thin layer of metal 19 is applied, which is connected to CTP 11 but not connected to SVP 10. Figure a) shows a structure of two plates 5 connected by the back of the first plate 5 to the front side of the second plate 5, and in the drawing b) is a structure of two plates connected by the back of the first plate 5 to the back of the second plate 5.

На Фиг. 17-19 показан пример применения ВПН 17 для операций утонения и совмещения пластин 5 (тыльной стороной первой пластины 5 к тыльной стороне второй пластины 5).In FIG. 17-19 show an example of the application of VPN 17 for operations of thinning and alignment of the plates 5 (the back of the first plate 5 to the back of the second plate 5).

На Фиг. 20-23 показан пример применения сдвоенных пластин 5 для операций утонения и совмещения пластин 5.In FIG. 20-23 shows an example of the use of double plates 5 for operations of thinning and alignment of the plates 5.

Claims

1. A method of manufacturing VLSI crystals with heat-releasing elements for the manufacture of multi-chip VLSI using the vertical assembly method, including the process of manufacturing vertical conductors penetrating a semiconductor wafer (TSV method), the processes of thinning and wafer bonding with each other, characterized in that when forming deep vertical holes (GVO) simultaneously form deep vertical trenches (GWT) between the crystals, the width of which is greater than the width of the GVO, the walls of the GVO and GVT are covered with insulator The barrier layer and the germ layer are applied, the internal volumes of the GWO are filled, and the surface of the plate and the walls of the GWT are covered with an electric current-conducting material (PETM) so that a gap remains between the PETM on the opposite walls of the GWT, which determines the gap between the crystals, the gap is filled by applying on the plate of the temporary film (VP) to give the plate greater mechanical strength, the VP and PETM are removed from the surface of the plate by chemical-mechanical polishing, thereby planarizing the surface of the plas they form the through vertical conductors (SVP), and on the walls of the hot water heater through heat transfer frames (CTP), then multilevel metallization is formed, characterized in that in the topology of both horizontal and vertical conductors of each metallization level along the edge of the crystal, a metal frame is provided, in width and location on the photomask coinciding with the previously formed STR, and between the crystals above the gap between the PETM during the manufacturing of each metallization level, an insulator is formed yuschaya film composed of the interlayer (MIE) and isolation of intra (IUI), further thinning is performed and the connection plates.

2. The method according to p. 1, characterized in that auxiliary carrier plates (VPN) are glued to the front side of some plates, the reverse side of these plates is thinned and SVP and CTP protrusions are formed on the thinning surface, then these plates are combined with the formed protrusions and connected to SVP and STR on the front surface of not thinned plates followed by thinning of these plates and forming protrusions of SVP and STR on the thinning surface, then the resulting assembly of plates is combined and joined by formed protrusions and to the front surface of the next non-thinned plate and it is thinned until the bottom part of the SVP, STR and VP is opened between the crystals and the protrusions of the SVP and STR are made on its surface, etc., then the plate assembly is divided into crystal assemblies by removing the VP and alternating layers intra-level (IUI) and inter-level (IUI) isolation between the crystals, then the crystal assemblies are disconnected from the VPN.

3. The method according to p. 1, characterized in that in order to increase the mechanical strength in the process of thinning, VPNs are temporarily glued to the front surface of all the plates, then the plates with VPN are thinned on the back side, and SVP and CTP protrusions are formed on the part of them above the surface the reverse side of the thinned plates, then the protrusions of the SVP and STR on the reverse side of the thinned plates are combined and connected to the SVP and STR on the back of the thinned plates without protrusions of the SVP and STR, and one of the VPN is disconnected, the resulting assembly of plates can be it is measured by the addition of one or several alternating plates with protrusions and without protrusions of SVP and STP on the thinned surface of the plates or by attaching individual crystals, then the VP and alternating layers of MIE and IUI are removed from the gap between the crystals and the assembly of the plates is divided into crystal assemblies, then the crystal assemblies are disconnected from VPN.

4. The method according to p. 1, characterized in that on half from the number of plates in the party on the front surface of the plates protrusions are formed above the SVP and CTP, then plates with protrusions are attached to the plates without protrusions by the front sides, thereby sealing the front surfaces of the crystals, then one of the plates of the assembly obtained is thinned and VPN is adhered to the thinned surface, then the other assembly plate is thinned, and protrusions of the SVP and STR are formed selectively to the SVP and STR on the thinning surface by plasma etching of silicon, then these two The wafers can be joined to each other as many times as necessary, after the last double plate is attached, the wafer assembly is divided into crystal assemblies using liquid etching of the VP and alternating layers of MUI and IUI, then the crystal assemblies are disconnected from the VPN.

5. The method according to p. 1, characterized in that the width of the GWT should be wider than the diameter of the GWO so that after filling the GWM PETM between the PETM on the opposite walls of the GWT there is a gap with a width of 0.5 ÷ 2.0 μm.

6. The method according to p. 1, characterized in that as the PETM filling the GVO and GVT, copper, tungsten and other metals with low electrical resistance are used.

7. The method according to p. 1, characterized in that after the etching of the GVO and GVT in the form of frames along the edge of the crystals in the semiconductor wafer, the inner surface of the GVO and GVT is covered with an insulating layer by atomic layer deposition, electrochemical oxidation of silicon, gas-phase, for example CVD from TEOS deposition .

8. The method according to p. 6, characterized in that before filling with HBO and GWT with copper, barrier and germinal layers of the type TaN / Ta / Cu, TaN / Ta / Co, CoWP or TaN / are applied to the walls of the GBO and GWT coated with an insulating layer. Ta / CoWP by backspray magnetron deposition, gas phase (CVD) deposition or gas phase atomic layer deposition (ASO).

9. The method according to p. 6, characterized in that before filling the hot water and hot water with copper, the surface of the plate and the walls of the hot water and hot water covered with an insulating layer are coated with TiN / W / Co layers by gas-phase deposition.

10. The method according to p. 6, characterized in that the method of electrochemical deposition is used to fill the HBO and GW with copper, and the gas-phase deposition method is used to fill the GBO and GW with tungsten.

11. The method according to p. 6, characterized in that before filling with tungsten GBO and GWT, a TiN type barrier layer is deposited on the walls of the GBO and GWT by magnetron deposition from ionized metal plasma (IMP) with the application of electric displacement onto the substrate, by gas-phase or gas-phase atomic layer deposition (ASO).