RU2504830C2 - Apparatus for controlling data transmission channel quality - Google Patents

Apparatus for controlling data transmission channel quality Download PDF

Info

Publication number
RU2504830C2
RU2504830C2 RU2012108314/08A RU2012108314A RU2504830C2 RU 2504830 C2 RU2504830 C2 RU 2504830C2 RU 2012108314/08 A RU2012108314/08 A RU 2012108314/08A RU 2012108314 A RU2012108314 A RU 2012108314A RU 2504830 C2 RU2504830 C2 RU 2504830C2
Authority
RU
Russia
Prior art keywords
input
connected
output
inputs
group
Prior art date
Application number
RU2012108314/08A
Other languages
Russian (ru)
Other versions
RU2012108314A (en
Inventor
Валерий Иванович Власов
Дмитрий Дмитриевич Никулин
Сергей Сергеевич Чернов
Артем Валерьевич Власов
Сергей Васильевич Сафонов
Original Assignee
Валерий Иванович Власов
Дмитрий Дмитриевич Никулин
Сергей Сергеевич Чернов
Артем Валерьевич Власов
Сергей Васильевич Сафонов
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Валерий Иванович Власов, Дмитрий Дмитриевич Никулин, Сергей Сергеевич Чернов, Артем Валерьевич Власов, Сергей Васильевич Сафонов filed Critical Валерий Иванович Власов
Priority to RU2012108314/08A priority Critical patent/RU2504830C2/en
Publication of RU2012108314A publication Critical patent/RU2012108314A/en
Application granted granted Critical
Publication of RU2504830C2 publication Critical patent/RU2504830C2/en

Links

Images

Abstract

FIELD: information technology.
SUBSTANCE: apparatus comprises a modem consisting of a demodulator and a modulator, a mutual difference coefficient measuring device consisting of two multipliers, a phase changer, two integrators, two squaring devices, an adder, a gating unit and a normalising unit, a group of AND elements, an OR element, a NOR element, a flip-flop, a register, a unit for measuring the signal energy to noise spectral density ratio, a mutual difference coefficient threshold measuring device consisting of an AND element, a doubler, a squaring device, a logarithm device, a divider, a comparator, a control result output unit, a group of delay lines, an analogue-to-digital converter, a controlled delay line, a switch, and further includes an OR element, two AND elements, an RS flip-flop, a comparator, two devices for calculating mathematical expectation consisting of two OR elements, two inverters, a register, two shift registers, a group of AND elements, a group of adders, a counter and a divider.
EFFECT: high reliability of controlling communication link quality of a data transmission channel and end transmission equipment.
2 dwg

Description

Изобретение относится к измерительной технике и может использоваться для создания систем автоматизированного контроля качества канала передачи данных без перерыва в приеме несущей частоты, модулированной информационной кодовой последовательностью. The invention relates to measuring equipment and can be used to create automated quality control systems data channel without interruption in the reception of a carrier frequency modulated by an information code sequence.

Известно устройство для автоматизированного контроля линии связи канала передачи данных, содержащее модем, состоящий из демодулятора и модулятора, измерителя коэффициента взаимного различия (ИКВР), группу элементов И, элемент ИЛИ, элемент ИЛИ-НЕ, триггер, регистр, блок измерения отношения энергии сигнала к спектральной плотности шума (авторское свидетельство СССР №1001489, кл. Н04В 3/46), измеритель порогового значения коэффициента взаимного различия, компаратор, блок вывода результатов контроля, аналого-цифровой преобразователь, группу лини A device for the automated control of link data transmission channel comprising a modem composed of the demodulator and modulator, the meter factor of mutual differences (IKVR), a group of AND gates, OR gate, OR-NO element, flip-flop, a register, a measuring unit ratio of the energy of the signal to noise spectral density (Inventor's certificate USSR №1001489, Cl. N04V 3/46) measuring threshold values ​​of the coefficient of mutual differences comparator unit inspection results output, an analog-digital converter, a group of lines задержки, управляемую линию задержки, ключ (см. патент на изобретение RU 2304847 С2, кл. Н04В 3/46). delay, controllable delay line, the key (see. patent RU 2304847 C2, Cl. N04V 3/46).

Недостатком данного устройства является низкая достоверность оценки качества не только линии связи канала передачи данных, но и оконечного передающего оборудования, являющихся составными частями канала передачи данных. The disadvantage of this device is the low accuracy of the quality evaluation not only the uplink data channel, but also the transmitting terminal equipment, which are constituents of the data transmission channel.

Цель изобретения - повышение достоверности контроля качества линии связи канала передачи данных и оконечного передающего оборудования, являющихся составными частями канала передачи данных. The purpose of the invention - to increase reliability of the link quality control data link terminal and transmission equipment that are integral parts of the data channel. Под каналом передачи данных может пониматься как кабель, так и радиоканал. Under the data channel may be understood as a cable or radio link.

Для достижения поставленной цели в устройство для автоматизированного контроля линии связи канала передачи данных, содержащее модем, состоящий из демодулятора и модулятора, измерителя коэффициента взаимного различия (ИКВР), группу элементов И, элемент ИЛИ, элемент ИЛИ-НЕ, триггер, регистр, блок измерения отношения энергии сигнала к спектральной плотности шума (авторское свидетельство СССР №1001489, кл. Н04В 3/46), измеритель порогового значения коэффициента взаимного различия, компаратор, блок вывода результатов контроля, группу линий задержк To achieve this goal in a device for the automated control of link data transmission channel comprising a modem composed of the demodulator and modulator, the meter factor of mutual differences (IKVR), a group of AND gates, OR gate, OR-NO element, flip-flop, a register, a measurement unit ratio signal energy to noise power spectral density (Inventor's certificate USSR №1001489, Cl. N04V 3/46) measuring threshold values ​​of the coefficient of mutual differences, the comparator block output control results, group delay lines и, аналого-цифровой преобразователь, управляемую линию задержки, ключ, введены элемент ИЛИ, два элемента И, RS-триггер, компаратор, два устройства для вычисления математического ожидания (фигура 2), состоящие из двух элементов ИЛИ, двух инверторов, регистра, двух регистров сдвига, группы элементов И, группы сумматоров, счетчика, делителя, элемента И, причем входы элемента ИЛИ подключены к первому и второму выходам первого компаратора, сравнивающего коэффициент взаимного различия с пороговым значением коэффициента взаимного различия (КВР), а в and analog-to-digital converter, a controllable delay line, the key is introduced an OR gate, two AND gates, RS-flip-flop, a comparator, the two devices for computing the expectation (figure 2) consisting of two elements OR, two inverters, a register, two shift registers, the group of aND gates, adders group counter divider, the aND, OR and inputs connected to first and second outputs of the first comparator comparing the coefficient of mutual differences with a threshold coefficient of mutual differences (CWR), and ыход элемента ИЛИ подключен к установочному S входу RS-триггера, сбросовый R вход которого соединен с третьим выходом первого компаратора, сравнивающего коэффициент взаимного различия с пороговым значением КВР, а выход RS-триггера соединен с первыми входами двух элементов И и управляющими входами устройств для вычисления математического ожидания, причем второй вход первого из них соединен с выходом аналого-цифрового преобразователя и с первым входом первого компаратора, а второй вход второго из них соединен с выходом измерителя пороговог Exit OR gate is attached to the S input of RS-trigger effluent R input of which is connected to the third output of the first comparator comparing the coefficient of mutual differences with a threshold value CWR and output RS-flip-flop is connected to first inputs of two AND gates and control inputs of the device for calculating expectation, the second input of the first of them connected to the output of analog-to-digital converter and the first input of the first comparator and the second input of the second of them connected to the output meter porogovog о значения КВР и со вторым входом первого компаратора, а выход каждого из элементов И соединен с входами соответствующих им устройств для вычисления математического ожидания, причем выходы устройств для вычисления математического ожидания подключены к входам компаратора, сравнивающего математическое ожидание флуктуации коэффициента взаимного различия и математическое ожидание флуктуации порогового значения КВР, а выходы компаратора, сравнивающего математические ожидания, подключены к четвертому и пятому входам блока вывода резуль of values ​​CWR and with a second input of the first comparator and the output of each of AND gates connected to the inputs of the corresponding device for computing the expectation, the device outputs to calculate expectation connected to inputs of a comparator comparing the expectation fluctuation coefficient of mutual differences and expectation fluctuations CWR threshold value, and outputs a comparator comparing the expectations, connected to the fourth and fifth inputs the results output unit татов контроля, причем вход устройства для вычисления математического ожидания является входом первого инвертора, первым входом первого элемента ИЛИ и входом первого регистра сдвига, которые являются составными компонентами устройства для вычисления математического ожидания, причем выход первого инвертора соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом второго регистра сдвига, выход которого соединен с входом счетчика, с первым входом второго элемента ИЛИ и со вторыми входами группы элементов И, приче control Tats, wherein the input of the device for computing the expectation is the input of the first inverter, the first input of the first OR gate and the input of the first shift register, which are constituent components of the device for computing the expectation, the output of the first inverter connected to the second input of the first OR gate, the output of which connected to the input of the second shift register, the output of which is connected to the counter input, to a first input of the second OR gate and to the second inputs of the aND group, wherein м первые входы группы элементов И соединены с соответствующими выходами первого регистра сдвига, а выходы группы элементов И соединены с соответствующими входами группы сумматоров, вторые входы которых соединены с соответствующими выходами регистра, также сумматоры соединены последовательно между собой для осуществления переносов значений в старшие разряды, причем вход, служащий для осуществления переноса в старший разряд, последнего сумматора соединен с первым входом элемента И, второй вход которого соединен с последним выходом рег m first inputs of the group of AND gates connected to the respective first shift register outputs, and the outputs of the group of AND gates are connected to respective inputs of a group of adders, the second inputs of which are connected to respective register outputs, as combiners connected in series with each other to perform transfers the values ​​to the higher level, and entrance serving for transfer to the MSB, the last adder is connected to the first input of the AND gate, a second input coupled to the last output reg истра, а выход элемента И соединен со сбросовым входом регистра и со сбросовым входом счетчика, а выходы сумматоров соединены с соответствующими входами регистра и с соответствующими входами делителя, другой вход которого соединен с выходом счетчика, а выход делителя является выходом устройства для вычисления математического ожидания; istra, and the output AND gate connected to the reset input register and to the reset input of the counter, and the output of the adder connected to respective register inputs and corresponding divider inputs, the other input of which is connected to the output of the counter and the output of the divider is an output device for calculating the mathematical expectation; управляющие входы устройств для вычисления математического ожидания соединены с входом второго инвертора, выход которого соединен со вторым входом элемента И, причем выход элемента И соединен со сбросовым входом второго регистра сдвига. the control inputs of devices for computing the expectation connected to the input of the second inverter, whose output is connected to the second input of the AND, the output of AND element is connected to the reset input of the second shift register.

На фигурах 1 и 2 приведена функциональная электрическая схема предлагаемого устройства. Figures 1 and 2 shows a functional circuit diagram of the proposed device.

Устройство для контроля качества канала передачи данных содержит модем 1, состоящий из демодулятора 1.1 и модулятора 1.2, измеритель коэффициента взаимного различия (ИКВР) 2, состоящий из двух перемножителей 14.1, 14.2, фазовращателя 13, осуществляющего преобразование по Гильберту сигнала с выхода ключа 27, двух интеграторов 15.1, 15.2, двух квадраторов 16.1, 16.2, сумматора 17, стробирующего блока 18 и нормирующего блока 19; Device for quality control of the data link includes a modem 1, composed of demodulator 1.1 and modulator 1.2 meter coefficient of mutual differences (IKVR) 2 consisting of two multipliers 14.1, 14.2, phase shifter 13 carries out the transformation by Hilbert signal outputted from the key 27, two integrators 15.1, 15.2, two quad 16.1, 16.2, adder 17, gate unit 18 and the normalizing unit 19; группу элементов И 3.1-И 3.n (количество элементов n определяется количеством информационных контактов параллельного входа модулятора 1.2 модема 1), элемент ИЛИ 4, элемент ИЛИ-НЕ 5, триггер 6, регистр 7, блок измерения отношения энергии сигнала к спектральной плотности шума 8 (авторское свидетельство СССР №1001489, кл. Н04В 3/46), измеритель порогового значения коэффициента взаимного различия 9, состоящий из элемента И 20, удвоителя 21, квадратора 22, логарифмирующего устройства 23, делителя 24, подключенных последовательно; a group of AND gates AND-3.1 3.n (n number of elements determined by the number of information parallel input contacts modem modulator 1.2 1), an OR gate 4, the NOR element 5, the trigger 6, a register 7, the unit for measuring signal energy to the noise spectral density 8 (USSR Inventor's certificate №1001489, N04V 3/46 cl.) measuring threshold values ​​of the coefficient of mutual differences 9 consisting of AND gate 20, a doubler 21, squarer 22, a logarithmic unit 23, the divider 24 connected in series; компаратор 10, блок вывода результатов контроля 11, аналого-цифровой преобразователь 12, группу линий задержки 25.1-25.n, управляемую линию задержки 26, ключ 27, элемент ИЛИ 28, элемент И 29, элемент И 30, компаратор 33, RS-триггер 34, устройства для вычисления математического ожидания 31 и 32 (фигура 2), состоящие из элемента ИЛИ 35, инвертора 36, регистров сдвига 37 и 38, группы элементов И 39.1-39.m, группы сумматоров 40.1-40.m-40.n, регистра 41, счетчика 42, делителя 43, элемента И 44, инвертора 45, элемента ИЛИ 46, причем параллельный выход демодулятора 1.1 модема 1 подключен к входу ко the comparator 10, the output control unit 11 of the results, the analog-to-digital converter 12, delay lines group 25.1-25.n, controlled delay line 26, the key 27, an OR gate 28, AND gate 29, AND gate 30, a comparator 33, RS-flip-flop 34, the device for calculating the expectation 31 and 32 (figure 2), consisting of OR gate 35, an inverter 36, shift registers 37 and 38, the group of aND gates 39.1-39.m, adders group 40.1-40.m-40.n , the register 41, counter 42, divider 43, AND gate 44, an inverter 45, OR gate 46, and the parallel output of the demodulator of the modem 1.1 is connected to the input 1 to мпьютера, к входам элемента ИЛИ 4 и к входам элемента ИЛИ-НЕ 5 и каждый контакт параллельного выхода демодулятора модема через соответствующие линии задержки 25.1-25.n подключен к одному входу соответствующего элемента И из группы элементов И 3.1-3.n, к другим входам которых параллельно подключен выход триггера 6, который также подключен к первому входу элемента И 20 измерителя порогового значения коэффициента взаимного различия 9 и к управляющему входу ключа 27; mpyutera, to the inputs of OR gate 4 and to the inputs of OR-NO element 5 and contact each parallel output of the demodulator of the modem through the respective 25.1-25.n delay line is connected to one input of respective AND gates of group elements and 3.1-3.n, other whose parallel inputs connected to the output latch 6, which is also connected to a first input of aND gate 20 meter threshold coefficient mutual differences 9 and to the control input of switch 27; установочный вход триггера 6 подключен к выходу элемента ИЛИ 4, а сбросовый вход триггера 6 подключен параллельно к выходу элемента ИЛИ-НЕ 5, входам интеграторов 15.1, 15.2, входу стробирующего блока 18 измерителя коэффициента взаимного различия 2, выход каждого элемента И из группы элементов И 3.1-3.n подключен к соответствующему информационному контакту параллельного входа модулятора 1.2 модема 1 и к выходу компьютера, выход нормирующего блока 19 измерителя коэффициента взаимного различия 2 подключен к входу АЦП 12, а выход АЦП 12 подключен к первому в Installation trigger input 6 is connected to the output of OR 4 and effluent trigger input 6 is connected in parallel to the output of OR-NO element 5, the inputs of the integrators 15.1, 15.2, entry gate unit 18 coefficient meter mutual differences 2, the output of each AND gate of a group of elements and 3.1-3.n connected to the corresponding parallel inputs information terminal modem modulator 1 and 1.2 to the output of the computer, measuring the output of the normalizing block 19, the coefficient of mutual differences ADC 2 is connected to input 12 and the output of ADC 12 is connected to a first оду первого компаратора 10, к другому входу которого подключен выход делителя 24 измерителя порогового значения коэффициента взаимного различия 9, а выходы первого компаратора 10 (А<В), (А-В), (А>В) подключены к блоку выводов результата контроля 11. Выход регистра 7 подключен к второму входу элемента И 20 измерителя порогового значения коэффициента взаимного различия 9. Вход линии связи в демодулятор 1.1 и выход модулятора 1.2 в линию связи модема 1 являются входами заявляемого устройства, а вход линии связи в демодулятор 1.1 подключен к первому входу у ode first comparator 10, the other input of which is connected the output divider 24 meter threshold coefficient mutual differences 9 and the outputs of the first comparator 10 (A <B), (A-B), (A> B) are connected to the terminal block results control 11 . The output register 7 is connected to the second input of aND gate 20 meter threshold coefficient mutual differences 9. Log link demodulator 1.1 and 1.2 modulator output to the communication line modem 1 are the inputs of the claimed device and the input to the demodulator link 1.1 is connected to a first input at равляемой линии задержки 26, а выход управляемой линии задержки 26 подключен параллельно к входам перемножителей 14.1, 14.2 измерителя коэффициента взаимного различия 2, выход модулятора 1.2 в линию связи подключен к первому входу ключа 27, выход которого параллельно подключен к управляющему входу управляемой линии задержки 26, к другому входу перемножителя 14.1, входу фазовращателя 13, первому входу нормирующего блока 19 измерителя коэффициента взаимного различия 2 и к входу блока измерения отношения энергии сигнала к спектральной плотности шума 8, ravlyaetsya delay line 26 and the output of controlled delay line 26 is connected in parallel to the inputs of the multipliers 14.1 and 14.2 meter coefficient of mutual differences 2, the modulator output 1.2 in the communication line connected to the first input key 27, the output of which is connected in parallel to the control input of the controllable delay line 26, to the other input of multiplier 14.1 entry phase shifter 13, the first input of the normalizing coefficient meter unit 19 2 and the mutual differences to the input signal power measuring unit related to a spectral noise density 8 ыход которого подключен к первому входу делителя 24 измерителя порогового значения коэффициента взаимного различия 9, выход фазовращателя 13 подключен к второму входу перемножителя 14.2, выходы перемножителей 14.1, 14.2 подключены соответственно к входам интеграторов 15.1, 15.2, выходы которых подключены соответственно к входам квадраторов 16.1, 16.2, выходы которых подключены к входам сумматора 17, выход которого подключен к второму входу стробирующего блока 18, выход которого подключен к второму входу нормирующего блока 19; Exit is connected to the first input of divider 24 meter threshold coefficient mutual differences 9, the output of the phase shifter 13 is connected to the second input of the multiplier 14.2, multipliers outputs 14.1 and 14.2 respectively connected to the inputs of the integrators 15.1, 15.2, outputs of which are respectively connected to the squarer inputs 16.1, 16.2 whose outputs are connected to inputs of an adder 17, whose output is connected to the second input of the gate unit 18, whose output is connected to the second input of the normalizing unit 19; входы элемента ИЛИ 28 подключены к первому и второму выходам компаратора 10, а выход элемента ИЛИ 28 подключен к установочному S входу RS-триггера 34, сбросовый R вход которого соединен с третьим выходом компаратора 10, а выход RS-триггера 34 соединен с первым входом элемента И 29, с первым входом элемента И 30 и управляющими входами устройств для вычисления математического ожидания 31 и 32, причем второй вход элемента И 29 соединен с выходом аналого-цифрового преобразователя 12 и с первым входом компаратора 10, а второй вход элемента И 30 соединен с выходом д Inputs of the OR gate 28 are connected to first and second outputs of comparator 10 and an output of OR 28 is connected to the mounting S input of RS-trigger 34, the effluent R input of which is connected to the third output of the comparator 10, and output RS-flip-flop 34 is connected to the first input element and 29, a first input of aND gate 30 and the control inputs of the device for computing the expectation 31 and 32, wherein the second element input of the aND 29 is connected to the output of analog-to-digital converter 12 and to a first input of the comparator 10, and the second input of aND gate 30 is connected to yield d елителя 24 и со вторым входом компаратора 10, а выход элемента И 29 и выход элемента И 30 соединены с первыми входами соответствующих им устройств для вычисления математического ожидания 31 и 32, причем выходы устройств для вычисления математического ожидания 31 и 32 подключены к входам компаратора 33, а выходы компаратора 33 подключены к четвертому и пятому входам блока вывода результатов контроля 11; elitelya 24 and the second input of the comparator 10 and the output of AND gate 29 and an output of AND 30 are connected to first inputs of the respective devices for them to compute expectation 31 and 32, wherein the device outputs to calculate expectation 31 and 32 are connected to inputs of the comparator 33, and the outputs of the comparator 33 is connected to the fourth and fifth inputs of inspection results output unit 11; причем вход инвертора 36, первый вход элемента ИЛИ 35, вход регистра сдвига 38 являются входом устройства для вычисления математического ожидания, причем выход инвертора 36 соединен со вторым входом элемента ИЛИ 35, выход которого соединен с входом регистра сдвига 37, выход которого соединен с входом счетчика 42, с первым входом элемента И 46 и со вторыми входами группы элементов И 39.1-39.m, причем первые входы группы элементов И 39.1-39.m соединены с соответствующими выходами регистра сдвига 38, а выходы группы элементов И 39.1-39.m соединены с соответствующи wherein the input of inverter 36, a first input of OR gate 35, shift register input 38 is an input device for calculating the expectation, the output of inverter 36 is connected to the second input of the OR gate 35, whose output is connected to the input of shift register 37 whose output is connected to counter input 42, a first input of aND gate 46 and to the second inputs of the aND 39.1-39.m group, wherein the first inputs of aND gates 39.1-39.m group are connected to respective outputs of the shift register 38 and the outputs of the aND group 39.1-39.m connected to suitable и входами группы сумматоров 40.1-40.m-40.n, вторые входы которых соединены с соответствующими выходами регистра 41, также сумматоры 40.1-40.m-40.n соединены последовательно между собой для осуществления переносов значений в старшие разряды, причем вход, служащий для осуществления переноса в старший разряд, сумматора 40.n соединен с первым входом элемента И 44, второй вход которого соединен с последним выходом регистра 41, а выход элемента И 44 соединен со сбросовым входом регистра 41 и со сбросовым входом счетчика 42, а выходы сумматоров 40.1-40.m-40.n соединены с and the inputs of adders group 40.1-40.m-40.n, second inputs of which are connected to respective outputs of the register 41, and adders 40.1-40.m-40.n are connected in series with each other to perform transfers the values ​​to the higher level, the input, serving for transfer to the MSB, 40.n adder connected to a first input of aND gate 44, a second input coupled to an output of the last register 41, and the output of aND element 44 is connected to the reset input of register 41 and to the reset input of the counter 42, and outputs adders 40.1-40.m-40.n are connected to оответствующими входами регистра 41 и с соответствующими входами делителя 43, другой вход которого соединен с выходом счетчика 42, а выход делителя 43 является выходом устройства для вычисления математического ожидания; The appropriate input register 41 and to respective inputs of a divider 43, the other input of which is connected to the output of the counter 42 and the output of divider 43 is the output of the device for computing the expectation; управляющие входы устройств для вычисления математического ожидания 31 и 32 соединены с входом инвертора 45, выход которого соединен со вторым входом элемента И 46, причем выход элемента И 46 соединен со сбросовым входом регистра сдвига 37. the control inputs of devices for computing the expectation 31 and 32 are connected to the input of inverter 45, whose output is connected to a second input of AND gate 46, the output of AND element 46 is connected to the reset input of shift register 37.

Принцип работы предлагаемого устройства основан на переходе от дифференцированного анализа форм и параметров сигналов, поступающих из линии связи, к комплексному анализу свойств этих сигналов. The principle of operation of the device based on the transition from differentiated analysis of shapes and parameters of signals coming from the communication line to the complex analysis of the properties of these signals. Несложный дифференцированный параметрический анализ сигналов с квадратурной амплитудной модуляцией показывает, что количество параметров, характеризующих качество формируемых сигналов, модулированных многоуровневой квадратурной фазовой модуляцией, колеблется от 20 (с минимальным количеством комбинаций в кодах Треллиса) до 66 (при 32 комбинациях). A simple analysis of differential parametric signals QAM indicates that the number of parameters characterizing the quality of generated signals modulated multilevel quadrature phase modulation varies from 20 (with a minimum number of combinations in the Trellis codes) to 66 (at 32 combinations). Причем отклонение отдельного параметра, такого как нестабильность несущей частоты или нестабильность амплитуды, может вызвать искажения всех комбинационных составляющих. Moreover, deviation of the individual parameter, such as instability of the carrier frequency or amplitude instability can cause distortion of the combination components. Использование традиционных методов параметрического контроля весьма проблематично из-за высоких временных и аппаратурных затрат, причем параметрический контроль такой значительной совокупности параметров невозможен в режиме реального времени. Using traditional methods of parametric control is problematic due to high temporal and hardware costs, the parametric control such a large set of parameters is impossible in real time.

На канал связи могут воздействовать внешние дестабилизирующие факторы, такие как аддитивная и мультипликативные помехи, обусловленные электромагнитной несовместимостью между каналом передачи информации и внешними электромагнитными устройствами, осуществляющими электромагнитные излучения в широком диапазоне частот. On channel connection may affect external destabilizing factors such as additive and multiplicative noise caused by electromagnetic incompatibility between the information transfer channel and external electromagnetic devices performing electromagnetic radiation in a wide frequency range. Внешние воздействия электромагнитных полей оказывают влияния на форму передаваемого сигнала, как в кабеле, так и в радиоканале. External exposure to electromagnetic fields affect the shape of the transmitted signal as in the cable, and the radio channel. Также в канале связи может происходить искажение сигнала за счет несанкционированного доступа и попыток считывания информации. Also, signal distortion may occur in the communication channel due to unauthorized access and information reading attempts. Полученный сигнал из канала связи поступает в модем на приемной стороне системы связи, выполняющий и дополнительную функцию формирователя эталонного принимаемого сигнала, так как модем является активным элементом, то есть помимо пассивной фильтрации и передачи цифровой информации на вход компьютера он осуществляет демодуляцию сигнала и восстановление исходной цифровой последовательности со стандартными значениями амплитуд, скоростей и фаз передаваемых видеосигналов. The resulting signal from the communication channel is supplied to the modem at the receiving side of the communication system that performs additional function generator of the reference received signal, since the modem is an active element, i.e. in addition to the passive filtering, and transmit digital information to the computer input he performs signal demodulation and recovery of the original digital sequence of the standard values ​​of the amplitudes, velocities and phases of the transmitted video signals.

Вероятность изменения математического ожидания случайного отклонения формы и параметров сигнала в случае воздействия внешней среды на канал связи крайне мала, так как для изменения математического ожидания сигнала необходимо длительное систематическое отклонение, а значит, что при индикации устройством состояния неисправности канала передачи данных и нахождении математического ожидания случайного отклонения формы и параметров сигнала в пределах допусков можно говорить о неисправности линии связи канала передачи данных, а в случае The probability of change of the expectation of random deviations of form and signal parameters in the case of the external environment on the communication channel is extremely small, since changes of the expectation of the signal it takes a long bias, so that when a device failure state indication data channel and finding the mathematical expectation of a random deflection shape and parameters within tolerances signal can speak of fault link data channel, and in case выхода математического ожидания за пределы допустимых значений искажение сигнала происходит в оконечной передающей аппаратуре. Exit the expectation of range signal distortion occurs in the terminal transmission equipment.

Устройство работает следующим образом. The apparatus operates as follows. Проходя по линии связи модулированный информационный сигнал после прохождения по кабелям претерпевает искажения, обусловленные влиянием внешней среды распространения на линию связи (шумов, изменений температуры, влажности и т.д.). Passing through the link modulated data signal after passing through cables undergoes distortion due to the influence of the environment on the communication line proliferation (noise, temperature changes, humidity, etc.). Компьютер работает в симплексном режиме, то есть пока не будет принят кадр из канала связи, компьютер передавать свой информационный кадр в канал связи не будет. The computer operates in simplex mode, that is, until it is received by the frame of the communication channel, a computer to transmit a data frame in a communication channel is not. Заранее, перед началом работы, в регистр 7 вводится значение вероятности ошибочного приема элемента сигнала Р ош , даваемое по техническому условию на контролируемый канал передачи данных, включающий в себя линию связи и оконечное передающее оборудование. In advance before working, the register 7 is introduced the probability of erroneous reception signal P err element given by the Technical controlled condition on the data channel including a link and a transmitting terminal equipment. Автоматический цикл контроля осуществляется в момент поступления на вход демодулятора 1.1 модулированного сигнала из линии связи. Automatic control cycle is performed at the time of receipt at the demodulator input signal from a modulated 1.1 link. Модулированный искаженный информационный сигнал из линии связи Sк(t) поступает на вход демодулятора 1.1, где происходит его демодуляция, то есть несущая частота, модулированная определенной информационной импульсной кодовой последовательностью с помощью одной из видов модуляции (например, многоуровневой квадратурной модуляции), преобразуется в последовательность прямоугольных видеосигналов, с выхода демодулятора 1.1 поступающих параллельным кодом на вход компьютера. The modulated distorted information signal from the communication line SK (t) is input to the demodulator 1.1, where it is demodulated, i.e. the carrier frequency modulated by a particular information pulse code sequence using one of the modulation types (for example, multilevel quadrature modulation) is converted into a sequence of rectangular video signals output from the demodulator 1.1 arriving parallel code on a computer input. Одновременно параллельный сигнал поступает на входы элементов ИЛИ 4, ИЛИ-НЕ 5 и через линии задержки 25.1-25.n на первые входы элементов И 3.1-3.n. Simultaneously, the parallel signal supplied to the inputs of OR elements 4 NOR 5 and 25.1-25.n through the delay line to the first inputs of AND gates 3.1-3.n. В этом случае на выходе элемента ИЛИ-НЕ 5 формируется логический ноль, а на выходе элемента ИЛИ 4 формируется логическая единица, которая подается на установочный вход триггера 6, тем самым обеспечивается на его выходе логическая «1», которая поступает на вторые входы элементов И 3.1-3.n и первый вход элемента И 20. Линии задержки 25.1-25.n задерживают параллельный демодулированный сигнал на время окончания переходных установочных процессов в элементах ИЛИ 4, ИЛИ-НЕ 5, триггере 6. Параллельный кодовый сигнал через линии задержки 25.1-25.n поступает на пер In this case, at the output of OR-NO element 5 is formed by a logic zero, and formed a logical unit output OR 4 element, which is fed to an installation trigger input 6, thereby providing at its output a logic "1", which is supplied to the second inputs of AND gates 3.1-3.n and a first input of aND gate 20. 25.1-25.n parallel delay lines delaying the demodulated signal to the end time of transition elements in the installation process OR 4, NOR 5, 6. parallel trigger code signal through the delay line 25.1- 25.n enters the lane ые входы элементов И 3.1-3.n, проходит через них и поступает на параллельный вход модулятора 1.2. s inputs of AND 3.1-3.n, it passes therethrough and is supplied to the parallel input of the modulator 1.2. Модулятор 1.2 модулирует кодовый сигнал, который можно считать эталонным Sэ(t), так как он еще не испытал влияния отрицательных факторов среды распространения (линии связи). 1.2 modulator modulates the coded signal, which can be regarded as a reference Se (t), since it has not yet experienced a negative influence factors propagation environment (communication line). С выхода линии связи и с входа демодулятора 1.2 контролируемый сигнал S(к) поступает через управляемую линию задержки 26 на первые входы перемножителей 14.1 и 14.2. From the output link and input monitored signal demodulator 1.2 S (k) is supplied through a controlled delay line 26 to the first inputs of the multipliers 14.1 and 14.2. Управляемая линия задержки 26 будет задерживать сигнал до момента, когда на выходе ключа 27, подключенного к управляющему входу управляемой линии задержки 26, появится сигнал. Controlled delay line 26 will delay the signal until the moment when the output switch 27 connected to the control input of the controllable delay line 26, a signal appears. Сигнал в управляемой линии задержки 26 будет задержан на время, необходимое для окончания переходных процессов в демодуляторе 1.1, элементах ИЛИ 4, ИЛИ-НЕ 5, триггере 6, элементах И 3.1-3.n, модуляторе 1.2, а также на время обработки полученного информационного сигнала в компьютере. Signal to controllable delay line 26 will be delayed by the time required for closure transients in 1.1 demodulator, OR elements 4, 5, NOR, flip-flop 6, elements and 3.1-3.n, 1.2 modulator, as well as processing time information obtained signal in the computer. С выхода модулятора 1.2 сигнал Sэ(t) поступает на вход ключа 27, с выхода которого на второй вход перемножителя 14.1 непосредственно и через фазовращатель 13, обеспечивающий получение сигнала, сопряженного по Гильберту с поступающим на его вход сигналом, на второй вход перемножителя 14.2. From the output of the modulator signal Se 1.2 (t) is input to the key 27, the output of which a second input of multiplier 14.1 directly and through a phase shifter 13 providing reception signal by Hilbert conjugated with the incoming signal at its input, a second input of multiplier 14.2. Ключ 27 открывается и пропускает сигнал с выхода модулятора, если на его управляющий вход поступает сигнал логической единицей с выхода триггера 6, то есть ключ 27 открывается на время прохождения модулированного искаженного информационного сигнала именно из линии связи Sк(i). The key 27 opens and passes a signal output from the modulator, if its control input signal enters the logic unit 6 from the output of the flip-flop, i.e. the key 27 opens the passage to the modulated information signal is distorted from link SK (i). Результаты перемножения с выходов перемножителей 14.1, 14.2 поступают на сигнальные входы интеграторов 15.1, 15.2, где происходит интегрирование на интервале времени, равном длительности модулированной кодовой последовательности. multiplication results output from the multipliers 14.1 and 14.2 provided to signal inputs of the integrators 15.1, 15.2, where the integration is over the time interval equal to the duration of the modulated code sequence. С выходов интеграторов 15.1, 15.2 сигналы поступают на входы квадраторов 16.1, 16.2, а затем с их выходов - на соответствующие входы сумматора 17. С выхода сумматора 17 сигнал поступает на информационный вход стробирующего блока 18, на управляющий вход которого при окончании получения кодовой последовательности демодулятором 1.1, с выхода элемента ИЛИ-НЕ 5 начало сформированной логической единицы является сигналом стробирования и данная логическая единица поступает на управляющие входы интеграторов 15.1, 15.2 для их сброса в нулевое состояние, с выхода с From the outputs of the integrators 15.1, 15.2 of the signals applied to inputs of the squarer 16.1, 16.2, and then outputs them - to the corresponding inputs of the adder 17. The output signal of the adder 17 is supplied to the data input gating unit 18, the control input at which the receiving end code sequence demodulator 1.1, the output of OR-NO 5 beginning logical unit is formed by a gating signal, and this logical unit is supplied to the control inputs of the integrators 15.1, 15.2 to their reset to the zero state, the output with робирующего блока 18 сигнал поступает на вход нормирующего блока 19, состоящего из измерителя мощности эталонного сигнала Sэ(t) и делителя напряжения (не показаны, в соответствии с прототипом см. АС РФ №2071107, кл. 6 G05В 23/02), на другой вход нормирующего блока 19 поступает эталонный сигнал Sэ(t), на выходе нормирующего блока 19 будет присутствовать напряжение, представляющее собой результат измерения коэффициента взаимного различия контролируемого сигнала Sк(t) на входе демодулятора 1.1 из линии связи и эталонного сигнала Sэ(t) на выходе модулятора 1.2 в л robiruyuschego signal unit 18 is input to the normalizing unit 19, consisting of a power meter is the reference signal Se (t) and a voltage divider (not shown, in accordance with the prior art, see. AU RF №2071107, Cl. 6 G05V 23/02), on the other input normalizing unit 19 receives the reference Se signal (t), the output of the normalizing unit 19 would present voltage representing a result of measuring the coefficient of mutual differences controlled SK signal (t) at the demodulator input 1.1 of the communication line and a reference Se signal (t) at the output modulator 1.2 l инию связи, описываемого следующим выражением: iniyu connection described by the following expression:

Figure 00000001

где S k (t), S э (t) - функции времени, определяющие структуру соответственно контролируемого и эталонного сигналов; where S k (t), S e (t) - a function of time, determining the structure of the controlled respectively and reference signals;

S э *(t) - функция времени, сопряженная по Гильберту с S э (t); S e * (t) - a function of time, with Gilbert conjugate of S e (t);

P э - мощность эталонного сигнала; P e - a reference signal power;

Т - длительность элемента эталонного сигнала. T - the duration of the reference signal element.

Результат измерения g=G с выхода нормирующего блока 19 измерителя коэффициента взаимного различия 2 поступает на информационный вход аналого-цифрового преобразователя 12, откуда величина напряжения G, преобразованного в цифровую форму, поступает на первый вход компаратора 10. С выхода регистра 7 поступает ранее заданное значение Р ош на второй вход элемента И 20, на первый вход которого поступает разрешающий сигнал с выхода триггера 6. С выхода элемента И 20 значение Р ош поступает на вход удвоителя 21, в удвоителе 21 значение Р ош удваивается и с вы The measurement result of g = G output from the normalizing unit 19 measuring the coefficient of mutual differences 2 is supplied to the data input of the analog-digital converter 12, where the voltage value G, digitized, fed to a first input of the comparator 10. The output of the register 7 is supplied previously set value P err on the second input of aND gate 20, to a first input of which receives the enable signal from the output of flip-flop 6. with the element 20 and the output value P err is input doubler 21, a doubler 21 doubles the value of P err and you хода удвоителя 21 поступает на вход квадратора 22, где происходит возведение в квадрат удвоенного значения Р ош , с выхода квадратора 22 полученное значение поступает на вход логарифмического устройства 23, с выхода которого сигнал поступает на второй вход делителя 24, на первый вход которого поступает сигнал, определяющий значение h 2 с выхода блока измерения энергии сигнала к спектральной плотности шума (h 2 ). stroke doubler 21 is input to squarer 22, where the squaring twice the value P err, output from the squarer 22 the obtained value is input to a logarithmic unit 23, from which output signal is supplied to the second input of the divider 24, to a first input of which receives the signal, determines the value of h 2 from the output signal energy measurement unit to the noise spectral density (h 2).

На выходе делителя 24 будет присутствовать кодовая комбинация, представляющая собой результат измерения порогового значения КВР для данной вероятности ошибки Р ош исследуемого канала At the output of the divider 24 is present the codeword representing the result of measurement CWR threshold for this error probability P err channels investigated

Figure 00000002

С выхода делителя 24 значение g пор поступает на второй вход компаратора 10, где происходит сравнение значений g и g пор . From the output of the divider 24 the value of g then fed to a second input of the comparator 10, where the comparison of the values g and pore g. В зависимости от полученного результата g<g пор , g=g пор , g>g пор на одном из трех соответствующих выходах компаратора 10 появится единица, которая поступает на один из входов блока 11 вывода результатов контроля (для индикации информации «Оценка: годен», «Оценка: предельное значение», «Оценка: негоден»). Depending on the result g <g then, g = g then, g> g since one of the three respective outputs of the comparator 10 will be a unit that is supplied to one input of the block 11 output control results (for indicating information "Evaluation: pass" "Rating: limit value", "Rating: fail"). Принимается решение, что совокупность параметров линии связи, определяющих значение коэффициента взаимного различия g, находится в норме или не в норме, и совокупность отклонений значений этих параметров от номинальных значений не дает вероятность ошибки больше заданной, меньше заданной или равной заданной. The decision is made that the set of link parameters that determine the mutual difference value of the coefficient g, is normal or not normal, and the set of values ​​of these parameters deviations from nominal values ​​gives the error probability greater than a predetermined, equal or less than a predetermined specified.

В случае когда получен результат g>g пор , на соответствующем выходе компаратора 11 формируется логическая единица, которая поступает на сбросовый R вход триггера 34, и тем самым обеспечивается логический нуль на выходе триггера 34. Если же полученный результат g<g пор или g=g пор , то на одном из соответствующих выходов компаратора 11 формируется логическая единица, которая поступает на один из входов элемента ИЛИ 28, и на выходе элемента ИЛИ 28 формируется логическая единица, которая поступает на установочный S вход триггера 34, тогда на выходе тригге In the case where the result obtained g> g then, the corresponding output of the comparator 11 is generated logic unit, which enters the effluent R input of trigger 34, and thus provides a logic zero at the output of flip-flop 34. If the result g <g pore or g = g then, at one of the respective outputs of the comparator 11 is generated logic unit, which is supplied to one input of OR gate 28 and the output of the OR gate 28, a logical unit is formed, which is supplied to the input latch setup S 34, then the output Trigg ра 34 формируется логическая единица, которая поступает на входы элементов И 29 и И 30, то есть она является разрешающей. pa logical unit 34 is formed, which is supplied to inputs of AND 29 and AND 30, i.e. it is the resolution. На другой вход элемента И 29 поступает величина g с выхода АЦП 12, а на вход элемента И 30 поступает значение g пор с выхода делителя 24. В случае формирования разрешающей логической единицы с выхода триггера 34 устройство для вычисления математического ожидания 31 вычисляет математическое ожидание величины g, а устройство для вычисления математического ожидания 32 - математическое ожидание величины g пор . The other input of AND gate 29 receives the value g output from the ADC 12 and to the input of AND gate 30 then receives the value g output from the divider 24. In the case of forming resolution logic one output from the flip-flop device 34 for calculating the expectation 31 calculates expectation values g and a device for calculating the expectation 32 - expectation value g pore. Причем g пор будет флуктуировать по причине изменения величины спектральной плотности шума, поступающей на вход делителя 24. Далее в компараторе 33 происходит сравнение полученных математических ожиданий. Wherein g pore will fluctuate due to changes in the magnitude of the spectral density of the noise arriving at the input divider 24. Further, the comparator 33 compares the received mathematical expectations. В случае когда отклонение математического ожидания g от g пор выше допустимого, на первом выходе компаратора 33 формируется логическая единица, которая поступает на соответствующий вход блока вывода результатов контроля 11 для индикации информации: «Неисправна оконечная передающая аппаратура канала передачи данных», а в случае когда отклонение математического ожидания g от g пор в пределах допусков, на втором выходе компаратора 33 формируется логическая единица, которая поступает на соответствующий вход блока вывода результатов контроля 1 In the case where the deviation of the expectation g of g far above the permissible, the first output of the comparator 33 is generated logic unit, which is supplied to a corresponding input output unit 11 control results indicate information, "Defective terminal transmission equipment data channel", and in the case where deviation from expectation g g pore tolerances on the second output of the comparator 33 is generated logic unit, which is supplied to the corresponding input of the output test results 1 1 для индикации информации: «Неисправна линия связи канала передачи данных». 1 to indicate information, "Defective data channel communication link." Устройства для вычисления математического ожидания работают в моменты поступления сигналов на их входы, а в остальное время работы всего устройства находятся в режиме ожидания, так как для вычисления математического ожидания случайного отклонения формы и параметров сигнала необходимо использование большого промежутка времени, и чем больше промежуток времени, тем точнее будут результаты вычисления математического ожидания случайного отклонения формы и параметров сигнала, а значит, и результат работы всего устройства будет точнее. Device for computing the expectation operate at the instants of receipt of signals at their inputs, and the rest of the operation of all devices are idle, since for the calculation of the mathematical expectation of a random deviations of form and signal parameters is necessary to use a large amount of time, and the greater the time interval, the more accurate the calculation of the mathematical expectation of a random deviations of form and signal parameters, and hence the output of the entire device is more accurate.

Устройство для вычисления математического ожидания (фигура 2) работает следующим образом. An apparatus for calculating expectation (figure 2) works as follows. На управляющий вход поступает логическая единица, а на информационный вход устройства поступает цифровая последовательность чисел, которая также поступает на входы элементов ИЛИ 35, инвертора 36 и регистра сдвига 38. На вход регистра сдвига 37 поступают всегда логические единицы, а регистр сдвига 38 заполняется исходной цифровой последовательностью. Is input to the control logic unit, and the information input device receives a digital sequence of numbers, which is also fed to the inputs of OR element 35, an inverter 36 and the shift register 38. The input shift register 37 always receives logic ones, and the shift register 38 is filled with the original digital sequence. В момент, когда последний разряд регистра сдвига 37 заполняется логической единицей, эта логическая единица с последнего разряда регистра сдвига 37 поступает на вход счетчика 43, также поступает на свой сбросовый вход и поступает на входы группы элементов И 39.1-39.m, тем самым позволяя значениям разрядов регистра сдвига 38 параллельно поступить на входы соответствующих сумматоров. At the moment when the last digit of the shift register 37 is filled with a logical unit, a logical unit with this latter shift register 37 is supplied to the discharge input of the counter 43 is also applied to its reset input and is supplied to the inputs of the AND group 39.1-39.m, thereby allowing values ​​of bits of the shift register 38 in parallel enter the respective inputs of the adders. Разрядность регистров 37 и 38 одинакова, а разрядность регистра 41 должна быть больше разрядности регистров 37 и 38. Это связано с тем, что регистр может переполниться, а значит, чем больше разрядность регистра 41, тем выше будет максимально возможная длительность вычисления математического ожидания. Bit registers 37 and 38 are identical, and word length register 41 must be greater than the bit registers 37 and 38. This is due to the fact that the register can overflow and therefore, the larger the bit width register 41, the higher will be the maximum possible duration calculating expectation. Количество сумматоров 40.1-40.m-40.n превосходит количество элементов И 39.1-39.m и равно количеству разрядов регистра 41. Сумматоры 40.1-40.m-40.n выполняют сложение значений разрядов регистра 41 и значений, поступающих с элементов И 39.1-39.m, учитывая при этом переносы значений в старшие разряды. The number of adders 40.1-40.m-40.n exceeds the number of AND gates and 39.1-39.m equal to the number of bits of register 41. Adders 40.1-40.m-40.n operate addition values ​​register 41 and the values ​​of bits coming from the AND 39.1-39.m, taking into account the transfer of meaning in the senior ranks. Результаты сложения записываются в регистр 41 и поступают на входы делителя 43, где по сути происходит вычисление среднего арифметического значения g или g пор , то есть вычисление математического ожидания. The results of addition stored in the register 41 and applied to inputs of a divider 43, where in fact there is the calculation of the arithmetic mean values g or g pore, i.e. calculating the expectation. В случае когда последний разряд регистра 41 равен единице и на вход, соответствующий переносам, сумматора 40.n поступает логическая единица, считается, что регистр 41 переполнился, и на выходе элемента И 44 формируется логическая единица, которая поступает на сбросовый вход регистра 41 и на сбросовый вход счетчика 42, то есть происходит обнуление регистра 41 и счетчика 42. Вычисления начинаются заново. In the case where the last digit of register 41 is one and the input of the corresponding port-adder logical unit 40.n is supplied, it is assumed that the register 41 is full and the output of the AND logical unit 44 is formed, which is supplied to the reset input of register 41 and reset input of the counter 42, i.e. there is zero register 41 and counter 42. the calculations begin again. В случае когда на управляющий вход будет поступать логический ноль, вычисления производиться не будут. In the case where the control input of a logic zero will flow, calculation will not be made.

Технический результат заключается в контроле уже не только линии связи канала передачи данных, но и всего канала передачи данных в целом, что позволяет повысить достоверность контроля канала передачи данных. The technical result is to control not only the link data channel, but also the entire data channel as a whole, which improves the accuracy of monitoring the data channel.

Claims (1)

  1. Устройство для автоматизированного контроля линии связи канала передачи данных, содержащее модем, состоящий из демодулятора и модулятора, измеритель коэффициента взаимного различия (ИКВР), состоящий из двух перемножителей, фазовращателя, двух интеграторов, двух квадраторов, сумматора, стробирующего блока и нормирующего блока, группу элементов И, элемент ИЛИ, элемент ИЛИ-НЕ, триггер, регистр, блок измерения отношения энергии сигнала к спектральной плотности шума, измеритель порогового значения коэффициента взаимного различия, состоящий Device for the automated control of link data transmission channel comprising a modem composed of the demodulator and modulator, the meter factor of mutual differences (IKVR) consisting of two multipliers, the phase shifter, two integrators, two squarer, an adder, a strobe unit and a normalizing unit, a group of elements AND, an OR, OR-NO element, flip-flop, a register unit for measuring signal energy to the noise spectral density ratio threshold meter mutual differences consists из элемента И, удвоителя, квадратора, логарифмирующего устройства, делителя; of the AND gate, doubler, quad, logarithmic device divider; компаратор, блок вывода результатов контроля, группу линий задержки, аналого-цифровой преобразователь, управляемую линию задержки, ключ, отличающееся тем, что с целью повышения достоверности контроля качества линии связи канала передачи данных и оконечного передающего оборудования, являющихся составными частями канала передачи данных, дополнительно введены элемент ИЛИ, два элемента И, RS-триггер, компаратор, два устройства для вычисления математического ожидания, состоящие из двух элементов ИЛИ, двух инверторов, регистра, двух регистро comparator output unit control results, delay lines band, an analog-digital converter, a controllable delay line, the key is characterized in that in order to increase the reliability of the quality control of link data transmission channel and terminal transmission equipment that are integral parts of the data transmission channel, further introduced an OR gate, two AND gates, RS-flip-flop, a comparator, the two devices for computing the expectation consisting of two OR elements, two inverters, a register, the two registers сдвига, группы элементов И, группы сумматоров, счетчика, делителя, элемента И, причем входы элемента ИЛИ подключены к первому и второму выходам первого компаратора, сравнивающего коэффициент взаимного различия с пороговым значением коэффициента взаимного различия (КВР), а выход элемента ИЛИ подключен к установочному S входу RS-триггера, сбросовый R вход которого соединен с третьим выходом первого компаратора, сравнивающего коэффициент взаимного различия с пороговым значением КВР, а выход RS-триггера соединен с первыми входами двух элемент shear group of AND gates, a group of adders counter divider element and wherein the inputs of the OR gate are connected to first and second outputs of the first comparator comparing the coefficient of mutual differences with a threshold coefficient of mutual differences (CWR) and an output of OR connected to the mounting S input of RS-trigger effluent R input of which is connected to the third output of the first comparator comparing the coefficient of mutual differences with a threshold value CWR and output RS-flip-flop is connected to first inputs of two element ов И и управляющими входами устройств для вычисления математического ожидания, причем второй вход первого из них соединен с выходом аналого-цифрового преобразователя и с первым входом первого компаратора, а второй вход второго из них соединен с выходом измерителя порогового значения КВР и со вторым входом первого компаратора, а выход каждого из элементов И соединен с входами соответствующих им устройств для вычисления математического ожидания, причем выходы устройств для вычисления математического ожидания подключены к входам компар s D and the control inputs of devices for computing the expectation, the second input of the first of them connected to the output of analog-to-digital converter and the first input of the first comparator and the second input of the second of them connected to the output threshold value meter CWR and with a second input of said first comparator and the output of each of aND gates connected to the inputs of the corresponding devices to calculate their expectation, the device outputs to calculate expectation connected to inputs comparo тора, сравнивающего математическое ожидание флуктуации коэффициента взаимного различия и математическое ожидание флуктуации порогового значения КВР, а выходы компаратора, сравнивающего математические ожидания, подключены к четвертому и пятому входам блока вывода результатов контроля, причем вход устройства для вычисления математического ожидания является входом первого инвертора, первым входом первого элемента ИЛИ и входом первого регистра сдвига, которые являются составными компонентами устройства для вычисления математическо torus comparing expectation fluctuation coefficient of mutual differences and expectation fluctuation threshold CWR, and the outputs of the comparator comparing the expectations, connected to the fourth and fifth inputs of the output unit control results, the input of the device for computing the expectation is the input of the first inverter, a first input and a first OR input of the first shift register, which are constituent components of the device for calculating the mathematical о ожидания, причем выход первого инвертора соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом второго регистра сдвига, выход которого соединен с входом счетчика, с первым входом второго элемента ИЛИ и со вторыми входами группы элементов И, причем первые входы группы элементов И соединены с соответствующими выходами первого регистра сдвига, а выходы группы элементов И соединены с соответствующими входами группы сумматоров, вторые входы которых соединены с соответствующими выходами регистра, также сумматоры on standby, the first inverter output is connected to a second input of said first OR gate, the output of which is connected to the input of the second shift register, the output of which is connected to the counter input, to a first input of the second OR gate and the second inputs of the group of AND gates, the first inputs of the group of elements and connected to the respective first shift register outputs, and the outputs of the group of aND gates are connected to respective inputs of adders group, whose second inputs are connected to respective register outputs, as combiners соединены последовательно между собой для осуществления переносов значений в старшие разряды, причем вход, служащий для осуществления переноса в старший разряд, последнего сумматора соединен с первым входом элемента И, второй вход которого соединен с последним выходом регистра, а выход элемента И соединен со сбросовым входом регистра и со сбросовым входом счетчика, а выходы сумматоров соединены с соответствующими входами регистра и с соответствующими входами делителя, другой вход которого соединен с выходом счетчика, а выход делителя connected in series with each other to perform transfers the values ​​to the higher level, the input, which serves for transfer to the MSB, the last adder is connected to the first input of the AND gate, a second input coupled to the last register output and the output of AND gate is connected to the reset input of register and with the reset input of the counter and the outputs of the adders are connected to corresponding inputs of the register and with the corresponding inputs of the divider, the other input of which is connected to the counter output and the output of divider является выходом устройства для вычисления математического ожидания; is the output of the device for computing the expectation; управляющие входы устройств для вычисления математического ожидания соединены с входом второго инвертора, выход которого соединен со вторым входом элемента И, причем выход элемента И соединен со сбросовым входом второго регистра сдвига. the control inputs of devices for computing the expectation connected to the input of the second inverter, whose output is connected to the second input of the AND, the output of AND element is connected to the reset input of the second shift register.
RU2012108314/08A 2012-03-05 2012-03-05 Apparatus for controlling data transmission channel quality RU2504830C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2012108314/08A RU2504830C2 (en) 2012-03-05 2012-03-05 Apparatus for controlling data transmission channel quality

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2012108314/08A RU2504830C2 (en) 2012-03-05 2012-03-05 Apparatus for controlling data transmission channel quality

Publications (2)

Publication Number Publication Date
RU2012108314A RU2012108314A (en) 2013-09-10
RU2504830C2 true RU2504830C2 (en) 2014-01-20

Family

ID=49164624

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012108314/08A RU2504830C2 (en) 2012-03-05 2012-03-05 Apparatus for controlling data transmission channel quality

Country Status (1)

Country Link
RU (1) RU2504830C2 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1001489A1 (en) * 1981-03-11 1983-02-28 Предприятие П/Я М-5308 Method of monitoring occupied radiotelephonic communication channels by single-to-noise ratio
RU2019038C1 (en) * 1991-12-17 1994-08-30 Научно-технический центр Федерального агентства правительственной связи и информации при Президенте Российской Федерации Device for monitoring of communication channels
WO1995028041A1 (en) * 1994-04-08 1995-10-19 Echelon Corporation Apparatus and method for detecting a signal in a communications system
RU2304847C2 (en) * 2005-10-31 2007-08-20 Общество с ограниченной ответственностью научно-производственное объединение "Волакс" Device for computerized control of data-transfer channel communication link
WO2011053970A2 (en) * 2009-11-02 2011-05-05 Qualcomm Incorporated Channel status reporting
WO2011100583A2 (en) * 2010-02-12 2011-08-18 Yitran Communications Ltd. Digital communication system for use in high noise channels

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1001489A1 (en) * 1981-03-11 1983-02-28 Предприятие П/Я М-5308 Method of monitoring occupied radiotelephonic communication channels by single-to-noise ratio
RU2019038C1 (en) * 1991-12-17 1994-08-30 Научно-технический центр Федерального агентства правительственной связи и информации при Президенте Российской Федерации Device for monitoring of communication channels
WO1995028041A1 (en) * 1994-04-08 1995-10-19 Echelon Corporation Apparatus and method for detecting a signal in a communications system
RU2304847C2 (en) * 2005-10-31 2007-08-20 Общество с ограниченной ответственностью научно-производственное объединение "Волакс" Device for computerized control of data-transfer channel communication link
WO2011053970A2 (en) * 2009-11-02 2011-05-05 Qualcomm Incorporated Channel status reporting
WO2011100583A2 (en) * 2010-02-12 2011-08-18 Yitran Communications Ltd. Digital communication system for use in high noise channels

Also Published As

Publication number Publication date
RU2012108314A (en) 2013-09-10

Similar Documents

Publication Publication Date Title
Bar-David Communication under the Poisson regime
Ghozzi et al. Cyclostatilonarilty-based test for detection of vacant frequency bands
KR100338006B1 (en) Digital direction finding receiver
JP3796357B2 (en) Optical signal quality monitor
US6570933B1 (en) Method in digital quadrature modulator and demodulator, and digital quadrature modulator and demodulator
US20050031029A1 (en) Measuring apparatus and measuring method
US7305025B2 (en) Measurement instrument and measurement method
JP5237452B2 (en) Apparatus and method for sensing a presence of a transmission signal in a radio channel
US20080187073A1 (en) Transmitter Apparatus
US6313781B1 (en) Simultaneous intrapulse analysis, direction finding and LPI signal detection
CA2056679C (en) Automatic monitoring of digital communication channel conditions using eye patterns
EP0501722B1 (en) Transmission line length measurement method
US4412299A (en) Phase jitter detector
Gooding Performance monitor techniques for digital receivers based on extrapolation of error rate
US4057759A (en) Communication receiving apparatus
Castello et al. A fast and accurate PMU algorithm for P+ M class measurement of synchrophasor and frequency
US20030202573A1 (en) Measuring apparatus and measuring method
US6594595B2 (en) Apparatus for and method of measuring cross-correlation coefficient between signals
US4336541A (en) Simultaneous signal detector for an instantaneous frequency measurement receiver
US4566100A (en) Bit error rate measuring system
US7356109B2 (en) Apparatus for and method of measuring clock skew
US7233962B2 (en) Optical error simulation system
US6002561A (en) Arcing fault detection module
FR2479614A1 (en) Method of monitoring error rate on bits
US3391344A (en) Digital signal synchronous detector with noise blanking means

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20140306

NF4A Reinstatement of patent

Effective date: 20150510

MM4A The patent is invalid due to non-payment of fees

Effective date: 20160306