RU2485694C2 - Method and device of ds-code generation - Google Patents
Method and device of ds-code generation Download PDFInfo
- Publication number
- RU2485694C2 RU2485694C2 RU2011114966/08A RU2011114966A RU2485694C2 RU 2485694 C2 RU2485694 C2 RU 2485694C2 RU 2011114966/08 A RU2011114966/08 A RU 2011114966/08A RU 2011114966 A RU2011114966 A RU 2011114966A RU 2485694 C2 RU2485694 C2 RU 2485694C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- bit
- bits
- block
- Prior art date
Links
Images
Classifications
-
- Y02B60/50—
Abstract
Description
Настоящее изобретение относится к области передачи цифровых данных в высокоскоростных последовательных коммуникационных интерфейсах, используемых в каналах типа «точка-точка». Данное устройство может найти применение при построении распределенных вычислительных систем, используемых, в том числе, в бортовых вычислительных комплексах.The present invention relates to the field of digital data transmission in high-speed serial communication interfaces used in point-to-point channels. This device can find application in the construction of distributed computing systems used, including, in on-board computer systems.
В качестве аналога из уровня техники известно устройство кодирования 8b/10b, применяемое при последовательной передаче данных по каналу, представляющему собой одну волоконно-оптическую линию связи [Patent US №6295010 B1. 8b/10b Encoded system and method. Data of patent: Sep.25, 2001. Appl. No.: 09/345,913. Filed: Jul. 1, 1999]. Устройство реализует известный способ кодирования 8b/10b ["Fibre Channel - Physical and Signaling Interface (FC-PH) - Rev 4.3", Proposed Working Draft, American National Standard for Information Systems, pp.1-387 (Jun. 1, 1994)]. Для представления восьми битов данных применяется избыточное кодирование в виде 10-битового символа, что позволяет обнаруживать некоторые ошибки при передаче данных в канале вследствие наличия запрещенных избыточных комбинаций. Для обеспечения поэлементной (побитовой) синхронизации при данном кодировании, относящегося к самосинхронизирующимся кодам, необходимо периодически передавать специальный символ (К-символ), который используется приемником для подстройки фазы своего задающего генератора под фазу задающего генератора передатчика. Такая схема фазовой подстройки является сложной и требует специальной проработки на аналоговом уровне. Так как оба генератора должны работать на одинаковой фиксированной частоте, то уход частоты хотя бы одного генератора означает рассинхронизацию процесса передачи и отказ канала. Таким образом, недостатком этого устройства и известного способа кодирования 8b/10b является ограничение более чем на 20% пропускной способности канала и низкая надежность, что имеет существенное значение для бортовых и встраиваемых применений.As an analogue from the prior art, an encoding device 8b / 10b is known which is used for serial data transmission over a channel representing a single fiber-optic communication line [US Patent No. 6295010 B1. 8b / 10b Encoded system and method. Data of patent: Sep.25, 2001. Appl. No .: 09 / 345,913. Filed: Jul. 1, 1999]. The device implements the well-known 8b / 10b encoding method ["Fiber Channel - Physical and Signaling Interface (FC-PH) - Rev 4.3", Proposed Working Draft, American National Standard for Information Systems, pp.1-387 (Jun. 1, 1994) ]. To represent eight data bits, redundant coding in the form of a 10-bit symbol is used, which makes it possible to detect some errors in data transmission in the channel due to the presence of forbidden redundant combinations. To ensure element-wise (bit-wise) synchronization for a given coding related to self-synchronizing codes, it is necessary to periodically transmit a special symbol (K-symbol), which is used by the receiver to adjust the phase of its master oscillator to the phase of the master oscillator of the transmitter. This phase adjustment scheme is complex and requires special study at the analog level. Since both generators must operate at the same fixed frequency, the departure of the frequency of at least one generator means the synchronization of the transmission process and the failure of the channel. Thus, the disadvantage of this device and the known encoding method 8b / 10b is the limitation of more than 20% of the channel capacity and low reliability, which is essential for on-board and embedded applications.
Ближайшим аналогом к заявляемому устройству является устройство формирования DS-кода, используемое в коммуникационном интерфейсе [PATENT GB №91304711.4. Communication interface for serial transmission of variable length data tokens / Priority 25.05.90, №9011700. Data of filing 24.05.91. Data of publication 27.11.91. Bulletin 91/48 of European Patent Office. Publication number 0458648A2] для соединения как минимум двух хост-систем (компьютеров или процессорных модулей), причем устройство формирования DS-кода содержит первый блок DS-кодирования битов, блок формирования D-сигналов и блок формирования S-сигналов, выход стробирования которого является выходом стробирования коммуникационного интерфейса устройства, выход данных блока формирования D-сигналов является выходом данных коммуникационного интерфейса устройства, вход полного кода символа устройства соединен с входом битов символа первого блока DS-кодирования битов, вход числа битов которого соединен с входом длины символа устройства, вход записи которого является входом записи первого блока DS-кодирования битов, вход сброса которого является входом сброса устройства и соединен с входами сброса блоков формирования D- и S-сигналов, первые информационные входы которых соединены соответственно с выходом битов данных и выходом стробов первого блока DS-кодирования битов, который содержит первый сдвигающий регистр, первый счетчик, первый формирователь стробов, первый триггер бита и первый триггер строба, выход которого соединен с первым входом первого формирователя строба и является выходом стробов первого блока DS-кодирования битов, вход битов символа которого является информационным входом первого сдвигающего регистра, информационный выход которого соединен со вторым входом первого формирователя строба и информационным входом первого триггера бита, выход которого соединен с третьим входом первого формирователя строба и является выходом битов данных первого блока DS-кодирования битов, вход сброса которого соединен с входами сброса первого сдвигающего регистра, первого триггера бита, первого триггера строба и первого счетчика, информационный вход которого является входом числа битов первого блока DS-кодирования битов, вход записи которого является входом загрузки первого счетчика, выход которого соединен с входом разрешения первого сдвигающего регистра и является выходом готовности первого блока DS-кодирования битов, вход синхронизации которого соединен с входами синхронизации первого сдвигающего регистра, первого счетчика, первого триггера бита, первого триггера строба и первого формирователя строба, выход которого соединен с информационным входом первого триггера строба, причем блок формирования D-(S-) сигналов содержит первый триггер D-(S-)сигнала, вход синхронизации которого является первым входом синхронизации блока формирования D-(S-)сигналов, вход сброса которого является входом сброса первого триггера D-(S-)сигнала, информационный вход которого является первым информационным входом блока формирования D-(S-) сигналов.The closest analogue to the claimed device is a device for generating a DS code used in the communication interface [PATENT GB No. 91304711.4. Communication interface for serial transmission of variable length data tokens / Priority 05/25/90, No. 9011700. Data of filing 05/24/91. Data of publication 11/27/91. Bulletin 91/48 of European Patent Office. Publication number 0458648A2] for connecting at least two host systems (computers or processor modules), the DS-code generating device comprising a first DS-bit encoding unit, a D-signal generating unit and an S-signal generating unit, the gate signal of which is the output strobing the communication interface of the device, the data output of the D-signal generation unit is the data output of the communication interface of the device, the input of the complete device symbol code is connected to the symbol bit input of the first block DS code bits, the input of the number of bits of which is connected to the input of the symbol length of the device, the recording input of which is the recording input of the first block of DS-coding of bits, the reset input of which is the reset input of the device and connected to the reset inputs of the blocks for generating D- and S-signals, the first information the inputs of which are connected respectively to the output of the data bits and the output of the gates of the first block DS-coding of bits, which contains the first shifting register, the first counter, the first gate generator, the first bit trigger and the first tr a gate igger, the output of which is connected to the first input of the first gate driver and is the output of the gates of the first DS bit coding unit, the symbol bit input of which is the information input of the first shift register, the information output of which is connected to the second input of the first gate driver and the information input of the first bit trigger the output of which is connected to the third input of the first gate driver and is the output of the data bits of the first block of DS bit coding, the reset input of which is connected to to reset the first shift register, the first bit trigger, the first strobe trigger and the first counter, the information input of which is the input of the number of bits of the first DS-bit coding unit, the write input of which is the boot input of the first counter, the output of which is connected to the enable input of the first shift register and is the readiness output of the first block of DS bit encoding, the synchronization input of which is connected to the synchronization inputs of the first shift register, the first counter, the first bit trigger, ne the first trigger of the strobe and the first gate driver, the output of which is connected to the information input of the first trigger of the strobe, and the block for generating D- (S-) signals contains the first trigger for D- (S-) signal, the synchronization input of which is the first synchronization input of the block for forming D- (S-) signals, the reset input of which is the reset input of the first trigger of the D- (S-) signal, the information input of which is the first information input of the unit for generating D- (S-) signals.
Данное устройство реализует способ формирования из последовательности битов символа данных DS-кода, состоящего из последовательности сигналов данных D, принимающих значения соответствующих битов данных и передаваемых по отдельной линии данных коммуникационного интерфейса, и последовательности сигналов стробов S, передаваемых по отдельной линии стробирования коммуникационного интерфейса, причем состояние сигнала строба S изменятся на противоположное на границе двух смежных битовых интервалов всякий раз, когда сигналы данных в этих смежных битовых интервалах не меняют свое состояние (см. фиг.1). Данное кодирование обеспечивает более надежную синхронизацию при приеме данных по сравнению с кодированием 8b/10b, так как на приемной стороне коммуникационного интерфейса путем объединения D-сигнала и S-сигнала по функции ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR) формируется синхросигнал, изменяющий свое состояние в каждом битовом интервале, что позволяет его использование для приема сигналов данных D и дальнейшего формирования битов символов данных. Так как отпадает необходимость передачи специальных символов для обеспечения синхронизации, то соответственно повышается пропускная способность коммуникационного канала. По сравнению с традиционной параллельной синхронизацией использование DS-кодирования для передачи данных в коммуникационном интерфейсе позволяет снизить энергопотребление без снижения скоростных характеристик за счет того, что в один момент времени может происходить изменение только одного сигнала, либо сигнала стробирования S, либо сигнала данных D.This device implements a method of generating from a sequence of bits of a data symbol a DS code consisting of a sequence of data signals D taking values of the corresponding data bits and transmitted over a separate data line of a communication interface, and a sequence of signals of strobe S transmitted over a separate gating line of a communication interface, the state of the strobe signal S will be reversed at the boundary of two adjacent bit intervals whenever data signals in these ezhnyh bit intervals do not change its state (see FIG. 1). This encoding provides a more reliable synchronization when receiving data compared to 8b / 10b encoding, since on the receiving side of the communication interface by combining the D-signal and S-signal using the EXCLUSIVE OR (XOR) function, a clock signal is generated that changes its state in each bit interval that allows its use for receiving data signals D and the further formation of bits of data symbols. Since there is no need to transmit special characters to ensure synchronization, then the throughput of the communication channel increases. Compared to traditional parallel synchronization, the use of DS-coding for data transmission in the communication interface allows reducing power consumption without reducing speed characteristics due to the fact that only one signal, either the gating signal S, or the data signal D can change.
Недостатком этого устройства, осуществляющего DS-кодирование символов данных, является повышенное энергопотребление из-за того, что все элементы известного устройства работают на той же частоте, на которой осуществляется подготовка битов символов данных к выдаче и их последующая передача через коммуникационный интерфейс. Такой подход ограничивает возможность повышения быстродействие устройства, поскольку приводит к излишнему росту энергопотребления, что сужает область применения устройства и, в частности, использование в бортовых системах и для встраиваемых применений.The disadvantage of this device, which carries out DS-encoding of data symbols, is the increased power consumption due to the fact that all elements of the known device operate at the same frequency at which bits of the data symbols are prepared for output and their subsequent transmission via the communication interface. This approach limits the possibility of increasing the speed of the device, since it leads to an excessive increase in energy consumption, which narrows the scope of the device and, in particular, its use in on-board systems and for embedded applications.
Техническим результатом предлагаемого изобретения являются способ формирования DS-кода и устройство, его реализующее, которые обеспечивают расширение области применения за счет снижения роста энергопотребления при повышении быстродействия путем уменьшения в два раза частоты, на которой работают все элементы устройства формирования DS-кода, по сравнению с частотой передачи сигналов данных и стробирования через коммуникационный интерфейс.The technical result of the present invention is a method for generating a DS code and a device that implements it, which expand the scope by reducing the increase in power consumption while increasing speed by halving the frequency at which all elements of the device for generating a DS code work, in comparison with frequency of data signals and gating through a communication interface.
Настоящее изобретение предназначено для энергосберегающего кодирования сигналов при организации высокоскоростного обмена информацией между процессорными узлами или компьютерами по последовательному интерфейсу при использовании DS-кодирования и может быть использовано при создании высокопроизводительных многопроцессорных вычислительных систем и распределенных вычислительных комплексов для применения в широких областях, требующих пониженного энергопотребления и повышения быстродействия. В предлагаемом техническом решении это достигается путем независимого DS-кодирования разделенного на два потока битов символов данных - нечетных и четных битов. Таким образом, данное устройство может быть эффективно использовано при создании высокоскоростных распределенных бортовых вычислительных комплексов, а также в различных встраиваемых применениях.The present invention is intended for energy-saving coding of signals when organizing high-speed information exchange between processor nodes or computers via a serial interface using DS encoding and can be used to create high-performance multiprocessor computing systems and distributed computing systems for use in wide areas requiring lower power consumption and increased performance. In the proposed technical solution, this is achieved by independent DS encoding of data symbols divided into two bit streams - odd and even bits. Thus, this device can be effectively used to create high-speed distributed on-board computer systems, as well as in various embedded applications.
Технический результат достигается тем, что в устройстве формирования DS-кода, содержащем первый блок DS-кодирования битов, блок формирования D-сигналов и блок формирования S-сигналов, выход стробирования которого является выходом стробирования коммуникационного интерфейса устройства, выход данных блока формирования D-сигналов является выходом данных коммуникационного интерфейса устройства, вход полного кода символа устройства соединен с входом битов символа первого блока DS-кодирования битов, вход числа битов которого соединен с входом длины символа устройства, вход записи которого является входом записи первого блока DS-кодирования битов, вход сброса которого является входом сброса устройства и соединен с входами сброса блоков формирования D- и S-сигналов, первые информационные входы которых соединены соответственно с выходом битов данных и выходом стробов первого блока DS-кодирования битов, который содержит первый сдвигающий регистр, первый счетчик, первый формирователь стробов, первый триггер бита и первый триггер строба, выход которого соединен с первым входом первого формирователя строба и является выходом стробов первого блока DS-кодирования битов, вход битов символа которого является информационным входом первого сдвигающего регистра, информационный выход которого соединен со вторым входом первого формирователя строба и информационным входом первого триггера бита, выход которого соединен с третьим входом первого формирователя строба и является выходом битов данных первого блока DS-кодирования битов, вход сброса которого соединен с входами сброса первого сдвигающего регистра, первого триггера бита, первого триггера строба и первого счетчика, информационный вход которого является входом числа битов первого блока DS-кодирования битов, вход записи которого является входом загрузки первого счетчика, выход которого соединен с входом разрешения первого сдвигающего регистра и является выходом готовности первого блока DS-кодирования битов, вход синхронизации которого соединен с входами синхронизации первого сдвигающего регистра, первого счетчика, первого триггера бита, первого триггера строба и первого формирователя строба, выход которого соединен с информационным входом первого триггера строба, причем блок формирования D-(S-)сигналов содержит первый триггер D-(S-)сигнала, вход синхронизации которого является первым входом синхронизации блока формирования D-(S-)сигналов, вход сброса которого является входом сброса первого триггера D-(S-)сигнала, информационный вход которого является первым информационным входом блока формирования D-(S-)сигналов, введены второй блок DS-кодирования битов, элемент НЕ, повторитель синхросигнала, элемент ИЛИ, причем выход элемента ИЛИ является выходом готовности устройства, вход полного кода символа которого соединен с входом битов символа второго блока DS-кодирования битов, вход числа битов которого соединен с входом длины символа устройства, вход записи которого является входом записи второго блока DS-кодирования битов, вход сброса которого соединен с входом сброса устройства, вход синхронизации которого соединен с входами повторителя синхросигнала и элемента НЕ, выход которого соединен с первыми входами синхронизации блоков формирования D- и S-сигналов и входом синхронизации первого блока DS-кодирования битов, выход готовности которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом готовности второго блока DS-кодирования битов, вход синхронизации которого соединен с выходом повторителя сигналов и со вторыми входами синхронизации блоков формирования D- и S-сигналов, второй информационный вход блока формирования S-сигналов соединен с выходом стробов второго блока DS-кодирования битов, выход битов данных которого соединен со вторым информационным входом блока формирования D-сигналов, причем второй блок DS-кодирования битов содержит второй сдвигающий регистр, второй счетчик, второй триггер бита, второй триггер строба и второй формирователь строба, выход которого соединен с первым входом второго формирователя строба и является выходом стробов второго блока DS-кодирования битов, вход битов символа которого является информационным входом второго сдвигающего регистра, информационный выход которого соединен со вторым входом второго формирователя стробов и с информационным входом второго триггера бита, выход которого соединен с третьим входом второго формирователя стробов и является выходом битов данных второго блока DS-кодирования битов, вход сброса которого соединен с входами сброса второго сдвигающего регистра, второго триггера бита, второго триггера строба и второго счетчика, информационный вход которого является входом числа битов второго блока DS-кодирования битов, вход записи которого является входом загрузки второго счетчика, выход которого соединен с входом разрешения второго сдвигающего регистра и является выходом готовности второго блока DS-кодирования битов, вход синхронизации которого соединен с входами синхронизации второго сдвигающего регистра, второго счетчика, второго триггера бита, второго триггера строба и второго формирователя строба, выход которого соединен с информационным входом второго триггера строба; блок формирования D-(S-)сигналов содержит второй триггер D-(S-)сигнала и мультиплексор сигналов, выход которого является выходом данных (стробирования) блока формирования D-(S-)сигналов, первый вход синхронизации которого соединен с управляющим входом мультиплексора сигналов, первый и второй входы которого соединены с выходами соответственно первого и второго триггеров D-(S-)сигнала, вход сброса второго триггера D-(S-)сигнала соединен с входом сброса блока формирования D-(S-)сигналов, второй вход синхронизации которого является входом синхронизации второго триггера D-(S-)сигнала, информационный вход которого является вторым информационным входом блока формирования D-(S-)сигналов.The technical result is achieved by the fact that in the device for generating a DS code containing a first DS-bit coding unit, a D-signal generating unit and an S-signal generating unit, the gating output of which is the gating output of the device communication interface, the data output of the D-signal generating unit is the data output of the communication interface of the device, the input of the complete symbol code of the device is connected to the input of the symbol bits of the first block of DS bit coding, the input of the number of bits of which is connected to the input the symbol length of the device, the recording input of which is the recording input of the first DS-bit coding block, the reset input of which is the device reset input and is connected to the reset inputs of the D- and S-signal generating blocks, the first information inputs of which are connected respectively to the data bit output and output the gates of the first block of DS-bit coding, which contains the first shifting register, the first counter, the first gate generator, the first bit trigger and the first gate trigger, the output of which is connected to the first input of the first of the first gate driver is the gate output of the first DS-bit coding block, the symbol bit input of which is the information input of the first shift register, the information output of which is connected to the second input of the first gate driver and the information input of the first bit trigger, the output of which is connected to the third input of the first driver the gate and is the output of data bits of the first block of DS-bit coding, the reset input of which is connected to the reset inputs of the first shift register, the first trigger bit, the first strobe trigger and the first counter, the information input of which is the input of the number of bits of the first block of DS-coding of bits, the recording input of which is the boot input of the first counter, the output of which is connected to the enable input of the first shift register and is the ready output of the first DS-coding block bits, the synchronization input of which is connected to the synchronization inputs of the first shift register, the first counter, the first bit trigger, the first strobe trigger and the first strobe driver, output which is connected to the information input of the first strobe trigger, wherein the D- (S-) signal generating unit contains a first D- (S-) signal trigger, the synchronization input of which is the first synchronization input of the D- (S-) signal generating unit, whose reset input is the reset input of the first trigger of the D- (S-) signal, the information input of which is the first information input of the block for generating D- (S-) signals, the second DS-bit coding block, the element is NOT, the clock repeater, the OR element, and the element output OR is I have a device ready output, the input of the full character code of which is connected to the symbol bits input of the second DS-bit coding unit, the number of bits of which is connected to the symbol length input of the device, the recording input of which is the recording input of the second DS-bit coding unit, whose reset input is connected with the reset input of the device, the synchronization input of which is connected to the inputs of the clock repeater and the element NOT, the output of which is connected to the first synchronization inputs of the blocks for generating D- and S-signals and the synchronization input the first block of DS bit coding, the readiness output of which is connected to the first input of the OR element, the second input of which is connected to the ready output of the second block of DS bit coding, the synchronization input of which is connected to the output of the signal repeater and to the second synchronization inputs of the D and S-signals, the second information input of the S-signal generating unit is connected to the strobe output of the second DS-bit coding unit, the data bit output of which is connected to the second information input of the D-signal generating unit and the second block of DS-bit coding contains a second shift register, a second counter, a second bit trigger, a second strobe trigger and a second strobe driver, the output of which is connected to the first input of the second gate shaper and is the gate output of the second DS-bit encoding block, input the bits of the symbol of which is the information input of the second shift register, the information output of which is connected to the second input of the second gate generator and to the information input of the second bit trigger, the output of which connected to the third input of the second gate generator and is the data bit output of the second block of DS bit coding, the reset input of which is connected to the reset inputs of the second shift register, second bit trigger, second strobe trigger and second counter, the information input of which is the input of the number of bits of the second block DS-coding of bits, the recording input of which is the boot input of the second counter, the output of which is connected to the enable input of the second shift register and is the readiness output of the second DS DS encoding bit, the synchronization input of which is connected to the synchronization inputs of the second shift register, second counter, second bit trigger, second strobe trigger and second strobe driver, the output of which is connected to the information input of the second strobe trigger; the D- (S-) signal generating unit contains a second D- (S-) signal trigger and a signal multiplexer, the output of which is the data output (gating) of the D- (S-) signal generating unit, the first synchronization input of which is connected to the control input of the multiplexer signals, the first and second inputs of which are connected to the outputs of the first and second triggers of the D- (S-) signal, respectively, the reset input of the second trigger of the D- (S-) signal is connected to the reset input of the D- (S-) signal generation block, the second input synchronization which is the input synchronization and the second trigger of the D- (S-) signal, the information input of which is the second information input of the unit for generating D- (S-) signals.
В предлагаемом техническом решении реализуется способ формирования DS-кода, включающий независимое формирование стробов для нечетной и четной последовательностей из общего потока битов данных, при котором сигнал стробирования для каждого нечетного (четного) бита данных формируется таким образом, чтобы общее число сигналов единичного значения в предыдущей и текущей парах битов данных и сигналов стробирования для последовательности нечетных (четных) битов было четным, причем последовательности нечетных и четных битов данных посредством мультиплексирования объединяются в единый поток сигналов данных (D-сигналов) и соответственно полученные последовательности нечетных и четных сигналов стробирования посредством мультиплексирования объединяются в единый поток сигналов стробирования (S-сигналов). При этом первый (второй) блок DS-кодирования битов символа реализует независимое DS-кодирование последовательности нечетных (четных) битов путем генерации сигнала стробирования согласно предложенному способу формирования DS-кода.The proposed technical solution implements a method for generating a DS code, including the independent generation of gates for odd and even sequences from a common data bit stream, in which a gating signal for each odd (even) data bit is generated so that the total number of signals of a single value in the previous and the current pair of data bits and gating signals for the sequence of odd (even) bits was even, and the sequence of odd and even data bits was m multiplexing are combined into a single stream of data signals (D-signals) and, accordingly, the obtained sequences of odd and even gating signals by multiplexing are combined into a single stream of gating signals (S-signals). In this case, the first (second) block of DS-coding of symbol bits implements independent DS-coding of the sequence of odd (even) bits by generating a gating signal according to the proposed method for generating a DS-code.
Благодаря этому в предлагаемом техническом решении обеспечивается возможность для повышения скорости передачи данных в коммуникационном интерфейсе при одновременном ограничении роста энергопотребления за счет разделения всех элементов устройства на два временных домена. Первый временной домен, включающий элементы устройства, непосредственно осуществляющие выдачу данных, работает на частоте передачи данных. Второй временной домен, в который включены все остальные элементы устройства, осуществляющие DS-кодирование выдаваемых данных, работает на частоте, меньшей в два раза по сравнению с частотой передачи данных. Поскольку в данном техническом решении имеется возможность минимизировать число триггеров, работающих на максимальной частоте передачи данных, то это способствует снижению потребляемой мощности по сравнению с прототипом при одинаковых значениях скорости передачи данных. Кроме того, реализация в устройстве при выдаче данных независимого и одновременного DS-кодирования символов данных, разделенных на два потока нечетных и четных битов, позволяет уменьшить временные задержки при формировании D- и S-сигналов и повысить скорость их передачи в коммуникационном интерфейсе. Отдельные элементы устройства могут быть реализованы стандартными средствами из данной области техники, при этом только системное решение, предложенное в рамках настоящего изобретения, позволяет достигнуть соответствующего технического результата.Due to this, the proposed technical solution provides an opportunity to increase the data transfer rate in the communication interface while limiting the growth of energy consumption by dividing all elements of the device into two temporary domains. The first temporary domain, which includes elements of the device that directly provide data output, operates at a data transfer frequency. The second temporary domain, which includes all the other elements of the device that perform DS-coding of the output data, operates at a frequency that is less than half the frequency of the data transfer. Since in this technical solution it is possible to minimize the number of triggers operating at the maximum data transfer frequency, this helps to reduce the power consumption compared to the prototype at the same data rate. In addition, the implementation in the device when issuing data of independent and simultaneous DS encoding of data symbols, divided into two streams of odd and even bits, can reduce time delays in the formation of D and S signals and increase the speed of their transmission in the communication interface. Individual elements of the device can be implemented by standard means from the given field of technology, and only the system solution proposed in the framework of the present invention allows to achieve the corresponding technical result.
Детально сущность данного технического решения поясняется описанием со ссылками на фигуры чертежей, где на фиг.1 показаны временные диаграммы, поясняющие на примере DS-кодирование 10-битового символа данных и формирование D- и S-сигналов для его передачи в коммуникационном интерфейсе устройства. На фиг.2 показан известный вариант применения устройства 1 формирования DS-кода. На фиг.3 - представлена структурная схема устройства, на фиг.4 - структурная схема первого (второго) блока DS-кодирования битов, на фиг.5 - функциональная схема блока формирования D-(S-)сигналов. На фиг.6 представлены временные диаграммы, иллюстрирующие на конкретном примере применение правил формирования стробов в первом и втором блоках DS-кодирования битов для предложенного способа формирования DS-кода для разделенного на два потока - нечетных и четных битов - 10-битового символа данных. На фиг.7 показаны временные диаграммы при загрузке битов символа данных в устройство. На фиг.8 показаны временные диаграммы, поясняющие работу элементов устройства при формировании D-(S-)сигналов для 10-битового символа данных.The essence of this technical solution is explained in detail with a description with reference to the figures of the drawings, in which Fig. 1 shows timing diagrams explaining, for example, DS-coding of a 10-bit data symbol and the formation of D- and S-signals for its transmission in the communication interface of the device. Figure 2 shows a known application of the
Устройство 1 формирования DS-кода содержит (см. фиг.3) первый блок 2 DS-кодирования битов, блок 3 формирования D-сигналов, второй блок 4 DS-кодирования битов, блок 5 формирования S-сигналов, элемент 6 НЕ, повторитель 7 синхросигнала, элемент 8 ИЛИ, вход 9 синхронизации устройства, вход 10 сброса устройства, выход 11 готовности устройства, вход 12 полного кода символа устройства, вход 13 длины символа устройства, вход 14 записи устройства, выход 15 данных коммуникационного интерфейса устройства, выход 16 стробирования коммуникационного интерфейса устройства, выход 17 битов данных первого блока 2 DS-кодирования битов, выход 18 стробов первого блока 2 DS-кодирования битов, выход 19 битов данных второго блока 4 DS-кодирования битов, выход 20 стробов второго блока 4 DS-кодирования битов, выход 21 элемента 6 НЕ, выход 22 повторителя 7 синхросигнала, выход 23 готовности первого блока 2 DS-кодирования битов, выход 24 готовности второго блока 2 DS-кодирования битов.The DS
Первый (второй) блок 2 (4) DS-кодирования битов содержит (см. фиг.4) первый (второй) сдвигающий регистр 25 (30), первый (второй) счетчик 26 (31), первый (второй) формирователь 27 (32) строба, первый (второй) триггер 28 (33) бита, первый (второй) триггер 29 (34) строба, вход битов символа 35 (36), вход 37 (38) числа битов, вход 39 записи, вход 40 (41) синхронизации блока 2 (4), вход 10 сброса, выход 17 (19) битов данных блока 2 (4), выход 18 (20) стробов блока 2 (4), выход 23 (24) готовности.The first (second) block 2 (4) of DS-bit coding contains (see Fig. 4) a first (second) shift register 25 (30), a first (second) counter 26 (31), a first (second) driver 27 (32 ) strobe, the first (second) trigger 28 (33) bits, the first (second) trigger 29 (34) strobe, input bits of the character 35 (36), input 37 (38) the number of bits,
Блок 3 (5) формирования D-(S-)сигналов содержит (см. фиг.5) первый триггер 42 (45) D-(S-)сигнала, второй триггер 43 (46) D-(S-)сигнала, первый (второй) мультиплексор 43 (47) сигналов, вход 10 сброса, первый информационный вход 48 (49) блока 3 (5), второй информационный вход 50 (51) блока 3 (5), первый вход 52 синхронизации, второй вход 53 синхронизации, выход 15 (16) данных (стробирования) блока 3 (5).Block 3 (5) generating D- (S-) signals contains (see FIG. 5) a first trigger 42 (45) of a D- (S-) signal, a second trigger 43 (46) of a D- (S-) signal, the first (second) signal multiplexer 43 (47),
На временных диаграммах, иллюстрирующих предложенный способ формирования DS-кода (см. фиг.6), показано: а - разделение 10 битов символа данных на последовательности нечетных битов и четных битов и запись этих последовательностей соответственно в первый блок 2 и во второй блок 4 DS кодирования битов, b - формирование стробов для нечетной и четной последовательностей битов данных на выходах соответственно первого блока 2 и второго блока 4, с - формирование D- и S-сигналов на выходах 15 и 16 устройства 1 DS-кодирования символов данных.The time diagrams illustrating the proposed method for generating the DS code (see Fig. 6) show: a - dividing 10 bits of the data symbol into sequences of odd bits and even bits and writing these sequences to the
На временных диаграммах, иллюстрирующих загрузку битов символа данных в устройство (см. фиг.7), показано: а - синхросигналы на входе 40 синхронизации первого блока 2 DS кодирования битов, b - изменение состояния первого счетчика 26, с - изменение сигнала готовности на выходе первого счетчика 26, d - синхросигналы на входе 41 синхронизации второго блока 4 DS кодирования битов, е - изменение состояния второго счетчика 31, f - изменение сигнала готовности на выходе второго счетчика 31, g - изменение сигнала готовности на выходе 11 готовности устройства, h - изменение сигнала на входе 14 записи устройства, i - изменение состояния первого сдвигающего регистра 25, j - изменение состояния второго сдвигающего регистра 30.The time diagrams illustrating the loading of data symbol bits into the device (see Fig. 7) show: a - clock signals at the
На временных диаграммах, поясняющих работу элементов устройства 1 при DS-кодировании 10-битового символа данных (см. фиг.8), показано: а - изменение сигнала на выходе счетчика 26 (31), b - изменение сигнала на входе 40 синхронизации первого блока 2 DS кодирования битов, с - изменение состояния выхода первого триггера 28 бита, d - изменение состояния выхода первого сдвигающего регистра 25, е - изменение состояния выхода первого триггера 29 строба, f - изменение сигнала на входе 41 синхронизации второго блока 4 DS кодирования битов, g - изменение состояния выхода второго триггера 33 бита, h - изменение состояния выхода второго сдвигающего регистра 30, i - изменение состояния выхода второго триггера 34 строба, j - состояния выхода первого триггера 42 D-сигнала, k - изменение состояния выхода второго триггера 43 D-сигнала, m - изменение состояния выхода первого триггера 45 S-сигнала, n - изменение состояния выхода второго триггера 46 S-сигнала, p - изменение состояния выхода 15 данных устройства, r - изменение состояния выхода 16 стробирования устройства.The time diagrams explaining the operation of the elements of
Устройство 1 формирования DS-кода обеспечивает для последовательности символов данных, поочередно загружаемых из хост-системы (компьютера) или его контроллера выдачи информации, выработку DS-кода, представляющего собой последовательность сигналов данных (D-сигналов), совпадающих по уровню с соответствующими битами данных и выдаваемых через выход 15 данных коммуникационного интерфейса, и сопровождающих их сигналов стробирования (S-сигналов), изменяющих свое состояние всякий раз, когда очередной D-сигнал не изменяет свое состояние по сравнению с предыдущим, и выдаваемых через выход 16 стробирования коммуникационного интерфейса (см. фиг.3). Входящие в состав устройства 1 первый и второй блоки 2 и 4 DS-кодирования битов предназначены для раздельного и совмещенного во времени DS-кодирования соответственно последовательностей нечетных и четных битов одного и того же символа. Блок 3 формирования D-сигналов предназначен для формирования последовательности сигналов данных полного символа и обеспечивает удвоение скорости их выдачи с выхода, являющегося выходом 15 данных устройства 1. Блок 5 формирования S-сигналов предназначен для формирования последовательности сигналов стробирования битов данных полного символа и обеспечивает удвоение скорости их выдачи с выхода, являющегося выходом 16 стробирования устройства 1. Элемент 6 НЕ и повторитель 7 синхросигнала обеспечивают формирование двух синхросигналов для тактирования соответственно первого блока 2 DS-кодирования битов по падающему фронту входного синхросигнала, а второго блока 4 DS-кодирования битов - по возрастающему фронту входного синхросигнала. Элемент 8 ИЛИ, выход которого является выходом 11 готовности устройства 1, предназначен для выработки общего сигнала готовности устройства к получению от хост-системы следующего символа для его кодирования и выдачи в коммуникационный интерфейс. Вход 9 синхронизации устройства 1 соединен с входами элемента 6 НЕ и повторителя 7 синхросигнала. Выход элемента 6 НЕ соединен с входом синхронизации первого блока 2 DS-кодирования битов и со вторыми входами синхронизации блоков формирования 3 D- и 5 S-сигналов. Выход повторителя 7 синхросигнала соединен с входом синхронизации второго блока 4 DS-кодирования битов и с первыми входами синхронизации блоков формирования 3 D-сигналов и 5 S-сигналов. Вход 10 сброса предназначен для начальной установки блоков устройства и соединен с входами сброса первого блока 2 и второго блока 4 DS-кодирования битов и с входами сброса блоков формирования 3 D-сигналов и 5 S-сигналов. Вход 12 полного кода символа устройства 1 соединен как с входом 35 битов символа первого блока 2 DS-кодирования битов, на который обеспечивается поступление только нечетных битов полного кода символа, так и с входом 36 битов символа второго блока 4 DS-кодирования битов, на который обеспечивается поступление только четных битов полного кода символа. Вход 13 длины символа устройства 1 соединен с входами 37 и 38 числа битов первого блока 2 и второго блока 4 DS-кодирования битов, при этом обеспечивается поступление двоичного кода количества нечетных битов символа на вход 37 числа битов первого блока 2 DS-кодирования битов, а двоичного кода количества четных битов символа - на вход 38 числа битов второго блока 4 DS-кодирования битов. Вход 14 записи устройства 1 соединен с входами 39 записи первого блока 2 и второго блока 4 DS-кодирования битов и предназначен для фиксации числа нечетных битов и числа четных битов символа соответственно в первом блоке 2 и втором блоке 4 DS-кодирования битов. Выход готовности 23 первого блока 2 DS-кодирования битов соединен с первым входом элемента 8 ИЛИ, второй вход которого соединен с выходом готовности 24 второго блока 4 DS-кодирования битов. Выход 17 битов данных первого блока 4 DS-кодирования битов, который обеспечивает выдачу нечетных битов символа данных в последовательном виде, начиная с младших битов символа данных соединен с первым информационным входом блока 3 формирования D-сигналов. Выход 19 битов данных второго блока 4 DS-кодирования битов, обеспечивающий выдачу четных битов символа данных в последовательном виде, начиная с младших битов соединен со вторым информационным входом блока 3 формирования D-сигналов. Выход 18 стробов первого блока 2 DS-кодирования битов предназначен для выдачи стробов, сопровождающих в последовательном виде нечетные биты символа данных, и соединен с первым информационным входом блока 5 формирования S-сигналов. Выход 20 стробов второго блока 4 DS-кодирования битов предназначен для выдачи стробов, сопровождающих в последовательном виде четные биты символа данных, и соединен со вторым информационным входом блока 5 формирования S-сигналов.The
В первом (втором) блоке 2 (4) DS-кодирования битов (см. фиг.4) первый (второй) сдвигающий регистр 25 (30) предназначен для преобразования параллельного кода в последовательный, который формируется на его информационном выходе, соединенном с информационным входом первого (второго) триггера 28 (33) бита и со вторым входом первого (второго) формирователя 27 (32) строба. Информационный вход первого сдвигающего регистра 25 (второго сдвигающего регистра 30) является входом 35 битов символа первого блока 2 (второго блока 4) DS-кодирования битов и предназначен для загрузки нечетных (четных) битов символа. Первый (второй) триггер 28 (33) бита предназначен для хранения очередного бита данных, выдвигаемого из первого (второго) сдвигающего регистра 25 (30). Выход первого (второго) триггера 28 (33) бита, являющийся выходом 17 (19) битов данных первого блока 2 (второго блока 4) DS-кодирования битов, соединен с третьим входом первого (второго) формирователя 27 (32) стробов. Первый (второй) счетчик 26 (31) предназначен для отслеживания длины последовательности нечетных (четных) битов одного символа, загруженной в первый (второй) сдвигающий регистр 25 (30) и выдаваемой из него в последовательном виде. Информационный вход первого (второго) счетчика 26 (31) соединен с входом 37 (38) числа битов первого (второго) блока 2 (4) DS-кодирования битов, с которого поступает двоичный код числа нечетных (четных) битов символа данных. Вход записи 39 первого (второго) блока 2 (4) DS-кодирования битов является входом загрузки первого (второго) счетчика 26 (31) и предназначен для записи него двоичного кода длины последовательности нечетных (четных) битов нового символа данных. Выход первого (второго) счетчика 26 (31) предназначен для формирования признака готовности, при наличии которого разрешается загрузка новой последовательности нечетных (четных) битов следующего символа в первый (второй) сдвигающий регистр 25 (30), а при отсутствии которого разрешается последовательный сдвиг загруженных битов данных. Выход первого (второго) счетчика 26 (31) соединен с входом разрешения первого (второго) сдвигающего регистра 25 (30) и является выходом 23 (24) готовности первого (второго) блока 2 (4) DS-кодирования битов. Первый (второй) формирователь 27 (32) строба предназначен для выработки последовательности сигналов стробирования, которые в соответствии с правилами формирования строба в предлагаемом способе DS-кодирования последовательностей нечетных (четных) битов сопровождают выдачу битов данных символа в коммуникационный интерфейс. Правила предложенного способа формирования DS-кода представлены в табл.1.In the first (second) block 2 (4) of DS-bit encoding (see Fig. 4), the first (second) shifting register 25 (30) is designed to convert a parallel code into a serial one, which is formed at its information output connected to the information input the first (second) trigger 28 (33) bits and with the second input of the first (second) driver 27 (32) strobe. The information input of the first shift register 25 (second shift register 30) is an input of 35 bits of the symbol of the first block 2 (second block 4) of the DS-coding of bits and is designed to download odd (even) bits of the character. The first (second) trigger 28 (33) bits is designed to store the next bit of data pushed from the first (second) shifting register 25 (30). The output of the first (second) trigger 28 (33) bits, which is the output of 17 (19) data bits of the first block 2 (second block 4) of the DS-coding bits, is connected to the third input of the first (second) driver 27 (32) gates. The first (second) counter 26 (31) is designed to track the length of the sequence of odd (even) bits of one character, loaded into the first (second) shifting register 25 (30) and issued from it in sequential form. The information input of the first (second) counter 26 (31) is connected to the input 37 (38) of the number of bits of the first (second) block 2 (4) of the DS-bit encoding, from which the binary code of the number of odd (even) bits of the data symbol is received. The
Выход первого (второго) формирователя 27 (32) строба соединен с информационным входом первого (второго) триггера 29 (34) строба. Первый (второй) триггер 29 (34) строба предназначен для запоминания в течение такта значения сформированного (i-1) строба в целях использования его для формирования значения следующего (i+1) строба (см. табл.1). Выход первого (второго) триггера 29 (34) строба соединен с первым входом первого (второго) формирователя 27 (32) строба и является выходом 18 (20) стробов первого (второго) блока 2 (4) DS-кодирования битов. Вход 40 (41) синхронизации первого (второго) блока 2 (4) DS-кодирования битов символа обеспечивает тактирование всех элементов блока 2 (4) и соединен с входами синхронизации первого (второго) сдвигающего регистра 25 (30), первого (второго) счетчика 26 (31), первого (второго) формирователя 27 (32) строба, первого (второго) триггера 28 (33) бита и первого (второго) триггера 29 (34) строба. Вход 10 сброса первого (второго) блока 2 (4) DS-кодирования битов символа обеспечивает установку начального состояния всех элементов памяти блока 2 (4) и соединен с входами сброса первого (второго) сдвигающего регистра 25 (30), первого (второго) счетчика 26 (31), первого (второго) триггера 28 (33) бита и первого (второго) триггера 29 (34) строба.The output of the first (second) gate driver 27 (32) is connected to the information input of the first (second) trigger 29 (34) of the gate. The first (second) strobe trigger 29 (34) is intended for storing the value of the generated (i-1) strobe during the clock cycle in order to use it to form the value of the next (i + 1) strobe (see Table 1). The output of the first (second) trigger 29 (34) of the gate is connected to the first input of the first (second) gate former 27 (32) and is the output 18 (20) of the gates of the first (second) block 2 (4) DS-bit encoding. The input 40 (41) of the synchronization of the first (second) block 2 (4) of DS-bit coding of the symbol provides clocking of all elements of block 2 (4) and is connected to the synchronization inputs of the first (second) shift register 25 (30), the first (second) counter 26 (31), the first (second) gate driver 27 (32), the first (second) trigger 28 (33) bits and the first (second) trigger 29 (34) of the gate. The
В блоке 3 (5) формирования D-(S-)сигналов (см. фиг.4) первый триггер 42 (45) D-(S-)сигнала предназначен для фиксации каждого нечетного D-(S-)сигнала на один такт синхронизации. Второй триггер 43 (46) D-(S-)сигнала предназначен для фиксации каждого четного D-(S-)сигнала на один такт синхронизации. Информационный вход первого триггера 42 (43) D-(S-)сигнала является первым информационным входом 46 (49) блока 3 (5) формирования D-(S-)сигналов, который предназначен для подачи нечетных D-(S-)сигналов. Информационный вход второго триггера 43 (46) D-(S-)сигнала является вторым информационным входом 50 (51) блока 3 (5) формирования D-(S-)сигналов, который предназначен для подачи четных D-(S-)сигналов. Вход синхронизации 52 блока 3 (5) формирования D-(S-)сигналов соединен с первым входом синхронизации первого триггера 42 (45) D-(S-)сигнала, обеспечивая запись значения очередного нечетного D-(S-)сигнала по возрастающему фронту в первый триггер 42 (45), и с управляющим входом первого (второго) мультиплексора 44 (46) сигналов. Вход синхронизации второго триггера 43 (46) D-(S-)сигнала является вторым входом синхронизации 53 блока 3 (5) формирования D-(S-)сигналов, который обеспечивает запись значения очередного четного D-(S-)сигнала по возрастающему фронту во второй триггер 43 (46). Вход 10 сброса блока 3 (5) формирования D-(S-)сигналов соединен с входами сброса первого триггера 42 (45) и второго триггера 43 (46) D-(S-)сигнала и обеспечивает их сброс в исходное нулевое состояние. Первый (второй) мультиплексор 44 (47) сигналов предназначен для поочередной передачи нечетных и четных D-(S-)сигналов на свой выход, который является выходом 15 (16) данных (стробирования) блока 3 (5) формирования D-(S-)сигналов. Первый и второй информационные входы первого (второго) мультиплексора 44 (47) сигналов соединены соответственно с выходами первого триггера 42 (45) D-(S-)сигнала и второго триггера 43 (46) D-(S-)сигнала. Наличие высокого уровня синхросигнала на управляющем входе первого (второго) мультиплексора 44 (47) сигналов обеспечивает подключение к его выходу первого информационного входа, при низком уровне синхросигнала - второго информационного входа мультиплексора.In block 3 (5) of the formation of D- (S-) signals (see Fig. 4), the first flip-flop 42 (45) of the D- (S-) signal is designed to fix each odd D- (S-) signal for one clock cycle . The second trigger 43 (46) of the D- (S-) signal is designed to fix each even D- (S-) signal for one clock cycle. The information input of the first trigger 42 (43) of the D- (S-) signal is the first information input 46 (49) of the block 3 (5) of the formation of D- (S-) signals, which is designed to supply odd D- (S-) signals. The information input of the second trigger 43 (46) of the D- (S-) signal is the second information input 50 (51) of the block 3 (5) of the formation of D- (S-) signals, which is designed to supply even D- (S-) signals.
Устройство 1 формирования DS-кода для символов данных работает следующим образом. В соответствии с известным вариантом применения основной задачей устройства 1 является обеспечение DS-кодирования битов символов данных при их передаче из локальной хост-системы (компьютера, процессорного узла или его контроллера ввода-вывода) в удаленную хост-систему через коммуникационный интерфейс. Локальное устройство 1 и его локальная хост-система в дальнейшем именуются как «Сторона А», удаленная хост-система - как «Сторона Б». Для обеспечения дуплексного режима взаимодействия Сторона Б также может содержать устройство 1 для DS-кодирования битов данных, передаваемых на сторону А через свой коммуникационный интерфейс. Поэтому для реализации дуплексного режима в коммуникационном канале, связывающем Стороны А и Б, должны иметься два симплексных коммуникационных канала: первый - для передачи из Стороны А в Сторону Б и второй - в обратном направлении. В каждом симплексном канале данных присутствуют две симплексные линии - для передачи D-сигналов и S-сигналов. На фиг.2 показан только один симплексный коммуникационный канал из А в Б, что достаточно для понимания сути изобретения. Линия данных (выход 15 данных коммуникационного интерфейса устройства 1) используется для передачи D-сигналов, значение которых тождественно битам передаваемого символа данных. Линия стробирования (выход 16 стробирования коммуникационного интерфейса устройства 1) используется для передачи S-сигналов, которые вырабатываются устройством 1 формирования DS-кода для сопровождения передаваемых битов символа данных.The
После окончания выдачи последовательности битов очередного символа данных устройство 1 формирует сигнал готовности на своем выходе 11 (см. фиг.3), при получении которого хост-система должна обеспечить загрузку битов нового символа данных. Хост-система выставляет полный код нового символа данных в параллельном виде на входе 12 устройства, а на входе 13 - двоичный код длины символа. Нечетные биты символа данных, поступающие на вход 35 битов символа первого блока 2 DS-кодирования битов, должны быть загружены в первый сдвигающий регистр 25 (см. фиг 4). Четные биты символа данных, поступающие на вход 36 битов символа второго блока 4 DS-кодирования битов, должны быть загружены во второй сдвигающий регистр 30. Синхронная работа всех блоков устройства обеспечивается подачей синхроимпульсов на вход 9 синхронизации устройства. При этом первый блок 2 DS-кодирования битов синхронизируется с помощью синхропоследовательности, сформированной на выходе 21 элемента 6 НЕ в инверсном виде по отношению к исходной последовательности синхроимпульсов, в то время как второй блок 4 - с помощью синхропоследовательности, сформированной на выходе повторителя 7 и совпадающей с исходной последовательностью синхроимпульсов. Разнесение на половину такта синхронизации двух блоков 2 и 4 обеспечивает снижение динамического электропотребления в блоках устройства. Загрузка нечетных битов в первый сдвигающий регистр 25 осуществляется по возрастающему фронту синхросигнала на входе 40 и при наличии единичного состояния сигнала готовности на выходе первого счетчика 26 (см. фиг.7, диаграммы а, с, i). Загрузка четных битов во второй сдвигающий регистр 30 осуществляется по возрастающему фронту синхросигнала на входе 41 и при наличии единичного уровня сигнала готовности на выходе второго счетчика 26 (см. фиг.7, диаграммы d, f, j). Сигнал записи, поступающий на вход 14 устройства, разрешает запись как числа нечетных битов символа с входа 37 в первый счетчик 26, которая осуществляется по возрастающему фронту синхросигнала на входе 40 (см. фиг.7, диаграммы a, b, h), так и числа четных битов символа с входа 38 во второй счетчик 31 - по возрастающему фронту синхросигнала на входе 41 (см. фиг.7, диаграммы d, е, h). После записи нового содержимого в счетчики 26 и 31 сигналы готовности на их выходах переходят в нулевое состояние (см. фиг.7, диаграммы с, f), запрещая загрузку новых последовательностей битов в сдвиговые регистры 25 и 30 и разрешая последовательный сдвиг загруженных битов.After the end of issuing the sequence of bits of the next data symbol, the
Как показано на диаграмме (см. фиг.6,а), биты данных подготовленного хост-системой к передаче, например, 10-битового символа в устройстве 1 DS-кодирования символов данных разделяются на две последовательности, состоящие в данном примере из пяти нечетных и пяти четных битов. Для каждой из этих последовательностей битов данных в первом блоке 2 и втором блоке 4 DS-кодирования битов одновременно и независимо формируются соответствующие последовательности из пяти стробов. Каждый из двух блоков 2 и 4 осуществляет DS-кодирование своей последовательности битов (см. фиг.6,b) в соответствии с правилами формирования строба для предложенного способа, изложенными в табл.1. Две последовательности обработанных в блоках 2 и 4 нечетных и четных битов символа данных в блоке 3 формирования D-сигналов объединяются в единую 10-битовую последовательность D-сигналов, которая поступает на выходы 16 данных коммуникационного интерфейса устройства. Сформированные в блоках 2 и 4 последовательности из пяти стробов, сопровождающие нечетные и четные биты символа данных, объединяются в единую 10-битовую последовательность S-сигналов, которая поступает (см. фиг.6,с) на выходы 17 стробирования коммуникационного интерфейса устройства.As shown in the diagram (see Fig. 6, a), the data bits prepared by the host system for transmission, for example, a 10-bit symbol in the DS-
Работа элементов блоков 2 и 4 DS-кодирования битов и блоков 3 5 формирования D-(S-)сигналов описана на примере обработки 10-битового символа данных, формат которого показан на фиг.1. Как следует из диаграмм на фиг.1 и 6, предполагается, что два последние бита предыдущего символа данных имеют нулевое значение. Запись нечетных и четных битов символа в сдвигающие регистры 25 и 30 осуществляется при единичном значении сигналов загрузки на выходах счетчиков 26 и 31 (см. диаграмму на фиг.8,а). При загрузке нечетных битов нового символа данных в первый сдвигающий регистр 25 в первом триггере 28 бита еще сохраняется нулевое значение последнего нечетного бита предыдущего символа (см. фиг.8,с), а в первом триггере 29 строба - нулевое значение сформированного строба, сопровождающего последний нечетный бит предыдущего символа (см. фиг.8,е). При нулевом значении сигнала на выходе первого счетчика 26 разрешается сдвиг данных в первом сдвигающем регистре 25 и на его выходе (см. фиг.8,d) появляется нулевое значение первого нечетного бита. Первый формирователь 27 строба в соответствии с правилом №1 (см. табл.1, столбцы 3, 4) формирует на своем выходе нулевое значение строба, который должен сопровождать первый нечетный бит нового символа. В следующем битовом интервале эти значения бита и строба записываются соответственно в триггеры 28 и 29 и появляются на их выходах (см. фиг.8,с,е). Аналогичным образом в блоке 4 DS-кодирования битов второй формирователь 32 строба в соответствии с правилом №6 при наличии на своих входах нулевого значения последнего четного бита с выхода второго триггера 33 бита (см. фиг.8,g), единичного значения сопровождающего его строба из второго триггера 34 строба (см. фиг.8,i) и единичного значения первого четного бита нового символа с выхода второго сдвигающего регистра 30 (см. фиг.8,h) вырабатывает на своем выходе нулевое значение следующего строба, который записывается во второй триггер 34 строба (см. фиг.8,i).The operation of the elements of
Таким образом, четные биты и сформированные для них стробы последовательно появляются соответственно на выходах 19 и 20 блока 4 (см. фиг.8,g, i) со сдвигом на полпериода входного синхросигнала (см. фиг.8,b или 8,f) по отношению к нечетным битам данных и стробам, появляющимся на выходах 17 и 18 блока 2 (см. фиг.8,с, е) соответственно. Нечетные биты данных поступают в блок 3 формирования D-сигналов на первый информационный вход 48 (см. фиг.4) и поочередно перезаписываются в первый триггер 42 D-сигнала (см. фиг.8,j) по возрастающему фронту синхросигнала на первом входе 52 синхронизации блока 3 (см. фиг.8,b). Четные биты данных поступают в блок 3 формирования D-сигналов на второй информационный вход 50 и поочередно перезаписываются во второй триггер 43 D-сигнала (см. фиг.8,k) по возрастающему фронту синхросигнала на втором входе 53 синхронизации блока 3 (см. фиг.8,f). Нечетные стробы поступают в блок 5 формирования S-сигналов на первый информационный вход 49 и поочередно перезаписываются в первый триггер 45 S-сигнала (см. фиг.8,m) по возрастающему фронту синхросигнала на первом входе 52 синхронизации блока 5 (см. фиг.8,b). Четные стробы поступают в блок 5 формирования S-сигналов на второй информационный вход 51 и поочередно перезаписываются во второй триггер 46 S-сигнала (см. фиг.8,n) по возрастающему фронту синхросигнала на втором входе 53 синхронизации блока 5 (см. фиг.8,f). Первый мультиплексор 44 сигналов во время действия нулевого полупериода синхросигнала на своем управляющем входе (см. фиг.8,b) передает на выход 15 блока 3 состояние нечетного D-сигнала с выхода первого триггера 42 D-сигнала. В течение единичного полупериода синхросигнала на выход первого мультиплексора 44 сигналов передается состояние четного D-сигнала с выхода второго триггера 43 D-сигнала. Объединенная последовательность нечетных и четных D-сигналов, соответствующая битам полного символа, с выхода 15 данных поступает в коммуникационный интерфейс с частотой, в два раза превышающей частоту, на которой работают первый блок 2 и второй блок 4 DS-кодирования (см. фиг.8,p). Аналогичным образом второй мультиплексор 47 сигналов формирует из нечетных и четных S-сигналов объединенную последовательность S-сигналов, сопровождающих D-сигналы обработанного символа. Единая последовательность S-сигналов с выхода 16 стробирования поступает в коммуникационный интерфейс с частотой, также в два раза превышающей частоту, на которой работают первый блок 2 и второй блок 4 DS-кодирования (см. фиг.8,r).Thus, the even bits and the gates formed for them sequentially appear respectively at the
Таким образом, выдача битов данных из устройства 1 формирования DS-кода в коммуникационный интерфейс осуществляется со скоростью, в два раза превышающей частоту синхросигнала, поступающего из локальной хост-системы и определяющего скорость формирования D- и S-сигналов при DS-кодировании. В рассматриваемом варианте реализации устройства 1 выдача D- и S-сигналов осуществляется на частоте 400 МГц, при этом частота синхронизации устройства, определяемая локальной хост-системой, равна 200 МГц. На частоте локальной синхронизации работает абсолютное большинство элементов устройства, и только функционирование выходных элементов - первого и второго мультиплексоров 44 и 47 сигналов соответственно в блоках 3 и 5 формирования D- и S-сигналов осуществляется на удвоенной частоте. Поскольку частота локальной синхронизации в два раза меньше скорости передачи выходных сигналов, полученных при DS-кодировании, то предлагаемое техническое решение способствует значительному снижению энергопотребления на одинаковых скоростях передачи по сравнению с прототипом, реализующим известный способ формирования DS-кода, что является важным фактором при использовании данного устройства в бортовых и встраиваемых применениях. Поэтому предложенное устройство имеет значительные функциональные преимущества перед известными аналогами.Thus, the output of data bits from the
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011114966/08A RU2485694C2 (en) | 2011-04-15 | 2011-04-15 | Method and device of ds-code generation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011114966/08A RU2485694C2 (en) | 2011-04-15 | 2011-04-15 | Method and device of ds-code generation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2011114966A RU2011114966A (en) | 2012-10-20 |
| RU2485694C2 true RU2485694C2 (en) | 2013-06-20 |
Family
ID=47145115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011114966/08A RU2485694C2 (en) | 2011-04-15 | 2011-04-15 | Method and device of ds-code generation |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2485694C2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2149509C1 (en) * | 1994-09-30 | 2000-05-20 | Квэлкомм Инкорпорейтед | Data-retrieval processor unit for extended- spectrum multiple-station communication system |
| US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
| EP1351426A1 (en) * | 2002-04-03 | 2003-10-08 | Texas Instruments Incorporated | Space time encoded wireless communication system with multipath resolution receivers |
| RU2358401C1 (en) * | 2008-02-27 | 2009-06-10 | Государственное образовательное учреждение высшего профессионального образования Московский технический университет связи и информатики | Device for transmitting and receiving discrete messages using signals with direct spreading and autocorrelation compression of spectrum |
-
2011
- 2011-04-15 RU RU2011114966/08A patent/RU2485694C2/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2149509C1 (en) * | 1994-09-30 | 2000-05-20 | Квэлкомм Инкорпорейтед | Data-retrieval processor unit for extended- spectrum multiple-station communication system |
| US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
| EP1351426A1 (en) * | 2002-04-03 | 2003-10-08 | Texas Instruments Incorporated | Space time encoded wireless communication system with multipath resolution receivers |
| RU2358401C1 (en) * | 2008-02-27 | 2009-06-10 | Государственное образовательное учреждение высшего профессионального образования Московский технический университет связи и информатики | Device for transmitting and receiving discrete messages using signals with direct spreading and autocorrelation compression of spectrum |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2011114966A (en) | 2012-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5768529A (en) | System and method for the synchronous transmission of data in a communication network utilizing a source clock signal to latch serial data into first registers and a handshake signal to latch parallel data into second registers | |
| JP5635521B2 (en) | Method and system for improving latency and reliability of serial port memory communication | |
| US20020163361A1 (en) | Source synchronous I/O without synchronizers using temporal delay queues | |
| CN104954096B (en) | A kind of high-speed synchronous serial communication data transmission method of one master and multiple slaves | |
| CN101031860B (en) | Device, system and method for dispensing clock signal | |
| US5115455A (en) | Method and apparatus for stabilized data transmission | |
| CN104022775A (en) | FIFO protocol based digital interface circuit for SerDes technology | |
| US3051929A (en) | Digital data converter | |
| CN102916914A (en) | Data receiving and processing system of analog front end | |
| CN102708086A (en) | Elastic buffer structure and method applied to universal serial bus 3.0 (USB 3.0) | |
| CN103885527A (en) | Clock skew compensation device based on RRC coding | |
| JP2021507363A (en) | Serial communication device | |
| JPH0644746B2 (en) | Parallel pulse insertion circuit | |
| CN103592594B (en) | Circuit test system and circuit testing method | |
| CN105786741B (en) | SOC high-speed low-power-consumption bus and conversion method | |
| CN103309981A (en) | ADC (analog-to-digital converter) data organization system with high storage efficiency and ADC data organization method | |
| CN107066419B (en) | Scalable adaptive NxN channel data communication system | |
| RU2485694C2 (en) | Method and device of ds-code generation | |
| US20230239256A1 (en) | Wide Elastic Buffer | |
| WO2011144058A2 (en) | Method and apparatus for implementing pulse synchronization | |
| CN202904568U (en) | Elastic buffer structure applied to universal serial bus (USB) 3.0 | |
| RU117757U1 (en) | DS CODE FORMING DEVICE | |
| TW201539193A (en) | Method and apparatus for performing de-skew control | |
| US10090965B2 (en) | Electronic circuit and method for transferring data between clock domains | |
| CN104156331A (en) | High-speed data rate matching method based on dual-port RAM (random access memory) of FPGA (field programmable gate array) |