RU2284567C1

RU2284567C1 - Logical calculation unit

Info

Publication number: RU2284567C1
Application number: RU2005112123/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2005-04-22
Filing date: 2005-04-22
Publication date: 2006-09-27

Abstract

FIELD: computation engineering.

SUBSTANCE: device has n-1 logical units, each having two AND-gates, OR-gate and two D-triggers. The first output of each logical unit is connected to its third input whereas the second input of each previous logical unit being connected to the fifth input of the following logical unit. Specific is that the fifth input of the first logical unit and the second (n-1)-th logical unit output are connected to information input and output of the logical calculation unit, respectively. The first and the second control inputs of the unit are formed by united first and united second inputs of the first-(n-1)-th logical units.

EFFECT: reduced hardware losses with functional prototype capabilities being retained.

2 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булевую функцию τ₂=х₁x₂∨x₁x₃∨х₂x₃, зависящую от трех аргументов - входных двоичных сигналов х₁, х₂, х₃∈{0,1}.Logic calculators are known (see, for example, Fig. 5.3 on p. 144 in the book by Gutnikov BC Integrated Electronics in Measuring Devices. L .: Energoatomizdat, 1988) that implement a simple symmetric Boolean function τ ₂ = x ₁ x ₂ ∨x ₁ x ₃ ∨ x ₂ x ₃ , depending on three arguments - input binary signals x ₁ , x ₂ , x ₃ ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов х₁,..., х_n∈{0,1}.The reason that impedes the achievement of the technical result indicated below when using well-known logical calculators is limited functionality due to the fact that the implementation of any of n simple symmetric Boolean functions does not work, depending on n arguments - input binary signals x ₁ , ..., x _n ∈ {0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2227931, кл. G 06 F 7/00, 2004 г.), который содержит логические модули и реализует любую из n простых симметричных булевых функций τ₁,..., τ_n, зависящих от n аргументов - входных двоичных сигналов х₁,..., х_n∈{0,1}.The closest device of the same purpose to the claimed invention in terms of features is the logic calculator adopted as a prototype (Fig. 1 in the description of the invention to RF patent 2227931, class G 06 F 7/00, 2004), which contains logic modules and implements any of n simple symmetric Boolean functions τ ₁ , ..., τ _n , depending on n arguments - input binary signals x ₁ , ..., x _n ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится большие аппаратурные затраты.The reason that impedes the achievement of the following technical result when using the prototype is the high hardware costs.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, причем в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом и выходом соответственно к второму входу второго элемента И и входу данных второго D-триггера, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом первого D-триггера и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам первого элемента И и второму входу второго элемента И, выход которого соединен с входом данных первого D-триггера, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом второго D-триггера, первый выход каждого логического модуля соединен с его третьим входом, а второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля, особенность заключается в том, что пятый вход первого и второй выход (n-1)-го логических модулей соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами первого - (n-1)-го логических модулей.The specified technical result in the implementation of the invention is achieved by the fact that in a logical computer containing n-1 logical modules, each of which contains two AND elements, an OR element and two D-flip-flops, and in each logical module the output of the first AND element is connected to the first input the second AND element and the second input of the OR element connected by the first input and output, respectively, to the second input of the second And element and the data input of the second D-trigger, the installation input and the clock input of which are connected respectively to the input m of the installation and the clock input of the first D-trigger and form respectively the first and second inputs of the logic module connected by the third, fourth and fifth inputs, respectively, to the first, second inputs of the first element And the second input of the second element And, the output of which is connected to the data input of the first D -trigger connected by a non-inverting output to the first output of the logical module, the second output of which is formed by the non-inverting output of the second D-trigger, the first output of each logical module is connected to its third input m, and the second output of each previous logical module is connected to the fifth input of the subsequent logical module, the peculiarity is that the fifth input of the first and second output of the (n-1) -th logical modules are connected respectively to the information input and output of the logical computer, the first and the second control inputs of which are formed respectively by the combined first and combined second inputs of the first - (n-1) -th logical modules.

На фиг.1 и 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.Figure 1 and 2 are respectively a diagram of the proposed logical computer and timing diagrams explaining the principle of its operation.

Логический вычислитель содержит n-1 логических модулей 1₁,..., 1_n-1. Каждый логический модуль содержит два элемента И 2₁ и 2₂, элемент ИЛИ 3, два D-триггера 4₁ и 4₂, причем выход элемента 2₁ соединен с первым входом элемента 2₂ и вторым входом элемента 3, подключенного первым входом и выходом соответственно к второму входу элемента 2₂ и входу данных D-триггера 4₂, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом D-триггера 4₁ и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам элемента 2₁ и второму входу элемента 2₂, выход которого соединен с входом данных D-триггера 4₁, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом D-триггера 4₂. Первый выход каждого логического модуля соединен с его третьим входом, второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля, а пятый вход модуля 1₁ и второй выход модуля 1_n-1 соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого подключены соответственно к объединенным первым и объединенным вторым входам модулей 1₁,..., 1_n-1.The logical computer contains n-1 logical modules 1 ₁ , ..., 1 _n-1 . Each logic module contains two elements AND 2 ₁ and 2 ₂ , element OR 3, two D-flip-flops 4 ₁ and 4 ₂ , and the output of element 2 _{1 is} connected to the first input of element 2 ₂ and the second input of element 3 connected to the first input and output respectively, to the second input of element 2 ₂ and the data input of the D-flip-flop 4 ₂ , the setup input and the clock input of which are connected respectively to the setup input and the clock input of the D-flip-flop 4 ₁ and form the first and second inputs of the logic module connected by the third, fourth and fifth inputs respectively to the lane CB, a second input member 2 ₁ and the second input element 2 _2, whose output is connected to the input of D-flip-flop data _{on April 1,} the non-inverting output connected to the first output of the logic module, the second output of which is formed by the non-inverting output of D-flip-flop ₄ February. The first output of each logic module is connected to its third input, the second output of each previous logic module is connected to the fifth input of the subsequent logic module, and the fifth input of module 1 ₁ and the second output of module 1 _{n-1 are} connected respectively to the information input and output of the logic computer, the first and the second control inputs of which are connected respectively to the combined first and combined second inputs of the modules 1 ₁ , ..., 1 _n-1 .

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 1₁,..., 1_n-1 подаются соответственно двоичные сигналы х₁,..., х_n-1∈{0,1}; на информационный вход логического вычислителя последовательно подаются двоичный сигнал х_n∈{0,1} и сигнал логического нуля (фиг.2); на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы y₁, y₂∈{0,1} (фиг.2), причем период Т сигнала у₂должен удовлетворять условию T>t₁+max(t₂, t₃) где t₁, t₂ и t₃есть длительности задержек, вносимых соответственно элементами 2₁, 2₂ и 3. Тогда сигналы на первом и втором выходах логического модуля 1_i

будут определяться рекуррентными выражениямиThe work of the proposed logical computer is as follows. The binary inputs x ₁ , ..., x _n-1 ∈ {0,1} are respectively supplied to the fourth inputs of the logic modules 1 ₁ , ..., 1 _n-1 ; the binary logic x _n ∈ {0,1} and the logic zero signal are sequentially fed to the information input of the logical computer (figure 2); pulse signals y ₁ , y ₂ ∈ {0,1} (Fig. 2), respectively, are fed to the first and second control inputs of the logic computer, and the period T of the signal at ₂ must satisfy the condition T> t ₁ + max (t ₂ , t ₃ ) where t ₁ , t ₂ and t ₃ are the durations of the delays introduced by

elements

2 ₁ , 2 ₂ and 3, respectively. Then the signals at the first and second outputs of the logic module 1 _i

will be determined by recurrence expressions

и

and

где

есть номер импульса сигнала y₂ (фиг.2); V_i0=1; W₁₀=...=W_(n-2)0=1; W₀₀=x_n; W₀₁=...=W_0(2n-3)=0. В представленной таблице приведены значения выражений (1) при n=4.Where

there is the pulse number of the signal y ₂ (figure 2); V _i0 = 1; W ₁₀ = ... = W _{(n-2) 0} = 1; W ₀₀ = x _n ; W ₀₁ = ... = W _{0 (2n-3)} = 0. The table below shows the values of expressions (1) for n = 4.

V₁₁=x₁x₄ V ₁₁ = x ₁ x ₄ V₂₁=x₂ V ₂₁ = x ₂ V₃₁=x₃ V ₃₁ = x ₃ W₁₁=x₁∨x₄ W ₁₁ = x ₁ ∨x ₄ W₂₁=1W ₂₁ = 1 W₃₁=1W ₃₁ = 1 V₁₂=0V ₁₂ = 0 V₂₂=x₁x₂∨x₂x₄ V ₂₂ = x ₁ x ₂ ∨x ₂ x ₄ V₃₂=x₃ V ₃₂ = x ₃ W₁₂=x₁x₄ W ₁₂ = x ₁ x ₄ W₂₂=x₁∨x₂∨x₄ W ₂₂ = x ₁ ∨x ₂ ∨x ₄ W₃₂=1W ₃₂ = 1 V₁₃=0V ₁₃ = 0 V₂₃=x₁x₂x₄ V ₂₃ = x ₁ x ₂ x ₄ V₃₃=x₁x₃∨x₂x₃∨x₃x₄ V ₃₃ = x ₁ x ₃ ∨x ₂ x ₃ ∨x ₃ x ₄ W₁₃=0W ₁₃ = 0 W₂₃=x₁x₂∨x₁x₄∨x₂x₄ W ₂₃ = x ₁ x ₂ ∨x ₁ x ₄ ∨x ₂ x ₄ W₃₃=x₁∨x₂∨x₃∨x₄ W ₃₃ = x ₁ ∨x ₂ ∨x ₃ ∨x ₄ V₁₄=0V ₁₄ = 0 V₂₄=0V ₂₄ = 0 V₃₄=x₁x₂x₃∨x₁x₃x₄∨x₂x₃x₄ V ₃₄ = x ₁ x ₂ x ₃ ∨x ₁ x ₃ x ₄ ∨x ₂ x ₃ x ₄ W₁₄=0W ₁₄ = 0 W₂₄=x₁x₂x₄ W ₂₄ = x ₁ x ₂ x ₄ W₃₄=x₁x₂∨x₁x₃∨x₁x₄∨x₂x₃∨x₂x₄∨x₃x₄ W ₃₄ = x ₁ x ₂ ∨x ₁ x ₃ ∨x ₁ x ₄ ∨x ₂ x ₃ ∨x ₂ x ₄ ∨x ₃ x ₄ V₁₅=0V ₁₅ = 0 V₂₅=0V ₂₅ = 0 V₃₅=x₁x₂x₃x₄ V ₃₅ = x ₁ x ₂ x ₃ x ₄ W₁₅=0W ₁₅ = 0 W₂₅=0W ₂₅ = 0 W₃₅=x₁x₂x₃∨x₁x₂x₄∨x₁x₃x₄∨x₂x₃x₄ W ₃₅ = x ₁ x ₂ x ₃ ∨x ₁ x ₂ x ₄ ∨x ₁ x ₃ x ₄ ∨x ₂ x ₃ x ₄ V₁₆=0V ₁₆ = 0 V₂₆=0V ₂₆ = 0 V₃₆=0V ₃₆ = 0 W₁₆=0W ₁₆ = 0 W₂₆=0W ₂₆ = 0 W₃₆=x₁x₂x₃x₄ W ₃₆ = x ₁ x ₂ x ₃ x ₄

Таким образом, на выходе предлагаемого логического вычислителя имеемThus, at the output of the proposed logical computer, we have

где τ₁,..., τ_n есть простые симметричные булевые функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2), настройка вычислителя (фиг.1) на реализацию функции τ_k (k∈{1,..., n}) осуществляется соответствующим количеством j=n+k-2 импульсов сигнала y₂. При этом вычислитель (фиг.1) содержит 2(n-1) элементов И, n-1 элементов ИЛИ и 2(n-1) D-триггеров. Отметим, что в состав прототипа входят 2n элементов И, n элементов ИЛИ и 2n D-триггеров.where τ ₁ , ..., τ _n are simple symmetric Boolean functions (see page 126 in the book Pospelov D. A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974). According to (2), the computer is configured (Fig. 1) to implement the function τ _k (k∈ {1, ..., n}) by the corresponding number j = n + k-2 pulses of the signal y ₂ . At the same time, the calculator (Fig. 1) contains 2 (n-1) AND elements, n-1 OR elements and 2 (n-1) D-triggers. Note that the prototype includes 2n AND elements, n OR elements, and 2n D-triggers.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами. Дополнительным достоинством предлагаемого логического вычислителя является более высокое быстродействие, так как он реализует функцию τ_k (k∈{1,..., n}) с помощью меньшего по сравнению с прототипом количества импульсов сигнала y₂.The above information allows us to conclude that the proposed logic calculator implements any of n simple symmetric Boolean functions, depending on n arguments - input binary signals, and has less hardware costs compared to the prototype. An additional advantage of the proposed logical calculator is its higher speed, since it implements the function τ _k (k∈ {1, ..., n}) using a smaller number of pulses of the signal y ₂ compared to the prototype.

Claims

A logic computer for implementing any of n simple symmetric Boolean functions depending on n arguments - input binary signals, containing n-1 logical modules, each of which contains two AND elements, an OR element, and two D-flip-flops, with an output in each logical module of the first AND element is connected to the first input of the second AND element and the second input of the OR element connected by the first input and output to the second input of the second AND element and the data input of the second D-trigger, the installation input and clock input of which are connected respectively with the setup input and the clock input of the first D-trigger and form the first and second inputs of the logic module, connected by the third, fourth and fifth inputs, respectively, to the first, second inputs of the first element And and the second input of the second element And, the output of which is connected to the input data of the first D-trigger connected by a non-inverting output to the first output of the logic module, the second output of which is formed by the non-inverting output of the second D-trigger, the first output of each logical mode It is connected to its third input, and the second output of each previous logic module is connected to the fifth input of the subsequent logical module, characterized in that the fifth input of the first and second output of the (n-1) -th logical modules are connected respectively to the information input and the output of the logic computer , the first and second control inputs of which are formed respectively by the combined first and combined second inputs of the first - (n-1) -th logical modules.