RU2168198C1 - Microcontroller network - Google Patents

Microcontroller network

Info

Publication number
RU2168198C1
RU2168198C1 RU99119676A RU99119676A RU2168198C1 RU 2168198 C1 RU2168198 C1 RU 2168198C1 RU 99119676 A RU99119676 A RU 99119676A RU 99119676 A RU99119676 A RU 99119676A RU 2168198 C1 RU2168198 C1 RU 2168198C1
Authority
RU
Grant status
Grant
Patent type
Prior art keywords
input
connected
th
module
synchronization
Prior art date
Application number
RU99119676A
Other languages
Russian (ru)
Inventor
И.В. Зотов
Original Assignee
Курский государственный технический университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Abstract

FIELD: automatics, computer engineering. SUBSTANCE: invention can be utilized while constructing distributed systems of program control over technological processes. Microcontroller network includes M*N identical modules integrated in matrix structure. Each module has program storage, address register, command register, multiplexer of logic conditions, address switch, synchronization unit, three OR gates, unit of NOT gates, register of vector of correspondence, buffer register, first and second decoders of number of synchronization vertex, first and second groups of AND gates, group of OR gates, unit of OR gates, first and second univibrators, delay element. EFFECT: expanded application field of microcontroller network, enhanced timeliness of intermodule transfer of control. 1 cl, 7 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса. The invention relates to automation and computer engineering and can find application in the construction of the distributed process control software systems, robots and robotic systems, as well as logic control subsystems multilevel hierarchical automation systems and multiprocessor broad class.

Известна распределенная система для программного управления технологическими процессами, содержащая M•N каналов (модулей), каждый из которых включает блок памяти программ, коммутатор адреса, регистры адреса и команд, мультиплексор логических условий, блоки синхронизации и анализа, буферный запоминающий блок, два блока элементов И и элемент И (а.с. 1605212 CCCP, G 05 B 19/18; опубл. 07.11.90, БИ N 41). Known distributed systems for software process control containing M • N channels (modules) each of which includes a program memory block addresses, address registers switch and commands multiplexer logic conditions, blocks of synchronization and analysis, a buffer storage unit, the two block elements and aND gate aND (AS 1,605,212 CCCP, G 05 B 19/18; publ 11.07.90, BI N 41.).

Недостатком этой системы является узкая область применения, связанная с отсутствием средств синхронизации групп параллельных участков программ, закрепленных за различными модулями. The disadvantage of this system is a narrow field of application related to the lack of synchronization means groups of parallel portions of programs assigned to the various modules. Отсутствие средств синхронизации во многих случаях является недопустимым, поскольку обусловливает возможность одновременного выполнения несовместимых команд (участков). The absence of synchronization means in many cases is unacceptable, since for the possibility of simultaneous execution of incompatible commands (sites).

Наиболее близкой к предлагаемой сети по технической сущности является дискретная микроконтроллерная сеть, содержащая M•N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, каждый модуль которой включает блок памяти программ, блок анализа, регистр-счетчик адреса, регистр команд, коммутатор адреса, мультиплексор логических условий, блок синхронизации, блок управления синхронизацией параллельных участков, триггер, с первого по четвертый блоки элементов И, с левого The closest to the proposed network of technical essence is a discrete microcontroller network containing M • N of similar modules combined in a matrix structure, where N - number of modules in the row of the matrix network structure, M - the number of rows, each module which includes a memory unit program block analysis count register addresses, an instruction register, the switch address, the multiplexer logic conditions block synchronization, the synchronization control unit parallel portions, the trigger, the first through fourth blocks of the AND, the left по седьмой элементы И, с первого по третий элементы ИЛИ (патент 2110827 РФ, G 05 B 19/18, G 06 F 9/28; опубл. 10.05.98, БИ N 13). on the seventh element and the first to third OR elements (patent of RF 2110827, G 05 B 19/18, G 06 F 9/28; publ 10.05.98, BI N 13.).

Недостатком известной сети является невысокая оперативность межмодульной передачи управления при запуске групп параллельных участков (микро)программ (алгоритмов управления), закрепленных за различными модулями, обусловленная необходимостью последовательного попарного межмодульного обмена специальными управляющими командами. A disadvantage of known network is the low efficiency intermodule transmission control at startup sets of parallel portions (micro) programs (control algorithm) assigned to the different modules, due to the need of successive pairwise intermodule exchanging special control commands. Данный недостаток ведет к снижению общего быстродействия сети. This disadvantage leads to a reduction in overall network performance. Другой недостаток указанной сети состоит в значительной сложности образующих ее модулей. Another disadvantage of this network is considerable complexity of its constituent modules.

Технической задачей, на решение которой направлено изобретение, является повышение оперативности межмодульной передачи управления в микроконтроллерной сети при запуске групп параллельных участков программ на основе организации параллельного запуска модулей, реализующих эти участки, при одновременном упрощении модулей сети. The technical problem solved by the invention is to increase transmission efficiency intermodule management microcontroller in a network startup program groups parallel portions based on the organization of running modules implementing these portions, while simplifying network modules.

Техническая задача решается тем, что в микроконтроллерную сеть, содержащую M•N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, причем вход кода операции модуля соединен с первым информационным входом коммутатора адреса, выход которого подключен к информационному входу р The technical problem is solved in that the microcontroller network containing M • N of similar modules combined in a matrix structure, where N - number of modules in the row of the matrix network structure, M - the number of rows, wherein each module comprises a memory unit programs address register, an instruction register, the multiplexer logic conditions, the switch address, the block synchronization, the first to third OR elements, wherein the module opcode input coupled to a first input of the switch address information, the output of which is connected to the data input of the p гистра адреса, выход которого подключен к адресному входу блока памяти программ, выход которого соединен с информационным входом регистра команд, выход метки конца программы которого соединен с управляющими входами коммутатора адреса, выходы кода логического условия и модифицируемого разряда адреса регистра команд подключены к управляющему и первому информационному входам мультиплексора логических условий соответственно, второй информационный вход которого соединен с входом логических условий модуля, первый вход блока синхрониза Giustra addresses, the output of which is connected to the address input of the program memory unit, whose output is connected to the data input of the register instruction, the output label program end is connected to the control inputs of switch addresses, outputs code logic condition and the modified instruction register address bit are connected to the control and the first information inputs of the multiplexer logic conditions, respectively, second information input of which is connected with the input logical conditions module, a first input sync block ии соединен с входом пуска модуля, дополнительно введен блок элементов НЕ, а каждый модуль дополнительно включает регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, первую и вторую группы элементов И, группу элементов ИЛИ, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, причем выход немодифицируемой части адреса регистра команд в объединении с выходом мультиплексора логических условий подключены к первому входу блока элементов ИЛИ и к информационному входу буф uu connected to an input start module further inserted block element HE, and each module further comprises a register vector matching, the buffer register, the first and second decoders number synchronization tops, first and second group of AND gates, a group of elements or block elements or first and a second monostable multivibrator, a delay element, the output of instruction register unmodified portion in association with addresses output multiplexer logic conditions are connected to the first input of the OR element unit and to the information input buf ерного регистра, выход которого соединен со вторым входом блока элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора адреса, выход микроопераций регистра команд подключен к выходу микроопераций модуля, вход вектора соответствия модуля соединен с информационным входом регистра вектора соответствия, выходы с первого по n-й которого (где n - максимальное число вершин синхронизации в реализуемых программах) подключены к первым входам элементов ИЛИ группы с первого по n-й соответственно, первый выход номера верш ernogo register whose output is connected to a second input of the element or the output of which is connected with the second information input of switch addresses, the output instruction register micro connected to the output micro module, the module conformity vector input connected to data input register corresponding vectors, the outputs of the first through n which th (where n - the maximum number of vertices in synchronization implemented programs) are connected to first inputs of the OR elements of the group of the first to n-th, respectively, the first output number Versh ны синхронизации регистра команд соединен с входом первого дешифратора номера вершины синхронизации, выходы с первого по n-й которого соединены со вторыми входами элементов ИЛИ группы с первого по n-й соответственно, выходы которых подключены к первым входам элементов И первой группы с первого по n-й соответственно, входы первой группы входов синхронизации модуля с первого по n-й соединены со вторыми входами элементов И первой группы с первого по n-й соответственно, выходы которых соединены с выходами группы выходов синхронизации модуля с instruction register synchronization us connected to the input of the first decoder room synchronization peaks, outputs the first through n-th is connected to the second input of OR group of the first to n-th, respectively, whose outputs are connected to first inputs of AND gates of the first group of the first to n th, respectively, the inputs of the first group synchronization module inputs the first to n-th are connected to second inputs of AND gates of the first group of the first to n-th, respectively, whose outputs are connected to outputs of band synchronization module outputs ервого по n-й соответственно, второй выход номера вершины синхронизации регистра команд соединен с входом второго дешифратора номера вершины синхронизации, выходы с первого по n-й которого подключены к первым входам элементов И второй группы с первого по n-й соответственно, входы второй группы входов синхронизации модуля с первого по n-й подключены к третьим входам элементов И первой группы с первого по n-й соответственно, выходы которых подключены к вторым входам элементов И второй группы с первого по n-й соответственно, выходы которых соед ervogo by n-d, respectively, the second output of instruction register synchronization vertex numbers connected to the input of the second decoder room synchronization peaks, outputs the first through n-th is connected to first inputs of AND gates of the second group of the first to n-th, respectively, the inputs of the second group synchronization module inputs the first to n-th inputs connected to third elements of the first group and the first to n-th, respectively, whose outputs are connected to second inputs of AND gates of the second group of the first to n-th, respectively, whose outputs are conn инены с входами первого элемента ИЛИ с первого по n-й соответственно, выход которого соединен с входом синхронизации буферного регистра и с входом первого одновибратора, выход которого подключен к входу сброса регистра команд и ко второму входу блока синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу синхронизации регистра адреса, выход метки конца участка регистра команд соединен с входом второго одновибратора, выход которого соединен с третьим входом блока синхронизаци ineny to the inputs of the first OR gate of the first to n-th, respectively, whose output is connected to the input buffer register synchronization with input of the first monostable multivibrator, whose output is connected to the instruction register reset input and the second input sync block, the first output is connected to a first input a second OR gate, whose output is connected to the synchronization register entry address tag output end instruction register portion connected to the input of a second monoflop, whose output is connected to the third input timing block и, второй выход которого подключен к входу сброса буферного регистра и к первому входу третьего элемента ИЛИ, вход настройки модуля соединен со вторым входом второго элемента ИЛИ, с входом синхронизации регистра вектора соответствия, а также с входом элемента задержки, выход которого подключен ко второму входу третьего элемента ИЛИ, выход которого подключен к входу синхронизации регистра команд, группа выходов синхронизации (1.N)-го модуля соединена с входами блока элементов НЕ, выходы которого подключены к первой группе входов синхрониза and, the second output of which is connected to the reset input buffer register and to the first input of the third OR gate, the module configuration input coupled to the second input of the second OR gate, with the register clock input matching vectors as well as to an input of a delay element whose output is connected to the second input third OR gate, the output of which is connected to the instruction register entry synchronization, synchronization group O (1.N) th module is connected to the inputs of the block elements NO, the outputs of which are connected to the first group sync input ции (i.1)-го модуля, tion (i.1) -th module,

Figure 00000002
и ко второй группе входов синхронизации (M. j)-го модуля, and synchronizing to the second group of inputs (M. j) -th module,
Figure 00000003
группа выходов синхронизации (α,β)-го модуля, group synchronization outputs (α, β) -th module,
Figure 00000004
Figure 00000005
подключена к первой группе входов синхронизации (α.β+1)-го модуля и ко второй группе входов синхронизации (α-l.β)-го модуля, группа выходов синхронизации (l.β)-го модуля соединена с первой группой входов синхронизации (l.β+l)-го модуля, группа выходов синхронизации (α,N)-го модуля соединена со второй группой входов синхронизации (α-lN)-го модуля. It is connected to a first group of synchronization inputs (α.β + 1) -th module and the second group of synchronization inputs (α-l.β) -th module outputs a synchronization group (l.β) -th module is coupled with a first group of synchronization inputs (l.β + l) th module group synchronization outputs (α, N) -th module is connected with the second group of synchronization inputs (α-lN) -th module.

Сущность изобретения поясняется чертежами, где на фиг. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 представлена функциональная схема модуля микроконтроллерной сети, на фиг. 1 is a functional diagram of the module microcontroller network, FIG. 2 изображена функциональная схема блока синхронизации, на фиг. 2 is a functional block diagram of the synchronization, in FIG. 3 дана структурная схема микроконтроллерной сети, на фиг. 3 shows a block diagram of microcontroller network, FIG. 4 приведены форматы (микро)команд, реализуемые модулем микроконтроллерной сети, на фиг. 4 shows the formats of (micro) instruction module implemented microcontroller network, FIG. 5 представлен иллюстративный пример, поясняющий принципы реализации параллельных алгоритмов (программ) в микроконтроллерной сети. 5 is an illustrative example for explaining the principles for the implementation of parallel algorithms (programs) in the microcontroller network.

Микроконтроллерная сеть (фиг. 3) содержит M•N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, а также дополнительно введенный блок элементов НЕ 36, причем группа 29 выходов синхронизации (1.N)-го модуля соединена с входами блока элементов НЕ 36, выходы которого подключены к группе 27 входов синхронизации (i.1)-го модуля, Microcontroller network (. Figure 3) comprises M • N of similar modules combined in a matrix structure, where N - number of modules in the row of the matrix network structure, M - the number of rows, and further inputted block elements NOT 36, wherein the group of 29 sync outputs ( 1.N) th module is connected to the inputs of the block elements NOT 36, whose outputs are connected to a group of 27 sync input (i.1) -th module,

Figure 00000006
и к группе 28 входов синхронизации (M. j)-го модуля, and to Group 28 of synchronization inputs (M. j) -th module,
Figure 00000007
группа 29 выходов синхронизации (α.β)-го модуля, group 29 outputs a synchronization (α.β) -th module,
Figure 00000008
Figure 00000009
подключена к группе 27 входов синхронизации (α.β+l) -го модуля и к группе 28 входов синхронизации (α-l.β)-го модуля, группа 29 выходов синхронизации (l.β)-го модуля соединена с группой 27 входов синхронизации (l.β+l)-го модуля, группа 29 выходов синхронизации (α.N)-го модуля соединена с группой 28 входов синхронизации (α-lN)-го модуля. It is connected to a group of 27 sync input (α.β + l) -th module and the synchronization of the group 28 of inputs (α-l.β) th module group 29 outputs a synchronization (l.β) th module is connected to a group of inputs 27 synchronization (l.β + l) th module group 29 outputs a synchronization (α.N) th module is connected to a group of 28 sync inputs (α-lN) -th module.

Модуль микроконтроллерной сети (фиг. 1) включает блок 1 памяти программ, регистр 2 адреса, регистр 3 команд с выходами 3.1 кода логического условия, 3.2 модифицируемого разряда адреса; Module network microcontroller (. Figure 1) includes a program memory unit 1, 2 register addresses, instruction register 3 outputs a logical condition code 3.1, 3.2 modifiable address discharge; 3.3 немодифицируемой части адреса, 3.4 микроопераций, первым выходом 3.5 номера вершины синхронизации, вторым выходом 3.6 номера вершины синхронизации, выходом 3.7 метки конца участка и выходом 3.8 метки конца программы, мультиплексор 4 логических условий, коммутатор 6 адреса, блок 10 синхронизации, первый 17, второй 15 и третий 16 элементы ИЛИ, причем вход 23 кода операции модуля соединен с первым информационным входом коммутатора 6 адреса, выход которого подключен к информационному входу регистра 2 адреса, выход которого подключен к адресному входу бло 3.3 unmodified portion of the address, 3.4 micro-ops, the first output 3.5 vertex synchronization number, the second output of 3.6 vertex synchronization number, yield 3.7 marks the end portion and the outlet 3.8 marks the end of the program, the multiplexer 4, the logical conditions, the switch 6, the address control unit 10 the synchronization, the first 17, the second 15 and third 16 element or module wherein the operation code input 23 is coupled to a first data input switch address 6, the output of which is connected to the data input of the address register 2, the output of which is connected to the address input of blo а 1 памяти программ, выход которого соединен с информационным входом регистра 3 команд, выход 3.8 метки конца программы которого соединен с управляющими входами коммутатора 6 адреса, выходы 3.1 кода логического условия и 3.2 модифицируемого разряда адреса регистра 3 команд подключены к управляющему и первому информационному входам мультиплексора 4 логических условий соответственно, второй информационный вход которого соединен с входом 21 логических условий модуля, первый вход блока 10 синхронизации соединен с входом 25 пуска модуля, а также доп and one program memory, the output of which is connected to the data input register 3 commands, yield 3.8 marks the end of the program which is connected with the control input of the switch 6 address outputs 3.1 code logic condition and 3.2 modifiable discharge register address 3 commands are connected to the control and the first data input of the multiplexer 4 logical conditions, respectively, second information input of which is connected to the input 21 of logical conditions module, a first unit 10 the clock input connected to the input 25 of the module start, and additional олнительно введенные регистр 5 вектора соответствия, буферный регистр 7, первый 8 и второй 9 дешифраторы номера вершины синхронизации, первую группу элементов И 11.1-11.n, вторую группу элементов И 12.1-12. olnitelno input vector register 5 conformity buffer register 7, 8 the first and second decoders 9 vertices synchronization number, the first group of AND gates 11.1-11.n, second group elements, 12.1-12. n, группу элементов ИЛИ 13.1-13.n, блок элементов ИЛИ 14, первый 19 и второй 18 одновибраторы, элемент 20 задержки, причем выход 3.3 немодифицируемой части адреса регистра 3 команд в объединении с выходом мультиплексора 4 логических условий подключены к первому входу блока элементов ИЛИ 14 и к информационному входу буферного регистра 7, выход которого соединен со вторым входом блока элементов ИЛИ 14, выход которого соединен со вторым информационным входом коммутатора 6 адреса, выход 3.4 микроопераций регистра 3 команд подключен к выходу 22 микроопераций мо n, or group of elements 13.1-13.n, OR block elements 14, 19 first and second monostable multivibrator 18, delay element 20, the output of 3.3 unmodified portion of the address register 3 of commands in association with the output of multiplexer 4 logical conditions are connected to the first input of the block elements OR 14 and to the data input of the buffer register 7 whose output is connected to a second input of OR block elements 14, whose output is connected to a second data input switch address 6, yield 3.4 micro instruction register 3 is connected to output 22 micro mo дуля, вход 26 вектора соответствия модуля соединен с информационным входом регистра 5 вектора соответствия, выходы с первого по n-й которого подключены к первым входам элементов ИЛИ 13.1-13.n соответственно, первый выход 3.5 номера вершины синхронизации регистра 3 команд соединен с входом дешифратора 8 номера вершины синхронизации, выходы с первого по n-й которого соединены со вторыми входами элементов ИЛИ 13.1-13.n соответственно, выходы которых подключены к первым входам элементов И 11.1-11. modulus, the input vector matching unit 26 is connected to the data input of the register 5 vector matching, the outputs from first to n-th are connected to first inputs of OR 13.1-13.n elements respectively, the first output 3.5 vertex number synchronization instruction register 3 coupled to an input of decoder 8 vertex synchronization number, the outputs of the first to n-th are connected to second inputs of OR 13.1-13.n elements respectively, whose outputs are connected to first inputs of AND gates 11.1-11. n соответственно, входы первой группы входов синхронизации модуля 27.1-27.n (27) соединены со вторыми входами элементов И 11.1-11.n соответственно, выходы которых соединены с выходами группы выходов синхронизации модуля 29.1-29.n (29) соответственно, второй выход 3.6 номера вершины синхронизации регистра 3 команд соединен с входом дешифратора 9 номера вершины синхронизации, выходы с первого по n-й которого подключены к первым входам элементов И 12.1-12. n, respectively, the inputs of the first group of synchronization inputs module 27.1-27.n (27) are connected to second inputs of the AND 11.1-11.n respectively, whose outputs are connected to outputs of band synchronization module 29.1-29.n outputs (29) respectively, the second yield 3.6 vertex number synchronization instruction register 3 coupled to an input of the decoder synchronization vertex number 9, the outputs from first to n-th are connected to first inputs of AND gates 12.1-12. n соответственно, входы второй группы входов синхронизации модуля 28.1-28. n, respectively, the inputs of the second group of inputs synchronization module 28.1-28. n (28) подключены к третьим входам элементов И 11.1 -11.n соответственно, выходы которых подключены к вторым входам элементов И 12.1 -12.n соответственно, выходы которых соединены с входами элемента ИЛИ 17 с первого по n-й соответственно, выход которого соединен с входом синхронизации буферного регистра 7 и с входом одновибратора 19, выход которого подключен к входу сброса регистра 3 команд и ко второму входу блока 10 синхронизации, первый выход которого соединен с первым входом элемента ИЛИ 15, выход которого подключен к входу синхронизации регистра 2 адр n (28) connected to third inputs of AND gates 11.1 -11.n respectively, whose outputs are connected to second inputs of AND gates 12.1 -12.n respectively, whose outputs are connected to inputs of OR element 17, the first to n-th, respectively, whose output connected to the input synchronization buffer register 7 and to the input of monostable multivibrator 19, whose output is connected to the register reset input 3 commands and to the second input 10, a synchronization unit, a first output connected to a first input of OR gate 15 whose output is connected to an input of the synchronization register 2 adr са, выход 3.7 метки конца участка регистра 3 команд соединен с входом одновибратора 18, выход которого соединен с третьим входом блока 10 синхронизации, второй выход которого подключен к входу сброса буферного регистра 7 и к первому входу элемента ИЛИ 16, вход 24 настройки модуля соединен со вторым входом элемента ИЛИ 15, с входом синхронизации регистра 5 вектора соответствия, а также с входом элемента 20 задержки, выход которого подключен ко второму входу элемента ИЛИ 16, выход которого подключен к входу синхронизации регистра 3 команд. ca, yield 3.7 marks the end of the 3 instruction register portion connected to the input of monostable multivibrator 18, whose output is connected to the third input unit 10 synchronization, the second output of which is connected to the reset input of the buffer register 7 and to the first input of the OR gate 16, the input 24 of the module configuration coupled with the second input of OR gate 15 to the input of the synchronization register 5 vector matching, and also to an input of a delay element 20, whose output is connected to the second input of the OR gate 16, whose output is connected to the instruction register 3, a synchronization input.

Блок синхронизации (фиг. 2) содержит генератор 30 импульсов, триггер 31 управления, триггер 32, первый 33 и второй 34 элементы И, элемент ИЛИ 35, первый и второй входы которого являются первым и вторым входами блока соответственно, а выход соединен с входом установки триггера 31 управления, вход сброса которого является третьим входом блока, а прямой выход подключен к входу генератора 30 импульсов, выход которого соединен с первыми входами элементов И 33 и 34, а также со счетным входом триггера 32, прямой и инверсный выходы которого подключены ко вторым в The synchronization unit (FIG. 2) contains the generator 30 pulses the control flip-flop 31, flip-flop 32, the first 33 and second 34 elements AND, an OR gate 35, the first and second inputs of which are first and second unit inputs, respectively, and an output connected to the set input control latch 31, whose reset input is the third input block and the direct output connected to the input of the pulse generator 30, whose output is connected to the first inputs of aND gates 33 and 34, as well as counting input of flip-flop 32, the direct and inverse outputs of which are connected to the second at одам элементов И 33 и 34 соответственно, выходы которых являются первым и вторым выходами блока соответственно. odes of AND gates 33 and 34, respectively, outputs of which are first and second output block, respectively.

Общие особенности функциональной организации микроконтроллерной сети состоят в следующем. Common features of the functional organization of microcontroller networks are as follows.

Микроконтроллерная сеть (МКС) формируется из множества однотипных модулей, объединенных в матричную структуру (фиг. 3). Microcontroller network (ISS) is formed from a plurality of similar modules, combined into a matrix structure (FIG. 3). Каждый модуль МКС (микроконтроллер) выполняется в виде СБИС с внутренней перепрограммируемой памятью программ и имеет два входных и один выходной информационный каналы, предназначенные для подключения к другим аналогичным модулям и обмена управляющей информацией. ISS Each module (MCU) holds as VLSI with an internal reprogrammable program memory and has two inputs and one output information channels intended for connection to other similar modules and exchanging control information. Модули сети идентифицируются условными номерами вида ij, где i и j имеют смысл соответственно номера строки и номера столбца матричной структуры, содержащих данный модуль, "." The modules are identified network type identification number ij, where i and j have, respectively, meaning the line number and column number of the matrix structure containing active unit "." - символ конкатенации. - symbol concatenation. (В дальнейшем модуль с номером ij именуется так же, как (ij)-й модуль или модуль m ij ). (In the future, with module number called ij like (ij) -th module or module m ij).

МКС служит для управления сложными объектами, поведение которых описывается комплексом программ и предполагает параллельное протекание и взаимодействие множества процессов. MCS is used for control of complex objects whose behavior is described by a set of programs and requires simultaneous action and interaction of the plurality of processes. Комплекс программ, реализуемый сетью, разбивается на множество параллельных и последовательных участков, которые распределяются между различными модулями. Complex programs implemented by the network is divided into a plurality of parallel and serial portions which are distributed between different modules. Каждый модуль реализует некоторое подмножество участков. Each module implements a subset of the sites.

В процессе выполнения участков программ модули МКС обрабатывают команды двух типов: операционные и коммуникационные. In carrying out parts of the program modules of the ISS treated with two types of commands: operational and communication. Операционные команды (эти команды имеют формат Ф 2 (фиг. 4)) обеспечивают выдачу управляющих воздействий на объект управления и инициируют исполнение требуемых микроопераций. Operating commands (those commands in a format F 2 (FIG. 4)) provide issuing control actions on the control object is required and initiate execution of micro-operations. Коммуникационные команды (формат Ф 3 (фиг. 4)) служат для организации взаимодействия и координации различных модулей, включая запуск участков, закрепленных за другими модулями (межмодульную передачу управления), и синхронизацию параллельных участков программ. The communication command (format F 3 (FIG. 4)) are used to organize the interaction and coordination of the various modules, including launch sites assigned to other modules (intermodule transmission control), and parallel portions synchronization programs.

Организация межмодульного взаимодействия в предлагаемой МКС принципиально отличается от прототипа. Organization of inter-module interaction in the proposed ISS is fundamentally different from the prototype. Если в прототипе явно предусматриваются процедуры межмодульной передачи управления и синхронизации параллельных участков, то в рассматриваемой МКС межмодульная передача управления в явном виде отсутствует; If the prototype clearly provides intermodule transfer of control procedures and synchronization of parallel sections, in consideration ISS intermodule transmission control explicitly absent; выполняется только процедура синхронизации. Once the procedure is performed synchronization. При этом запуск участков программ, реализуемых различными модулями, происходит при выполнении соответствующих условий синхронизации. At this launch sites programs implemented different modules takes place when the respective synchronization conditions. Таким условием при запуске участков, непосредственно следующих за подмножеством других (параллельных) участков, является синхронизация (завершение) всех участков данного подмножества. Such a condition at start sites immediately following the subset of the other (parallel) portions is synchronization (completion) of sites of this subset. При запуске участков, следующих за единственным участком, в качестве условия выступает завершение этого единственного участка. At start sites following the sole portion, as a condition for completion of the acts of the sole portion.

Для задания момента активизации некоторого участка B k ij (e) (где e - порядковый номер данного участка для (ij)-го модуля, k - номер программы) этому участку ставится в соответствие номер непосредственно предшествующей ему вершины синхронизации a t (если активизируемому участку непосредственно предшествует единственный участок программы, то вершина a t считается фиктивной). To define the moment of activation of a portion B k ij (e) (where e - sequence number of the plot for (ij) -th module, k - number of the program) portion of this number is associated immediately preceding the synchronization it tops a t (if activatable portion immediately preceded by a single phase of the program, then the top of a t considered fictitious). Запуск участка B k ij (e) происходит после выполнения вершины a t , т.е. Starting portion B k ij (e) occurs after the top a t, i.e. как только завершаются все непосредственно предшествующие ему участки программы. once completed all the immediately preceding sections of the program.

В отличие от прототипа, где адреса запускаемых участков (адреса приема управления) передаются от модуля - инициатора запуска, в предлагаемой сети указанные адреса формируются непосредственно модулями, реализующими запускаемые участки (модулями - приемниками управления), в результате самонастройки. Unlike the prototype, where the addresses run portions (reception control address) is transmitted from the module - starting the initiator in a proposed network addresses these modules are formed directly implementing portions run (modules - control receivers) to the bootstrapping. Адрес A k ij (e+1) начала следующего ((e+1)-го) участка, выполняемого (ij)-м модулем, указывается в заключительной команде предшествующего (e-го) участка программы. Address A k ij (e + 1) starts the next ((e + 1) th) area performed (ij) -th module, indicated in the prior final command (e-w) program portion. Для задания адресов начальных участков модулей {A k ij (1)} используются команды настройки формата Ф 1 (фиг. 4). To set the initial portions of the address modules {A k ij (1)} used by the format setting command F 1 (FIG. 4). За каждым модулем сети закрепляется Q таких команд, Q - число программ, реализуемых микроконтроллерной сетью (число программ в реализуемом комплексе). For each network module is attached Q such teams, Q - the number of programs implemented by the network microcontroller (the number of programs in the realizable complex). Каждая из Q команд настройки определяет адрес A k ij (1) первой команды, выполняемой (ij)-м модулем при реализации k-й программы, т.е. Each of the Q setting determines the command address A k ij (1) of the first command executed (ij) th unit in the implementation of the k-th program, ie адрес начального участка (ij)-го модуля. initial address portion (ij) -th module. (Если (i. j)-й модуль не участвует в процессе выполнения k-й программы, то команда Ф 1 содержит только нули.) Команды настройки Ф 1 размещаются в блоке 1 памяти программ (фиг. 1) по начальным адресам от 1 до Q включительно. (If (i. J) -th module is not involved in the k-th execution of the program, the command F 1 contains only zeros.) Setting Commands F 1 placed in the program memory unit 1 (FIG. 1) of the start addresses 1 to Q inclusive. Команда настройки, а следовательно, и реализуемая программа однозначно задаются адресом при обращении к блоку 1. Setup command, and therefore also implemented a program uniquely specifies the address when accessing the unit 1.

Процесс синхронизации параллельных участков в предлагаемой МКС также принципиально отличается от аналогичного процесса в прототипе. The synchronization process in the proposed parallel portions ISS also fundamentally different from the similar process in the prior art. В отличие от прототипа, где синхронизация обеспечивается путем подсчета одним из модулей числа сообщений - квитанций завершения параллельных участков, передаваемых другими модулями, в МКС синхронизация осуществляется на основе распространения и опроса отдельных сигналов завышения групп параллельных участков. Unlike the prior art, where synchronization is provided by counting a number of communications modules - receipt completion parallel portions transmitted by the other modules in the ISS synchronization is performed on the basis of propagation and polling signals overstatement individual groups of parallel sections. Каждый такой сигнал распространяется в отдельном канале управления синхронизацией, который соответствует одной из вершин синхронизации (слияния) параллельных участков. Each such signal is transmitted in a separate synchronization control channel which corresponds to one of the synchronization peaks (fusion) parallel portions. Канал управления синхронизацией представляет собой совокупность элементов различных модулей МКС и соответствующих связей, обеспечивающих протекание процесса синхронизации определенной группы параллельных участков. synchronization control channel is a set of elements of various ISS modules and appropriate links providing synchronization process flow of a certain group of parallel sections. Так, в q-й канал управления синхронизацией войдут элементы И 11.q модулей и q-й элемент блока элементов НЕ 36 с соответствующими им связями (фиг. 1, 3). Thus, in the q-th synchronization control channel elements enter and 11.q modules and q-th element block NOT elements 36 with their corresponding connections (FIGS. 1, 3).

Для обеспечения синхронизации произвольных групп параллельных участков за каждым модулем МКС закрепляется вектор, задающий соответствие между множеством вершин синхронизации программы и данным модулем. To ensure synchronization arbitrary groups of parallel portions for each ISS module fixed vector defining the correspondence between a plurality of vertices, and data synchronization program module. (ij)-му модулю сети, (Ij) -th module network,

Figure 00000010
Figure 00000011
в общем случае соответствует Q различных векторов, каждый из которых отвечает определенной программе. generally corresponds to Q different vectors, each of which corresponds to a certain program. Вектор соответствия для (ij)-го модуля и k-й программы имеет вид Vector corresponds to (ij) th module and the k-th program has the form
S ij (k)=(s 1 ij ,s 2 ij ,..., s n ij ), S ij (k) = (s 1 ij, s 2 ij, ..., s n ij) ,
где Where
Figure 00000012

n k - число вершин синхронизации в k-й программе. n k - number of synchronization peaks in the k-th program.

Значение компоненты вектора S ij (k) определяется следующим образом: The value of the components of the vector S ij (k) is defined as follows:
s q ij = 0, если за (ij)-м модулем закреплен некоторый участок программы, завершающийся в q-й вершине синхронизации; s q ij = 0, if for the (ij) -th some program module is fixed portion, ending in the q-th vertex synchronization;
s q ij = 1, если (ij)-й модуль не реализует ни одного участка, завершающегося в q-й вершине синхронизации, или q-я вершина синхронизации отсутствует в k-й программе (что возможно при n k <q). s q ij = 1 if the (ij) th module does not implement a single plot that culminates in the q-th top synchronization, or q-tip of sync, I is not in the k-th program (which is possible when n k <q).

Синхронизация группы параллельных участков B q = {B 1 q , B 2 q , ..., Synchronization groups of parallel portions B q = {B 1 q, B 2 q, ...,

Figure 00000013
}, завершающихся (сходящихся) в q-й вышине синхронизации, осуществляется на основе циклического распространения сигнала d q завершения группы участков в q-м канале управления синхронизацией МКС. }, Ending (converging) in the q-th heights synchronization is based on a cyclic signal propagation d q completion group plots q-th MCS timing control channel. Сигнал d q формируется (1.N)-м модулем сети (фиг. 3). The signal d q formed (1.N) -th module of the network (Fig. 3). В исходном состоянии d q =0 (параллельные участки не завершены) и, следовательно, In the initial state, d q = 0 (parallel portions are not completed), and consequently,
Figure 00000014
= 1. = 1.

Процесс синхронизации включает две фазы - формирование признака окончания синхронизируемых участков и передачу этого признака всем модулям МКС. The synchronization process involves two phases - the formation of feature synchronized closure portions and transfer this trait all modules ISS. Первая из указанных фаз начинается с подачи единичного сигнала The first of these phases starts with a single signal feed

Figure 00000015
Данный сигнал одновременно подается модулям с номерами 1.1, 2.1, ..., М.1 и М.2, М. 3, . This signal is simultaneously supplied to the modules with numbers 1.1, 2.1, ..., M.1 and M.2, M. 3. . . . . , MN Далее сигнал , MN The signal
Figure 00000016
последовательно распространяется через все модули МКС в направлении от (М.1)-го модуля вверх и вправо (по схеме фиг. 3) и в конце концов появляется на выходе (1.N)-го модуля. sequentially propagates through all the modules in the direction of the ISS from (M.1) -th module upward and to the right (according to the scheme of FIG. 3) and finally appears at the output (1.N) -th module.

Распространение сигнала signal propagation

Figure 00000017
через некоторый модуль m ij происходит следующим образом. through some module m ij is as follows. Если s q ij = 1, то появление единичных сигналов If s q ij = 1, the appearance of individual signals
Figure 00000018
на нижнем и левом входах (ij)-го модуля обусловливает формирование единичного сигнала on the lower and left inputs (ij) -th unit causes formation of a single signal
Figure 00000019
на его выходе. at its output. Если s q ij = 0, то формирование единичного сигнала If s q ij = 0, then the formation of a single signal
Figure 00000020
на выходе (ij)-го модуля происходит только при условии завершения участка B f q , реализуемого (ij)-м модулем. at the output (ij) -th module only occurs if the complete portion B f q, implemented by the (ij) -th module.

Состояние участка B f q определяется значением сигнала - признака g q ij : g q ij = 1, если участок B f q завершен; Condition portion B f q determined signal value - characteristic g q ij: g q ij = 1 if the portion B f q completed; g q ij = 0 в противном случае. g q ij = 0 otherwise. В случае, если участок B f q не завершен, на выходе (ij)-го модуля устанавливается нулевой сигнал. If the portion B f q is not completed, the output (ij) -th module is set zero signal. Данный сигнал формирует нулевые сигналы на выходах всех модулей, расположенных выше и/или правее (ij)-го модуля. This signal generates null signals at the outputs of all modules arranged above and / or right of the (ij) -th module. На выходе (1.N)-го модуля, соответственно, также будет нулевой сигнал d q = 0. Как только происходит завершение участка В f q , единичный сигнал At the output (1.N) -th module, respectively, will also be zero signal d q = 0. As soon as the completion of portion B f q, a single signal

Figure 00000021
передается на выход (i. j)-го модуля и поступает на (i-1.j)-й и (i.j+1)-й модули. It passed to the output (i. j) -th module and enters the (i-1.j) -th and (i.j + 1) -th modules.

После завершения всех параллельных участков группы B q сигнал After completion of all parallel sections band signal B q

Figure 00000022
пройдет на входы (1.N)-го модуля и на выходе (1.N)-го модуля, таким образом, будет сформирован сигнал d q = 1, сообщающий об окончании синхронизируемых параллельных участков. pass the inputs (1.N) -th module and the outlet (1.N) -th module thus formed will signal d q = 1, which tells the completion of synchronized parallel portions. На этом первая фаза синхронизации завершается. At the first clock phase ends.

Вторая фаза синхронизации начинается с инвертирования сигнала d q . The second phase begins with sync invert signal d q. Получаемый нулевой сигнал The resulting signal is zero

Figure 00000023
подается на входы модулей с номерами 1.1, 2.1, ..., M.1 и М.2, М.3, ..., MN и распространяется через все модули МКС до модуля с номером 1. N. В процессе распространения сигнала происходит запуск всех модулей, ожидающих завершение параллельных участков группы B q . is input to the numbers 1.1, 2.1, ..., M.1 and M.2, M.3, ..., MN, and extends through the ISS modules to the module with the number 1. N. In the process of signal propagation occurs the launch of all modules, pending completion of the parallel sections of group B q. Признаком запуска модуля является переход сигнала Sign launcher is a shift signal
Figure 00000024
из единицы в нуль (1 ---> 0). from zero to unity (1 ---> 0). Вторая фаза и процесс синхронизации параллельных участков в целом завершаются после появления нулевого сигнала на выходе (1.N)-го модуля. The second phase of the synchronization process and generally parallel portions terminated after the occurrence of the zero signal at the output (1.N) -th module.

Принципы организации межмодульной передачи управления и синхронизации параллельных участков в предлагаемой МКС поясняются примером реализации параллельного алгоритма управления, представленного на фиг. The principles of organizing intermodule transfer of control and synchronization of parallel sections in the proposed embodiment of the ISS will be explained parallel control algorithm of FIG. 5а. 5a. Алгоритм включает 20 параллельных и последовательных участков В k ij (e), принадлежность которых определенному модулю задается верхним индексом ij В рассматриваемый алгоритм входят вершины синхронизации a 1 , a 2 , ..., a 11 ; Algorithm 20 includes parallel and serial portions in k ij (e), a particular module accessory which is given in superscript ij considered algorithm includes a synchronization tops 1, a 2, ..., a 11; вершины a 7 , a 8 , a 9 , a 10 , a 11 (показанные пунктиром) являются фиктивными, поскольку им соответствуют переходы между отдельными участками. a top 7, a 8, a 9, a 10, a 11 (shown in phantom) are fictitious, because they correspond to the transitions between the individual portions. МКС содержит 3х3 модулей. ISS comprises 3x3 modules.

Таблица настройки модулей, определяющая адреса начальных участков A k ij (1), а также номера вершин синхронизации a t , после достижения которых должен быть обеспечен запуск соответствующих модулей, представлена на фиг. Module configuration determines the initial address table sections A k ij (1), and sync number of vertices a t, after reaching which must be provided with appropriate modules launch is shown in FIG. 5б. 5 B. В соответствии с данной таблицей запуск модулей m 1.1 , m 3.2 и m 3.3 происходит после выполнения вершины синхронизации a 1 , т.е. In accordance with this table launch module m 1.1, m 3.2 and m 3.3 occurs after a synchronization tops 1, i.e. после завершения участка B k 2.2 (1), запуск модуля m 1.2 осуществляется после достижения вершины синхронизации a 7 , т.е. after the portion B k 2.2 (1), m 1.2 launch module is carried out after reaching a sync 7 peaks, i.e. после завершения участка B k 3.3 (1), и т.д. after the portion B k 3.3 (1), etc. Модуль m 2.2 активизируется непосредственно в момент запуска МКС независимо от состояния других модулей. M 2.2 module is activated at the moment of launch ISS regardless of the state of other modules.

Таблица векторов соответствия для рассматриваемого алгоритма показана на фиг. Table vector corresponds to the algorithm shown in FIG. 5в. 5c. Согласно данной таблице модуль m 1.1 реализует участки, завершающиеся в вершинах синхронизации a 2 , a 4 и a 5 (s 2 1.1 = s 4 1.1 = s 5 1.1 = 0), модуль m 1.2 - участки, сходящиеся в вершинах a 3 , a 4 и a 6 (s 3 1.2 = s 4 1.2 = s 6 1.2 = 0) и т.д. According to this table module m 1.1 implements portions ending in the synchronization peaks a 2, a 4 and a 5 (s 2 1.1 = s 4 1.1 = s 5 1.1 = 0), the module m 1.2 - portions converging at the vertices of a 3, a 4 and 6 a (s 3 1.2 = s 4 1.2 = s = 0 6 1.2), etc.

Более подробно процессы синхронизации и запуска параллельных участков описываются при рассмотрении соответствующих режимов функционирования модулей МКС. More in detail the synchronization processes run parallel portions and are described under the relevant operation modes ISS modules.

Назначение элементов и блоков модуля микроконтроллерной сети (фиг. 1) заключается в следующем. Assignment elements and microcontroller interface module blocks (FIG. 1) is as follows.

Блок 1 памяти программ служит для постоянного хранения команд, составляющих параллельные и последовательные участки программ, закрепленные за текущим модулем. Block 1 is the program memory for permanent storage of instructions constituting the parallel and serial portions of the programs assigned to the current module. Информация (команда) на выходе блока 1 появляется непосредственно после подачи на его адресный вход соответствующего адреса. Information (command) to the output of unit 1 appears immediately after the address input at its corresponding address.

Регистр 2 адреса предназначен для временного хранения исполнительного адреса следующей команды. 2 address register for temporarily storing the next instruction effective address.

Регистр 3 команд используется с целью фиксации очередной считываемой из блока 1 команды на время ее обработки. Instruction register 3 is used to fix the next read from the command unit 1 at the time of processing.

Мультиплексор 4 логических условий служит для опроса значений логических условий на входе 21 модуля и модификации младшего (модифицируемого) разряда адреса следующей команды в точках ветвления программ. The multiplexer 4 logical conditions serves to survey values ​​of logic conditions at the input 21 of the module and modifications Jr. (modifiable) discharge the next instruction address in the program branch points.

Регистр 5 вектора соответствия введен с целью хранения вектора S ij (k) в течение времени исполнения k-й программы. 5 vector register matching introduced for storing vector S ij (k) over time k-th execution of the program.

Коммутатор 6 адреса обеспечивает выбор направления приема исполнительного адреса следующей команды. The switch 6 selects the address areas receiving the next instruction effective address.

Буферный регистр 7 предназначен для временной фиксации исполнительного адреса следующей команды в процессе запуска текущего модуля после завершения некоторой группы параллельных участков программы. A buffer register 7 for temporarily fixing the effective address next command during startup current module after completion of a group of parallel sections of the program. Необходимость такой фиксации обусловлена исчезновением информации на выходах 3.2 и 3.3 регистра 3 (вследствие сброса регистра 3 в момент завершения группы параллельных участков) до момента фактической записи адреса следующей команды в регистр 2. The need for such fixing due to the disappearance of the data at the outputs 3.2 and 3.3 of the register 3 (due to the reset of register 3 at the time of completion of a group of parallel portions) until the actual write address to the next instruction register 2.

Дешифратор 8 служит для преобразования кода номера вершины синхронизации a q , соответствующей завершаемому участку программы, в унитарный код и формирования сигналов {g q ij } - признаков состояния (завершения) участков программ. The decoder 8 is used to convert code number vertex a q sync corresponding portion of the program completes, and a one-hot signal generating {g q ij} - signs state (complete) program sections.

Дешифратор 9 обеспечивает преобразование кода номера вершины синхронизации a t , определяющей момент последующего запуска текущего модуля, в соответствующий унитарный код, а также блокировку/открытие элементов И 12.1 - 12.n. A decoder 9 converts the code numbers synchronization vertex a t, determines the start time of the subsequent current module to a corresponding one-hot and locking / opening members and 12.1 - 12.n.

Блок 10 синхронизации необходим для формирования двух сдвинутых друг относительно друга последовательностей импульсов t 1 и t 2 , синхронизирующих работу различных узлов модуля. The synchronization unit 10 is required to generate two pulses shifted relative to other sequences t 1 and t 2, synchronizing operation of the various module assemblies.

Элементы И 11.1, 11.2, ..., 11.n введены с целью управления распространением сигналов d 1 , d 2 , ..., d n с входов 27.1, 28.1; Elements and 11.1, 11.2, ..., 11.n introduced to spread control signals d 1, d 2, ..., d n with inputs 27.1, 28.1; 27.2, 28.2; 27.2, 28.2; ...; ...; 27.n, 28. n на выходы 29.1, 29.2, ..., 29.n модуля, а также на входы элементов И 12.1, 12.2, ..., 12.n соответственно. 27.n, 28. n the outputs 29.1, 29.2, ..., 29.n module, as well as to the inputs of AND gates 12.1, 12.2, ..., 12.n, respectively.

Элементы И 12.1, 12.2, . And elements 12.1, 12.2. .., 12.n служат для управления прохождением сигналов d 1 , d 2 , ..., d n с выходов элементов 11.1, 11.2, ..., 11.n соответственно на входы элемента ИЛИ 17. .., 12.n are used to control the passage of signals d 1, d 2, ..., d n from the outputs of the elements 11.1, 11.2, ..., 11.n respectively to inputs OR element 17.

Элементы ИЛИ 13.1, 13.2, ..., 13.n предназначены для объединения сигналов с первых, вторых и т.д., n-х выходов регистра 5 и дешифратора 8 соответственно. OR elements 13.1, 13.2, ..., 13.n are intended to combine signals from the first, second, etc., n-x output register 5 and a decoder 8, respectively.

Блок элементов ИЛИ 14 обеспечивает объединение кодов (адресов) с выхода буферного регистра 7, а также с выхода 3.3 регистра 3 и выхода мультиплексора 4. Block 14 provides an element or association codes (addresses) from the output of the buffer register 7, and the output register 3 and 3.3 the output of the multiplexer 4.

Элемент ИЛИ 15 служит для передачи импульсов с первого выхода блока 10 и с входа 24 настройки модуля на вход синхронизации регистра 2. OR gate 15 is used for transmission of pulses from the first output unit 10 and input unit 24 for setting the clock input of register 2.

Элемент ИЛИ 16 обеспечивает передачу импульсов со второго выхода блока 10 и с выхода элемента 20 задержки на вход синхронизации регистра 3. OR gate 16 provides a transmission pulse from the second output unit 10 and output from delay element 20 to the input of the synchronization register 3.

Элемент ИЛИ 17 используется для объединения сигналов с выходов элементов И 12.1-12.n. An OR gate 17 used for combining signals output from the elements and 12.1-12.n.

Одновибратор 18 предназначен для формирования импульса, обеспечивающего выключение блока 10 синхронизации. The monostable 18 is designed to form a pulse providing unit 10 off synchronization.

Одновибратор 19 служит для формирования импульса, обеспечивающего запуск модуля после окончания требуемых групп параллельных участков программ. Monostable multivibrator 19 serves to form a pulse providing startup module after the required program groups parallel portions.

Элемент 20 обеспечивает задержку передачи импульса настройки с входа 24 модуля на второй вход элемента ИЛИ 16 на время считывания команды настройки из блока 1. Element 20 provides adjustment pulse transmission delay from the input unit 24 to a second input of the OR element 16 at the time of reading configuration commands from unit 1.

Блок элементов НЕ 36 (фиг. 3) предназначен для инвертирования сигналов d 1 , d 2 , ..., d n с выходов 29.1, 29.2, ..., 29.n (1.N)-го модуля МКС. Block NOT elements 36 (FIG. 3) for inverting the signals d 1, d 2, ..., d n with the outputs 29.1, 29.2, ..., 29.n ( 1.N) -th ISS module.

Рассмотрим процесс функционирования микроконтроллерной сети подробно. Consider the process of network operation microcontroller detail.

Первоначально элементы памяти (регистры и триггеры) всех модулей MKC находятся в состоянии логического нуля. Initially storage elements (registers, flip-flops) of all modules MKC is a logic zero. Исключение составляют триггеры 32 блоков 10 синхронизации (фиг. 2), а также разряды 3.8 регистров 3 (фиг. 1), установленные в единичное состояние. The exceptions are 32 triggers sync blocks 10 (FIG. 2) and 3.8 bits register 3 (Fig. 1) installed in one state. Исходя из указанного состояния элементов памяти, блоки 10 синхронизации модулей выключены, коммутаторы 6 настроены на прием информации с входов 23, а на всех выходах модулей находятся сигналы логического нуля. Proceeding from this state of the memory elements 10 sync blocks modules are off, the switches 6 are configured to receiving information from input 23 and the outputs of all modules are logic zero signals. Нулевые сигналы с выходов 29.1-29.n (1.N)-го модуля MKC (фиг. 3) формируют единичные сигналы на выходах блока элементов НЕ 36. Zero signals 29.1-29.n outputs (1.N) -th module MKC (FIG. 3) forming a single block signals to the outputs of elements 36 NO.

Работа сети начинается с настройки модулей на выполнение требуемой программы. Networking begins with the setting module to perform the desired program. Предположим, что эта программа имеет номер k. Assume that the program has a number k. Настройка (ij)-го модуля на выполнение k-й программы сводится к установлению адреса A k ij (1) (адреса первой команды), а также к определению номера вершины синхронизации a t , после достижения которой должен осуществляться запуск (ij)-го модуля. Setting the (ij) -th module is to perform k-th program is to establish the address A k ij (1) (the first command address), as well as to the definition of a t vertices synchronization number, wherein after the start should be done (ij) -th module.

Процесс настройки начинается с подачи на вход 23 (ij)-го модуля (фиг. 1) кода операции. The setup process begins with the input 23 (ij) -th module (FIG. 1) of the opcode. Код операции (КОП), представляющий собой код номера выполняемой программы (k), через коммутатор 6 передается на информационный вход регистра 2. Одновременно на вход 24 модуля подается импульс настройки. The operation code (OPC), which is an executable program code number (k), through a switch 6 is transmitted to the data input of the register 2. At the same time the input module 24 is supplied tuning pulse. Указанный импульс через элемент ИЛИ 15 поступает на вход синхронизации регистра 2 и задним фронтом фиксирует КОП в данном регистре. Said pulse through the OR gate 15 is supplied to the clock input of register 2 and detects the trailing edge of CPC in this register. Далее КОП с выхода регистра 2 подается на адресный вход блока 1 и формирует на его выходе команду настройки Ф 1 (фиг. 4), соответствующую k-й программе. Further, the CPC from the output register 2 is supplied to the address input unit 1 and generates at its output command setting F 1 (FIG. 4) corresponding to the k-th program.

В то же самое время импульс настройки через элемент 20 задержки и элемент ИЛИ 16 (фиг. 1) передается на вход синхронизации регистра 3 и задним фронтом производит запись считанной из блока 1 команды в регистр 3. После фиксации команды на выходах 3.2 и 3.3 регистра 3 образуется адрес A k ij (1), а на выходе 3.6 формируется код номера (t) вершины синхронизации (НВС) a t . At the same time setting pulse through delay element 20 and an OR gate 16 (FIG. 1) is transmitted to the clock input of register 3 and the falling edge produces a record read from the command unit 1 in the register 3. When the locking command at the outputs 3.2 and 3.3 of the register 3 formed address a k ij (1), and the output code number formed 3.6 (t) synchronization peaks (RO) a t. На остальных выходах регистра 3 устанавливаются нулевые сигналы. On the other outputs of register 3 are set zero signals.

Нулевой сигнал с выхода 3.8 регистра 3 перенастраивает коммутатор 6 на прием информации с выхода блока элементов ИЛИ 14. Поскольку на выходе 3.1 регистра 3 присутствует нулевой код (проверка логических условий в ходе настройки не производится), адрес A k ij (1) без изменений проходит через блок элементов ИЛИ 14. Далее этот адрес передается через коммутатор 6 и устанавливается на информационном входе регистра 2. Zero signal from the output register 3 3.8 6 reconfigures the switch to receiving information from the output of OR element unit 14. Since the output register 3 3.1 present a zero code (checking logical conditions during setup is not performed), the address A k ij (1) passes unchanged through the OR block elements 14. Further, this address is passed through the switch 6 and is installed on the information input of the register 2.

В то же время код номера вершины синхронизации a t с выхода 3.6 регистра 3 подается на вход дешифратора 9. В результате на t-м выходе дешифратора 9 образуется единичный сигнал. At the same time, the vertex numbers synchronization with a t 3/6 code output register 3 is input to the decoder 9. As a result, the t-th output of the decoder 9 is formed a single signal. Этот сигнал открывает элемент И 12.t и тем самым обеспечивает возможность опроса уровня сигнала на выходе элемента И 11. t. This signal opens the AND gate 12.t and thereby enables the interrogation signal at the output of AND element 11. t. (Процесс формирования сигнала на выходе элемента 11.t детально описан ниже при рассмотрении работы МКС в режиме синхронизации параллельных участков. ) Для модуля МКС, который реализует начальный участок k-й программы, задание кода НВС не требуется, поскольку этот модуль активизируется непосредственно в момент запуска МКС независимо от условий синхронизации. (The process of forming the output signal of the element 11.t described in detail below with reference to the ISS mode synchronization parallel portions.) For ISS module that implements the initial portion of k-th program code assignment NAF is not required since this module is activated at the moment ISS start regardless of the synchronization conditions. На выходе 3.6 регистра 3 рассматриваемого модуля, соответственно, устанавливается нулевой код. At the output register 3 3.6 reporting module, respectively, zero code is set.

Одновременно с описанными выше действиями производится запись в регистр 5 модуля значения вектора S ij (k) (устанавливается соответствие между (i. j)-м модулем и множеством вершин синхронизации k-й программы). Simultaneously with the above actions produced entry in register 5 of the module values of the vector S ij (k) (a correspondence between (i. J) -th module and the plurality of vertices synchronization k-th program). Вектор S ij (k) подается на вход 26 модуля и по заднему фронту импульса настройки с входа 24 модуля заносится в регистр 5. На этом процесс настройки (ij)-го модуля завершается. The vector S ij (k) is input to the module 26 and the trailing edge 24 from the input setting unit pulse is stored in a register 5. In this configuration process (ij) -th module is completed.

Аналогичным образом протекает процесс настройки остальных модулей МКС, причем настройка различных модулей выполняется одновременно. Similarly, the process proceeds adjust other ISS modules, and setting various modules simultaneously executed. На входы 23 всех модулей подается один и тот же КОП; The inputs 23 of all modules supplied to the same CPC; векторы соответствия для разных модулей в общем случае различны. appropriate vectors for various modules are generally different. В результате настройки для каждого модуля определяется момент его запуска при выполнении сетью k-й программы, задается соответствующий адрес (адрес первой команды) и, кроме того, устанавливается подмножество вершин синхронизации k-й программы, в которых завершаются участки, реализуемые модулем. As a result, the settings for each module is defined by its start point when the k-th network programs corresponding to the given address (the first command) and, in addition, a subset of the set of vertices synchronization k-th program in which portions terminate implemented module.

После завершения настройки осуществляется запуск МКС. After setting is done ISS launch. Для запуска сети на вход 25 одного из ее модулей подается импульс пуска. To start the network 25 to the input of one of its modules, a start pulse. Таким модулем является модуль, реализующий начальный участок k-й программы. Such a module is a module that implements the initial portion of the k-th program. Допустим, что указанный модуль имеет номер ij (в примере на фиг. 5 это модуль m 2.2 ). Assume that said module has ij number (in the example of FIG. 5 is a modulus m 2.2). Импульс пуска с входа 25 (ij)-го модуля передается на первый вход блока 10 синхронизации. trigger pulse from input 25 (ij) -th module is transmitted to the first input of the synchronization unit 10. Далее этот импульс проходит через элемент ИЛИ 35 (фиг. 2), воздействует на вход установки триггера 31 и переводит этот триггер в единичное состояние. Further, this pulse passes through OR gate 35 (FIG. 2) acts on the input of flip-flop 31 setting the flip-flop and translates in one state. Единичный сигнал с прямого выхода триггера 31 поступает на вход генератора 30 и разрешает формирование на его выходе последовательности импульсов. A single signal from the direct output of the trigger 31 to the input of the generator 30 and permits formation of at its output a sequence of pulses.

Первый импульс с выхода генератора 30 проходит через элемент И 33 на первый выход блока синхронизации (элемент 33 открыт единичным сигналом с прямого выхода триггера 32). A first pulse generator output 30 passes through AND gate 33 to the first output of the synchronization unit (element 33 is open the unit signal with the direct output of the trigger 32). По заднему фронту этого же импульса триггер 32 переключается в нулевое состояние. At the falling edge of the trigger pulse 32 is switched to zero state. В результате происходит блокировка элемента И 33 и открытие элемента И 34. Второй импульс с выхода генератора 30 через открытый элемент 34 проходит на второй выход блока синхронизации. As a result, the lock member and opening member 33 and the AND 34. The second pulse from the output of the generator 30 through the open element 34 extends to the second output synchronization unit. Задний фронт данного импульса вновь возвращает триггер 32 в исходное (единичное) состояние. The trailing edge of this pulse again returns the trigger 32 to its original (single) state. Третий импульс снова проходит на первый выход блока синхронизации, а четвертый импульс - на второй выход и т.д. The third pulse again passes to the first output of the synchronization unit, and the fourth pulse - to the second output, etc. Таким образом, на выходах блока 10 синхронизации начинается генерация двух сдвинутых друг относительно друга последовательностей импульсов синхронизации t 1 и t 2 . Thus, the synchronization unit 10 starts the generation of the two outputs are shifted relative to each other sequence of synchronizing pulses t 1 and t 2.

Первый импульс t 1 с первого выхода блока 10 синхронизации (фиг. 1) через элемент ИЛИ 15 проходит на вход синхронизации регистра 2 и фиксирует в данном регистре адрес A k ij (1), поступающий с выхода коммутатора 6. Адрес A k ij (1) с выхода регистра 2 поступает на адресный вход блока 1 и формирует на его выходе первую команду k-й программы. The first pulse t 1 from the first output synchronization unit 10 (FIG. 1) through the OR gate 15 passes the clock input to the register 2 and records in the address register A k ij (1) coming from the switch 6. The output address A k ij (1 ) from the register 2 outputs is supplied to the address input unit 1 and generates at its output a first command to k-th program.

Первый импульс t 2 со второго выхода блока 10 синхронизации проходит через элемент ИЛИ 16 и, поступая затем на вход синхронизации регистра 3, записывает в этот регистр считанную из блока 1 The first pulse t 2 to the second output of the synchronization unit 10 passes through OR gate 16 and, proceeding then to the clock input of register 3, writes to this register is read out from the block 1
команду. command. Одновременно этот же импульс подается на вход сброса буферного регистра 7 и подтверждает его нулевое состояние. Simultaneously, the same pulse is applied to the reset input of the buffer register 7, and confirms its zero state. Таким образом, (ij)-й модуль и микроконтроллерная сеть в целом начинают исполнение k-й программы. Thus, (ij) th module and a microcontroller network as a whole begin execution of the k-th program.

Дальнейшее функционирование МКС будем рассматривать в предположении, что (ij)-й модуль выполняет некоторый (в общем случае не начальный) участок k-й программы, например участок B f q , завершающийся вершиной синхронизации a q . The continued operation of the ISS will be considered under the assumption that the (ij) th module performs some (generally not the initial) k-th section of the program, such as site B f q, ending on the top of a q synchronization. Кроме того, будем считать, что одновременно с (ij)-м модулем могут функционировать и некоторые другие модули МКС (остальные модули находятся в пассивном состоянии или в состоянии ожидания). In addition, we assume that simultaneously with the (ij) th module can function and some other ISS modules (other modules are in a passive state or in a standby state).

В процессе выполнения участка B f q (ij)-й модуль может обрабатывать команды форматов Ф 2 , Ф 3 или Ф 4 (фиг. 4). During execution portion B f q (ij) -th module may process the command format F 2, F 3, or F 4 (FIG. 4). Обработка команды формата Ф 2 соответствует режиму собственно выполнения участка программы (режим A), команда Ф 3 определяет режим завершения участка программы (режим B), а команда Ф 4 задает режим завершения программы в целом (режим C). Processing command format F 2 corresponds to the actual execution of the program section (mode A), the command P 3 determines completion mode program section (B mode), and sets the command P 4 completion of the program mode as a whole (C mode). Рассмотрим работу модуля в каждом из названных режимов. Consider the operation of the module in each of these modes.

Режим A. Записанная в регистр 3 команда имеет формат Ф 2 (фиг. 4). A. Mode recorded into register 3 has the format F 2 (FIG. 4). В этом случае на выходе 3.4 регистра 3 (фиг. 1) формируется код микроопераций (МО), на выходах 3.2 и 3.3 образуется адрес следующей команды A сл (на выходе 3.3 - немодифицируемая часть, а на выходе 3.2 - модифицируемый разряд адреса следующей команды, изменяемый в точках ветвления программ), на выходе 3.1 устанавливается код опрашиваемого логического условия (ЛУ), а на выходах 3.5-3.8 появляются сигналы логического нуля. In this case, at the output 3.4 of register 3 (. Figure 1) formed by micro (MO) code at the outputs 3.2 and 3.3 formed address of the next command A slab (output 3.3 - non-modifiable part and the outlet 3.2 - modifiable discharge the next instruction address, variable in the program branch points) at the output 3.1 is installed code interviewee logical condition (LU), and the output signals of 3.5-3.8 appear logical zero.

Код МО с выхода 3.4 регистра 3 передается на выход 22 модуля и, поступая далее на вход объекта управления, инициирует выполнение требуемых микроопераций. MO 3.4 code output from the register 3 is transferred to the output of the module 22 and, in doing further input of the control object, triggers the micro required. Нулевые сигналы с выходов 3.5 и 3.6 регистра 3 воздействуют на входы дешифраторов 8 и 9 соответственно и формируют на всех их выходах нулевые сигналы. Zero signals from the outputs 3.5 and 3.6 of the register 3 act on the inputs of decoders 8 and 9, respectively, and is formed on all of their output signals to zero. Нулевой сигнал с выхода 3.8 регистра 3 поступает на управляющие входы коммутатора 6 и настраивает его на прием адреса следующей команды с выхода блока элементов ИЛИ 14. Zero signal from the output 3.8 the register 3 is supplied to the control inputs of the switch 6 and configures it to receive the next instruction address output from the OR elements of the block 14.

Одновременно с описанными действиями происходит формирование исполнительного адреса следующей команды. Simultaneously with the described actions effective address is formed next command. Указанный адрес образуется из адреса следующей команды A сл путем замещения его модифицируемого (младшего) разряда значением опрашиваемого ЛУ. The specified address is formed from the next instruction address A slab by replacing its modifiable (younger) discharge interviewee value LU. Новое значение младшего разряда формируется на выходе мультиплексора 4. Процесс формирования этого значения протекает следующим образом. The new value is formed on the LSB output of the multiplexer 4. The process of forming this value is as follows. Модифицируемый разряд (A м ) адреса A сл с выхода 3.2 регистра 3 подается на первый информационный вход мультиплексора 4, а код ЛУ с выхода 3.1 поступает на управляющий вход мультиплексора 4. Если код ЛУ отличен от нулевого, то на выход мультиплексора 4 передается значение соответствующего ЛУ с входа 21 модуля. Modifiable discharge (A m) of the address A outputted from 3.2 cl register 3 is fed to a first data input of the multiplexer 4, and output from the code LU 3.1 is supplied to the control input of multiplexer 4. If LT code is different from zero, the output 4 from the multiplexer is transmitted value corresponding LU with 21 input module. Если же код ЛУ нулевой, то на выход мультиплексора 4 поступает значение А м с выхода 3.2 регистра 3. Значение с выхода мультиплексора 4 в объединении с немодифицируемой (старшей) частью адреса следующей команды (A н ) с выхода 3.3 регистра 3 образует исполнительный адрес следующей команды A сл * . If LT code is zero, then multiplexer 4 receives output value A 3.2 m from the output register 3. The value output from the multiplexer 4 in association with unmodified (elder) part of the next instruction address (A n) from the output of the register 3.3 3 forms a next execution address A team ff *.

Адрес A сл * через блок элементов ИЛИ 14 и открытый коммутатор 6 проходит на информационный вход регистра 2. Очередной импульс синхронизации t 1 с первого выхода блока 10 синхронизации фиксирует адрес A сл * в регистре 2. Адрес A сл * с выхода регистра 2 поступает на адресный вход блока 1 и обеспечивает считывание из блока 1 очередной команды k-й программы. * Address A slab through the block elements 14 and OR outdoor switch 6 passes the information input register 2. Another synchronization pulse t 1 from the first output synchronization unit 10 detects the address A * seq in the register 2. The address A * slab with the register 2 is supplied to the output address input unit 1 and provides a readout of the unit 1 the next team k-th program. Следующий импульс t 2 со второго выхода блока 10 синхронизации через элемент ИЛИ 16 подается на вход синхронизации регистра 3 и записывает в этот регистр считанную команду. The next pulse t 2 from the second output unit 10 through the synchronizing element OR 16 is supplied to the clock input of register 3 and stores in the register the read command.

На этом работа (ij)-го модуля в режиме A заканчивается. In this work (ij) -th module in the mode A ends. Считанная команда снова может иметь формат Ф 2 либо может быть командой формата Ф 3 или Ф 4 . The read command may have a format F 2 can be again either format command F 3 or F 4.

Режим B. Записанная в регистр 3 команда имеет формат Ф 3 (фиг. 4). Mode B. The recorded into register 3 has the format F 3 (Fig. 4). В этом случае (ij)-й модуль завершает выполнение некоторого участка B f q , производит самонастройку на реализацию очередного участка k-й программы и переходит в состояние ожидания. In this case, the (ij) th module completes the execution of a portion of B f q, produces self-tuning for the implementation of the next portion of the k-th program and enters the standby state. В ходе самонастройки (ij)-й модуль устанавливает адрес A k ij (e+1) начала очередного ((e+1)-го) участка B h t (здесь e - порядковый номер участка B f q для (ij)-го модуля) и фиксирует номер (t) вершины синхронизации a t (после достижения которой должен осуществляться запуск (i. j)-го модуля). During bootstrapping (ij) -th address module sets A k ij (e + 1) starts the next ((e + 1) -th) portion B h t (here e - sequence number portion B f q for the (ij) -th module) and fixes the number (t) synchronization vertex a t (after the start of which must be carried out (i. j) -th module).

На выходе 3.7 регистра 3 появляется единичная метка конца участка программы (M ку ), индицирующая формат считанной команды, на выходах 3.2 и 3.3 регистра 3 формируется адрес A k ij (e+1), на выходе 3.1 образуется код ЛУ, а на выходах 3.4 и 3.8 устанавливаются сигналы логического нуля. At the output 3.7 the register 3 appears identity label end program section (M ky) indicating the format of the read command at outputs 3.2 and 3.3 of the register 3 is formed address A k ij (e + 1), at the output 3.1 is formed LU code, and at the outputs 3.4 3.8 and set signals logic zero. В то же время на выходах 3.5 и 3.6 регистра 3 формируются номера (коды номеров) вершин синхронизации: на выходе 3.5 - номер (q) вершины синхронизации a q , завершающей выполненный модулем участок B f q ; At the same time at the outputs 3.5 and 3.6 of the register numbers 3 are formed (codes rooms) synchronization peaks: 3.5 output - the number (q) a q vertices synchronization module completes execution portion B f q; на выходе 3.6 - номер (t) вершины синхронизации a t , определяющей момент очередного запуска (ij)-го модуля (допустимым является случай, когда t=q). Output 3.6 - number (t) peaks synchronize a t, determines the start time of the next (ij) -th module (valid is when t = q).

В примере на фиг. In the example of FIG. 5 после выполнения участка B k 2.2 (1) на выходе 3,5 регистра 3 модуля m 2.2 будет сформирован номер вершины a 1 , на выходе 3.6 будет установлен номер вершины a 2 , за которой следует очередной участок B k 2.2 (2), выполняемый модулем m 2.2 . 5 after the section B k 2.2 (1) at the output register 3 3.5 m 2.2 unit will generate a vertex number 1, the output of 3.6 is set a number of peaks 2, followed by the regular portion B k 2.2 (2) is performed module m 2.2. Адрес начала этого участка A k 2.2 (2) будет зафиксирован на выходах 3.2 и 3.3 регистра 3. После завершения участка B k 2.2 (2) на выходе 3.5 регистра 3 модуля m 2.2 будет установлен НВС a 3 , а на выходе 3.6 - НВС a 6 , за которой следует очередной участок модуля m 2.2 - участок B k ij (3). The start address of the area A k 2.2 (2) will be fixed at the outputs 3.2 and 3.3 of the register 3. After portion B k 2.2 (2) at the output of the register 3.5 m 2.2 3 modules will be installed a SiS 3, and the output 3.6 - a NAF 6, followed by another portion of the module m 2.2 - plot B k ij (3).

Аналогичным образом происходит самонастройка других модулей. Similarly, there is self-adjustment of other modules.

Код номера вершины синхронизации a q с выхода 3.5 регистра 3 поступает на вход дешифратора 8 и возбуждает единичный сигнал g q ij - признак завершения участка B f q - на его q-м выходе. Sync code numbers vertex a q from the output 3.5 the register 3 is input to the decoder 8 and turned on by a single signal g q ij - terminator portion B f q - at its q-th output. Единичный сигнал g q ij проходит через элемент ИЛИ 13.q (на первом входе элемента 13.q присутствует сигнал s q ij = 0 с q-го выхода регистра 5). A single signal g q ij passes through an OR 13.q (the first input element is present 13.q signal s q ij = 0 to q-th register 5 output). Далее сигнал g q ij поступает на первый вход элемента И 11.q и тем самым индицирует окончание участка B f q . The signal g q ij is supplied to a first input of AND 11.q and thereby indicates the end of portion B f q. В свою очередь, код НВС a t с выхода 3.6 регистра 3 подается на вход дешифратора 9 и возбуждает сигнал логической единицы на его t-м выходе. In turn, the NAF a t 3/6 code output register 3 is input to the decoder 9 and the signal is turned to its logic-one t-th output. Единичный сигнал с t-го выхода дешифратора 9 открывает элемент И 12.t, обеспечивая возможность последующего запуска (ij)-го модуля при завершении участков, сходящихся в вершине синхронизации a t . A single signal with t-th output of the decoder 9 opens an AND 12.t, allowing subsequent run (ij) -th module at end portions converging at the apex of a t synchronization.

В то же время нулевой сигнал с выхода 3.8 регистра 3 настраивает коммутатор 6 на прием информации с выхода блока элементов ИЛИ 14. Положительный перепад уровня сигнала (0 ---> 1), возникающий на выходе 3.7 регистра 3, воздействует на одновибратор 18 и формирует на его выходе импульс. At the same time the zero signal from the output register 3 3.8 6 adjusts the switch to receiving information from the output of OR block elements 14. A positive differential signal level (0 ---> 1) occurring at the output of the register 3.7 3 acts on the monostable multivibrator 18 and generates a pulse at its output. Данный импульс поступает на третий вход блока 10 синхронизации и, проходя затем на вход сброса триггера 31 (фиг.2), переключает этот триггер в состояние логического нуля. This pulse is supplied to the third input of the synchronization unit 10 and passes then to the reset input of flip-flop 31 (Figure 2), this trigger switches to logic zero. Нулевой сигнал с прямого выхода триггера 31 выключает генератор 30 и тем самым приостанавливает процесс формирования импульсов синхронизации t 1 и t 2 на выходах блока 10 синхронизации. Zero signal from the direct output of the trigger 31 turns off the generator 30 and thereby suspends forming process synchronization pulses t 1 and t 2 on unit 10 outputs the synchronization. Таким образом, процесс считывания команд из блока 1 временно прекращается (модуль переходит в состояние ожидания). Thus, the process of reading commands from unit 1 is temporarily stopped (module enters a wait state).

Одновременно с описанными действиями происходит формирование исполнительного адреса следующей команды (адреса, с которого произойдет фактический запуск (ij)-го модуля после достижения t-й вершины синхронизации). Simultaneously with the operations described is the formation of the next instruction effective address (the address from which the actual launch happens (ij) -th module after the t-th synchronization peaks). Указанный адрес образуется из адреса A k ij (e+1) путем модификации его младшего разряда (A м ) значением логического условия с входа 21 модуля (фиг. 1). The specified address is formed from the address A k ij (e + 1) by modifying its least significant bit (A m) of the logical condition value from the input unit 21 (FIG. 1). Процесс формирования исполнительного адреса протекает так же, как и при работе модуля в режиме A (см. выше). The process of forming effective address proceeds in the same way as in the operation of the module in the mode A (see. Above). Полученный исполнительный адрес (обозначим его как A k ij (e+1)*) поступает на информационный вход буферного регистра 7, а также через блок элементов ИЛИ 14 и коммутатор 6 проходит на информационный вход регистра 2. The resulting effective address (denoted as the A k ij (e + 1) *) is supplied to the data input of the buffer register 7, and also through the OR block elements 14 and the commutator 6 passes the information input of the register 2.

На этом работа модуля в режиме В заканчивается. In this module work in mode B ends. Аналогичным образом происходит завершение других участков k-й программы, в том числе и участков {В z q }, z≠f, сходящихся в q-й вершине синхронизации. Similarly occurs completion of the other sections of k-th program including portions {B z q}, z ≠ f, converging in the q-th vertex synchronization.

Рассмотрим работу МКС в режиме синхронизации группы параллельных участков, а также процесс запуска модулей при синхронизации. Consider ISS operation mode synchronization group parallel portions, and also start process modules for synchronization. Для определенности будем рассматривать конкретную группу участков, например группу участков В q = {В 1 q , В 2 q , ..., For definiteness, let us consider a specific group of stations, for example stations B, group B q = {1, q, B 2 q, ...,

Figure 00000025
}, сходящихся в вершине синхронизации a q . }, Converging at the apex of a q synchronization. Будем считать, что участки В 1 q , В 2 q , ..., We assume that areas in q 1, B 2 q, ...,
Figure 00000026
распределены между модулями МКС произвольным образом. distributed between ISS modules in an arbitrary manner.

Процесс синхронизации параллельных участков в МКС происходит циклически. The synchronization process in the parallel portions ISS occurs cyclically. Очередной цикл синхронизации начинается с момента появления нулевого сигнала d q (признака завершения группы параллельных участков B q ) на выходе 29.q (1. N)-го модуля. The next clock cycle begins with the appearance of the zero signal d q (feature complete sets of parallel portions B q) in output 29.q (1. N) -th module. (В исходном состоянии, т.е. до начала выполнения k-й программы, все сигналы d 1 , d 2 , ..., (In the initial state, i.e. prior to the k-th execution of the program, all the signals d 1, d 2, ...,

Figure 00000027
будут нулевыми, поскольку в каждой группе В 1 , В 2 , . will be zero, since in each group B 1, B 2,. . . ., .,
Figure 00000028
имеется хотя бы один незавершенный участок. there is at least one unfinished section. Уровень сигналов d z , z = n k +1, n k +2, ..., n, при выполнении k-й программы несуществен. The signal level d z, z = n k +1 , n k +2, ..., n, when the k-th program is unimportant. ) Сигнал d q поступает на q-й вход блока элементов НЕ 36 (фиг. 3) и формирует на q-м выходе этого блока сигнал логической единицы ) D q signal is supplied to the q-th input of the NOT elements 36 (FIG. 3) and generates a q-m on the output of this logical unit block signal
Figure 00000029
С появлением сигнала With the advent of the signal
Figure 00000030
начинается первая фаза синхронизации - формирование признака окончания участков группы B q . It starts the first clock phase - forming closure portions of feature group B q.

Единичный сигнал с q-го выхода блока элементов НЕ 36 одновременно подается на входы 27.q модулей МКС с (1.1)-го по (M.1)-й (модулей первого столбца) и на входы 28.q модулей МКС с (M.1)-го по (MN)-й (модулей M-й строки). A single signal with q-th output block NOT elements 36 is simultaneously supplied to the inputs 27.q ISS modules (1.1) -th to (M.1) -th module (first column) and the inputs 28.q ISS modules (M .1) -th to (MN) -th module (M-th row). Единичные сигналы с входов 27.q модулей с (1.1)-го по (M.1)-й поступают на вторые входы элементов И 11.q (фиг. 1, 3), а единичные сигналы с входов 28.q модулей с (M.1)-го по (MN)-й передаются на третьи входы элементов И 11.q. Individual signals input 27.q modules (1.1) -th to (M.1) -th received on the second inputs of the AND 11.q (FIGS. 1, 3) and the single input signals to 28.q modules ( M.1) -th to (MN) -th transmitted to the third inputs of the AND 11.q. Поскольку на входах 28.q модулей с (1.1)-го по (M-1.1)-й и на входах 27.q модулей с (M.2)-го по (MN)-й первоначально присутствуют сигналы логического нуля (обусловленные нулевым уровнем сигнала на выходе 29.q (M.1)-го модуля), на выходах их элементов 11.q также сохраняются нулевые сигналы независимо от уровня сигнала на выходах элементов ИЛИ 13.q. Since the inputs 28.q modules (1.1) -th to (M-1.1) -th and the inputs 27.q modules with (M.2) -th to (MN) -th original logic zero signals are present (due to zero 29.q signal level at the output (M.1) -th module) for their items 11.q output signals are also stored zero regardless of the signal level at the outputs of the OR elements 13.q. В то же время, поскольку на входах 27.q и 28.q (M.1)-го модуля устанавливаются единичные сигналы, элемент И 11.q этого модуля открывается и уровень сигнала на его выходе определяется только сигналом с выхода элемента ИЛИ 13.q. At the same time, since the inputs and 27.q 28.q (M.1) -th module installed unit signals an AND 11.q of the module is opened and the signal level at the output is determined only from the output signal of OR element 13. q. Последний, в свою очередь, зависит от сигнала s q M.1 с q-го выхода регистра 5 и сигнала g q M.1 с q-го выхода дешифратора 8. The latter, in turn, depends on the signal s q M.1 with the q-th output register 5 and a signal g q M.1 with q-th output of the decoder 8.

Если s q M.1 = 1, т.е. If s q M.1 = 1, ie, (M.1)-й модуль не реализует участков из группы синхронизируемых участков B q (и, соответственно, не должен оказывать влияние на процесс синхронизации), то на выходе элемента ИЛИ 13.q образуется единичный сигнал. (M.1) -th module does not implement portions of the group of synchronized portions B q (and, accordingly, should not affect the synchronization process), the output of OR 13.q formed a single signal. Этот сигнал поступает на первый вход элемента И 11.q и, так как на других входах данного элемента также находятся единичные сигналы, формирует единичный сигнал на его выходе (т.е. фактически ретранслирует сигналы This signal is supplied to a first input of AND 11.q and since the other input of this element are also individual signals, generates a single signal at its output (i.e., actually retransmits signals

Figure 00000031
с входов 27.q и 28.q на выход элемента 11.q). 27.q with input and output 28.q 11.q element).

Если s q M.1 = 0, т.е. If s q M.1 = 0; за (M.1)-м модулем закреплен некоторый участок В w q группы B q , то сигнал на выходе элемента 13.q определяется сигналом g q M.1 с q-го выхода дешифратора 8 (формирование сигнала g q M.1 описано выше на примере (i. j)-го модуля). for (M.1) -th module is fixed in a certain portion of the group w q B q, then the signal on the output element 13.q determined signal g q M.1 with q-th output of the decoder 8 (forming a signal g q M.1 described above in (i. j) -th module). Если участок В w q завершен, то g q M.1 = 1 и на выходе элемента 13.q появляется единичный сигнал. If the portion B w q completed, then g q M.1 = 1 and the unit 13.q signal appears at the output of the element. Соответственно, единичный сигнал будет и на выходе элемента 11.q (сигналы Accordingly, a single signal is output and 11.q element (signals

Figure 00000032
ретранслируются на выход элемента 11.q). are relayed to the output element 11.q). Однако в случае если участок В w q не завершен, то g q M.1 = 0 и на выходе элемента 13.q образуется нулевой сигнал. However, if the region B w q is not completed, then g q M.1 = 0, and zero signal is produced at output 13.q element. Этот сигнал блокирует элемент И 11.q и формирует на его выходе нулевой сигнал (передача сигналов This signal disables AND gate 11.q and generates at its output a zero signal (transmission signal
Figure 00000033
на выход элемента 11.q заблокирована). to 11.q output element is blocked). Нулевой сигнал на выходе элемента 11. q сохраняется до тех пор, пока не будет завершен участок В w q . Zero signal at the output of element 11. q is maintained as long as the portion is completed in w q.

Сигнал с выхода элемента 11.q поступает на выход 29.q (M.1)-го модуля и далее распространяется на вход 27.q (М.2)-го модуля (вправо, фиг. 3) и на вход 28.q (М-1.1)-го модуля (вверх). The signal from the output element 11.q supplied to 29.q output (M.1) -th module, and further extends to 27.q input (M.2) -th module (to the right of FIG. 3) and input to 28.q (M-1.1) -th module (upward). Если данный сигнал нулевой, то он блокирует элементы И 11. q (М.2)-го и (М-1.1)-го модулей (фиг. 1, 3) и подтверждает тем самым нулевой уровень сигнала на выходах 29.q этих модулей. If the signal is zero, it disables the AND 11. q (M.2) th and (M-1.1) -th module (FIGS. 1, 3) and thus confirm the zero level of the signal at the outputs of these modules 29.q . Нулевые сигналы с выходов 29.q (М.2)-го и (M-1.1)-го модулей, в свою очередь, обусловливают образование сигналов логического нуля на выходах 29.q (М-1.2)-го, (M. 3)-го и (М-2.1)-го модулей. Zero signals from the outputs 29.q (M.2) th and (M-1.1) -th module, in turn, cause the formation of a logical zero signal to 29.q outputs (M-1.2) -th, (M. 3 ) th and (M-2.1) -th modules. Нулевые сигналы с выходов 29.q (М-1.2)-го, (М.3)-го и (М-2.1)-го модулей формируют нулевые сигналы на выходах 29.q (М-2.2)-го, (М-1.3)-го, (М.4)-го и (М-3.1)-го модулей и т.д. Zero signals 29.q outputs (M-1.2) -th, (M.3) th and (M-2.1) th module is formed null signals to 29.q outputs (M-2.2) -th, (M 1.3) -th, (M.4) th and (M-3.1) -th module, etc. И, наконец, нулевые сигналы с выходов 29.q (1.N-1)-го и (2.N)-го модулей подтверждают нулевой сигнал dq на выходе 29.q (1.N)-го модуля. Finally, with zero signals 29.q outputs (1.N-1) -th and (2.N) -th modules confirm to zero signal dq 29.q outlet (1.N) -th module.

Если сигнал на выходе 29.q (М.1)-го модуля единичный, то на втором и третьем входах элементов И 11.q (М.2)-го и (М-1.1)-го модулей происходит совпадение единиц (на второй вход элемента 11.q (М- 1.1)-го модуля и на третий вход элемента 11. q (М.2)-го модуля подается единичный сигнал If the output 29.q (M.1) -th module unit, that the second and third inputs of AND gates 11.q (M.2) th and (M-1.1) -th coincidence occurs module units (for the second 11.q element input (1.1 M) -th module and the third input member 11. q (M.2) -th module signal is fed to the unit

Figure 00000034
с q-го выхода блока элементов НЕ 36). a q-th output block element is not 36). Теперь уровень сигнала на выходах указанных элементов определяется сигналами с выходов элементов ИЛИ 13.q. Now, the signal level at the outputs of said elements is determined by output signals from the OR elements 13.q. Формирование сигнала на выходах элементов 13.q (М.2)-го и (М-1.1)-го модулей происходит так же, как и в случае (М.1)-го модуля. Forming on the element outputs a signal 13.q (M.2) th and (M-1.1) -th module is the same as in the case (M.1) th module. Если s q M.2 = 1 или s q M.2 = 0 и g q M.2 = 1, s q M-1.1 = 1 или s q M-1.1 = 0 и g q M-1.1 = 1, то эти сигналы единичные. If s q M.2 = 1 or s q M.2 = 0 and g q M.2 = 1, s q M-1.1 = 1 or s q M-1.1 = 0 and g q M-1.1 = 1, then these signals are isolated. Если же s q M.2 = 0 и g q M.2 = 0, s q M-1.1 = 0 и g q M-1.1 = 0, то указанные сигналы нулевые. If s q M.2 = 0 and g q M.2 = 0, s q M-1.1 = 0 and g q M-1.1 = 0, then the said signals are zero.

Сигналы с выходов элементов 11.q (М-1.1)-го и (М.2)-го модулей поступают на выходы 29. q этих модулей и далее распространяются на входы 28.q (М-2.1)-го, 27.q (М-1.2)-го модулей и на входы 28.q (М- 1.2)-го, 27.q (М.3)-го модулей соответственно. Signals from the outputs of elements 11.q (1.1 M) -th and (M.2) -th module receives the outputs of these modules 29. q and further extend to 28.q inputs (2.1 M) -th, 27.q (M-1.2) -th module and 28.q inputs (1.2 M) -th, 27.q (M.3) -th module, respectively.

Аналогичным образом происходит формирование сигналов на выходах 29,q (М-2.1)-го, (М-1.2)-го и (М.3)-го модулей, затем точно так же формируются сигналы на выходах 29.q (М-1.3)-го, (М-2.2)-го, (М-3.1)-го и (М.4)-го модулей и т.д. Similarly, signals are formed at outputs 29, q (M-2.1) -th, (M-1.2) -th and (M.3) -th module, then exactly the same signals are formed at outputs 29.q (M-1.3 ) -th, (M-2.2) -th, (M-3.1) -th and (M.4) -th module, etc. В конце концов образуется сигнал d q на выходе 29.q (1.N)-го модуля. Eventually formed signal d q output 29.q (1.N) -th module. Как следует из вышесказанного, значение этого сигнала будет оставаться нулевым до тех пор, пока хотя бы один из оставшихся модулей, например (i. j)-й модуль, имеет нулевой сигнал на выходе 29.q, либо s q 1.N = 0 и g q 1.N = 0, т.е. As follows from the above, the signal value will remain zero as long as at least one of the remaining modules, for example (i. J) -th module, has zero output signal 29.q, or s q 1.N = 0 and g q 1.N = 0; пока в группе B q имеется по меньшей мере один незавершенный участок. while in group B q has at least one incomplete portion. Нулевой сигнал с выхода 29.q (ij)-го модуля будет блокировать все остальные модули, расположенные выше и/или правее него (по схеме фиг. 3). Zero output signal 29.q (ij) -th module will block all other modules are disposed above and / or right of it (according to the scheme of FIG. 3). На выходах 29. q этих модулей будет нулевой уровень сигнала независимо от сигналов на выходах их элементов 13.q. The outputs of these modules 29. q is zero regardless of the signal level of the signals at the outputs of elements 13.q. Как только все участки группы B q будут завершены, на выходах 29. q всех модулей сети появятся единичные сигналы. Once all parts of the group B q will be completed at the outlet 29. q all network modules will be sporadic signals. Соответственно, единичное значение примет и сигнал d q на выходе 29.q (1.N)-го модуля. Accordingly, the unit value will take and the signal d q to 29.q outlet (1.N) -th module.

В ходе реализации первой фазы синхронизации наряду с распространением сигнала During the first phase of the synchronization signal, along with the spread of

Figure 00000035
обеспечивается подготовка модулей к последующему запуску. provides training modules to a subsequent launch. Для этого сигнал с выхода элемента 11.q (ij)-го модуля передается на второй вход элемента И 12.q. For this purpose, a signal output 11.q element (ij) -th module is transmitted to the second input of AND 12.q. В случае если данный сигнал нулевой, то он закрывает элемент 12.q. In case the zero signal is active, it closes element 12.q. Если же этот сигнал единичный, то он открывает элемент 12.q и разрешает прохождение сигнала с q-го выхода дешифратора 9 на его выход. If the signal unit, it opens 12.q element and allows the passage of the signal from the q-th output of the decoder 9 on his way out. Если на q-м выходе дешифратора 9 находится единичный сигнал (что определяет необходимость запуска (ij)-го модуля после достижения q-й вершины синхронизации), то на выходе элемента 12.q, а значит, и на выходе элемента ИЛИ 17 формируется единичный сигнал. When the q-th output of the decoder 9 is a unit signal (that determines the necessity of startup (ij) -th module after reaching the q-th synchronization peaks), then the output 12.q member, and hence to the output member 17 is formed by a single OR signal. Тем самым обеспечивается подготовка (ij)-го модуля к последующему запуску. This ensures that the preparation of (ij) th module to the next launch. Запуск модуля произойдет в момент перехода сигнала на выходе элемента 17 из единицы в нуль (процесс запуска подробно рассмотрен ниже). Starting module will occur at the transition of the signal at the output member 17 of unit zero (the startup process discussed in detail below).

С появлением единичного сигнала d q на выходе 29.q (1.N)-го модуля первая фаза синхронизации заканчивается и осуществляется переход ко второй фазе. With the advent of a single signal d q output 29.q (1.N) -th phase synchronization module first end and a transition to the second phase.

Единичный сигнал d q с выхода 29.q (1.N)-го модуля поступает на q-й вход блока элементов НЕ 36, в результате чего на q-м выходе указанного блока возникает отрицательный перепад уровня сигнала (1 ---> 0). A single signal d q from the output 29.q (1.N) -th module enters the q-th input block NOT elements 36, whereby there is a negative differential signal at q-th output of said box (1 ---> 0 ). Данный перепад (являющийся признаком запуска модулей, ожидающих завершение участков группы B q ) одновременно передается на входы 27.q модулей МКС с (1.1)-го по (М.1)-й (первого столбца) и на входы 28.q модулей МКС с (М.1)-го по (М.N)-й (М-й строки). This difference (which is a sign of run-ins awaiting completion portions group B q) is simultaneously transmitted to the inputs 27.q ISS modules (1.1) -th to (M.1) th (first column) and the inputs of the modules 28.q ISS with (M.1) -th to (M.N) th (M-th row). В результате на выходах элементов И 11.q этих модулей также возникает отрицательный перепад уровня сигнала. As a result, the outputs of the AND 11.q these modules also occurs negative differential signal. С выходов 29.q модулей с (1.1)-го по (М-1.1)-й и с (М.2)-го по (М.N)-й перепад уровня сигнала через соответствующие элементы 11.q распространяется на выходы 29.q модулей с (1.2)-го по (М-1.2)-й и с (М-1.3)-го по (М-1.N)-й. The outputs 29.q modules (1.1) -th to (M-1.1) -th and (M.2) -th to (M.N) -th differential signal through the corresponding 11.q elements extend to outlets 29 .q modules (1.2) -th to (M-1.2) -th and (M-1.3) -th to (M-1.N) -th. Далее аналогичным образом происходит распространение перепада уровня сигнала на выходы 29.q модулей с (1.3)-го по (М-2.3)-й и с (М-2.4)-го по (M-2.N)-й и т.д. Further similarly occurs spread differential signal level at the outputs 29.q modules (1.3) -th to (2.3-M) th and (M-2.4) -th to (M-2.N) -th and m. d. В конце концов отрицательный перепад уровня сигнала достигнет один из входов - 27.q или 28.q - (1.N)-го модуля. Eventually negative differential signal level reaches the one input - 27.q or 28.q - (1.N) -th module.

В результате на выходе 29.q (1.N)-го модуля будет установлен нулевой сигнал d q . As a result, the output 29.q (1.N) -th module is set zero signal d q.

С появлением нулевого сигнала d q завершается вторая фаза синхронизации и очередной цикл синхронизации параллельных участков в целом. With the advent of the zero signal d q completes the second phase synchronization and the next synchronization cycle generally parallel portions. Сразу после образования нулевого сигнала на выходе 29.q (1.N)-го модуля начинается следующий цикл синхронизации. Immediately after the formation of the zero signal on the output 29.q (1.N) -th module begins the next cycle synchronization.

В процессе распространения перепада уровня сигнала через МКС происходит запуск модулей, ожидающих завершение группы участков B q . In the process of propagation through the differential signal level occurs ISS start module awaiting completion group portions B q. Эти модули реализуют участки k-й программы, непосредственно следующие за участками группы B q . These modules implement portions of the k-th program immediately following areas Group B q. Например, если B q = B 4 = {B k 3.1 (1), В k 1.1 (2), В k 1.2 (2)} (фиг. 5а), то такими участками будут В k 2.3 (1), В k 1.1 (3) и В k 3.1 (2); For example, if B q = B 4 = {B k 3.1 (1), in k 1.1 (2), in k 1.2 (2)} (Fig. 5a), then such sites would in k 2.3 (1), in k 1.1 (3), and B k 3.1 (2); соответственно, будет осуществляться запуск модулей m 2.3 , m 1.1 и m 3.1 . respectively, will be launching module m 2.3, m 1.1 and m 3.1.

Запуск модулей МКС рассмотрим на примере функционирования некоторого модуля с номером (ij). Launch of ISS modules, consider the example of the operation of a module number (ij).

Если активизация (ij)-го модуля после окончания группы участков B q не требуется, то на выходе 3.6 регистра 3 данного модуля присутствует код, отличный от кода НВС a q (этот код может быть нулевым, если (ij)-й модуль выполняет некоторый участок k-й программы, и ненулевым, если (ij)-й модуль завершил выполнение некоторого участка, сходящегося в μ-й вершине синхронизации, μ≠q). If activation (ij) -th module after closure portions B q groups is not needed, the output register 3 3.6 present the module code other than a code NAF a q (this code may be zero if (ij) -th module performs some portion of k-th program and nonzero if (ij) -th module has completed execution of a portion converging in a μ-th vertex synchronization, μ ≠ q). Соответственно, на q-м выходе дешифратора 9 находится нулевой сигнал. Accordingly, in the q-th output of the decoder 9 is a zero signal. Этот сигнал блокирует элемент И 12.q и поэтому появление перепада уровня сигнала на выходе элемента И 11.q никак не влияет на уровень сигнала на выходе элемента ИЛИ 17. Запуск (ij)-го модуля не производится. This signal disables AND gate 12.q and therefore occurrence of differential signal level at the output of the AND element 11.q does not affect the signal level at the output of OR element 17. Starting the (ij) -th module is not performed.

Если (i. j)-й модуль должен быть активизирован после окончания группы участков B q (т.е. по достижении вершины синхронизации a q ), то на выходе 3.6 регистра 3 этого модуля находится код НВС a q (установленный при работе модуля в режиме В). If (i. J) -th module is to be activated after closure portions group B q (i.e., on reaching the top synchronize a q), 3.6 the output register 3 of this module is the NAF code a q (when the module is mounted in the mode). Соответственно, на q-м выходе дешифратора 9 присутствует сигнал логической единицы, который открывает элемент И 12.q. Accordingly, in the q-th output of the decoder 9, a logic one signal is present, which opens an AND 12.q. Поскольку на выходе элемента И 11.q также установлен единичный сигнал, единичный сигнал будет и на выходе элемента 12.q, а значит, и на выходе элемента ИЛИ 17. Since the output of AND 11.q also mounted a single signal, a single signal and be output 12.q element, and hence on the output of OR element 17.

Как только на выходе элемента И 11.q возникает отрицательный перепад уровня сигнала, сигнал на выходе элемента 12.q переходит из единицы в нуль и на выходе элемента 17 также формируется отрицательный перепад уровня сигнала. Once the output of the AND 11.q arises negative differential signal, the output element moves 12.q of unity to zero and the output member 17 is also formed a negative differential signal. Данный перепад воздействует на одновибратор 19 и возбуждает на его выходе импульс пуска модуля. This difference affects the monostable multivibrator 19 and turned at its output the start pulse of the module. Одновременно этот же перепад распространяется на вход синхронизации буферного регистра 7 и фиксирует в данном регистре адрес запуска (ij)-го модуля A k ij (e+1) * , сформированный при завершении (i. j)-м модулем e-го участка k-й программы (см. режим В). Simultaneously, the same applies to the differential clock input of the buffer register 7 and fixes in this register start address (ij) th module A k ij (e + 1) *, formed at the end (i. J) -th module e-th section k th program (see. The mode). Адрес с выхода регистра 7 подтверждает информацию на выходе блока элементов ИЛИ 14. Address output from the register 7 confirms the information on the output element or block 14.

В тот же момент импульс с выхода одновибратора 19 поступает на второй вход блока 10 синхронизации и, проходя далее через элемент ИЛИ 35 (фиг. 2) на вход установки триггера 31, переключает данный триггер в единичное состояние. At the same time pulse output from the monostable multivibrator 19 is supplied to the second input of the synchronization unit 10, and passing further through the OR gate 35 (FIG. 2) to the input of flip-flop 31 setting, switches the active trigger is in one state. Единичный сигнал, образующийся на прямом выходе триггера 31, включает генератор 30. Таким образом, на выходах блока 10 синхронизации начинается формирование импульсов синхронизации t 1 и t 2 . Unit signal formed at the output of the forward trigger 31 includes a generator 30. Thus, at block 10 outputs sync clock pulses begins the formation of t 1 and t 2.

Одновременно импульс с выхода одновибратора 19 (фиг. 1) подается на вход сброса регистра 3 и устанавливает его в нулевое состояние. Simultaneously pulse output from monostable 19 (FIG. 1) is supplied to the reset input of register 3 and sets it to zero. На всех выходах регистра 3 образуются нулевые сигналы. All outputs of register 3 formed zero signals. В результате на всех выходах дешифраторов 8 и 9 формируется нулевой уровень сигнала. As a result, all the outputs of the decoders 8 and 9 formed zero signal level. Адресный код на первом входе блока элементов ИЛИ 14 также становится нулевым. The address code in the first block input OR element 14 also becomes zero. Однако на выходе блока элементов ИЛИ 14 по-прежнему сохраняется адрес A k ij (e+1) * , поступающий с выхода регистра 7. Соответственно, указанный адрес сохраняется и на информационном входе регистра 2. However, at the output of OR block element 14 persists address A k ij (e + 1) *, coming from the output register 7. Accordingly, the specified address is stored and the information input of the register 2.

Сброс регистра 3 непосредственно после завершения участков группы B q необходим для того, чтобы исключить повторный запуск (ij)-го модуля в результате очередного цикла синхронизации. Reset of register 3 immediately after the portions B q groups is required in order to prevent a restart (ij) -th module in the result of the next clock cycle. Это связано с тем, что очередной цикл синхронизации начинается сразу после окончания предшествующего цикла и на выходах элементов 13.q всех модулей, реализующих участки группы B q , все еще могут находиться единичные сигналы. This is due to the fact that the next clock cycle begins immediately after the preceding cycle and the outputs of all elements 13.q modules implementing portions group B q, can still be isolated signals. Установка на выходах элементов 13.q нулевых сигналов производится только в момент запуска этих модулей. Installation at the outputs of elements 13.q zero signal is produced only when running these modules.

Далее первый импульс t 1 с первого выхода блока 10 синхронизации через элемент ИЛИ 15 поступает на вход синхронизации регистра 2 и задним фронтом записывает в него адрес A k ij (e+1) * . Next, the first pulse t 1 from the first output unit 10 through the synchronizing element 15 OR is input to the synchronization register 2 and the trailing edge writes the address A k ij (e + 1) *. Адрес с выхода регистра 2 подается на адресный вход блока 1 и обеспечивает считывание первой команды (e+1)-го участка. Address output from the register 2 is supplied to the address input of the unit 1 and provides a readout of the first team (e + 1) -th section. Первый импульс t 2 со второго выхода блока 10 синхронизации сбрасывает буферный регистр 7 и, поступая одновременно через элемент ИЛИ 16 на вход синхронизации регистра 3, фиксирует в этом регистре считанную из блока 1 команду. 2 t first pulse from the second output synchronization unit 10 resets the buffer register 7 and, at the same time acting through the OR gate 16 to the clock input of register 3, the register records read from the command unit 1. Таким образом, (ij)-й модуль приступает к выполнению (e+1)-го участка k-й программы. Thus, (ij) -th module proceeds to (e + 1) -th k-th portion of the program. Записанная в регистр 3 команда может иметь либо формат Ф 2 , либо формат Ф 3 , либо формат Ф 4 (фиг. 4). Recorded in the command register 3 may have any format F 2 or F 3 format or a format F 4 (FIG. 4). Соответственно, (ij)-й модуль может перейти в один из трех возможных режимов - A, B или C. Consequently, (ij) -th module can move in one of three modes - A, B or C.

Режим C. В этот режим модуль переходит после записи в регистр 3 команды формата Ф 4 (фиг. 4). C. Mode In this mode, the module proceeds after recording into register command format F 3 4 (FIG. 4). Работа модуля в режиме C сводится к индикации завершения k-й программы и переходу в пассивное состояние. Work module in C mode is reduced to indicate the completion of the k-th program and transition to the passive state. На выходе 3.8 регистра 3 (фиг. 1) образуется единичный сигнал - метка конца программы (М кп ), на выходе 3.7 как и в режиме В появляется единичная метка конца участка М ку . At the output 3.8 the register 3 (. Figure 1) is formed a single signal - program end mark (M kp) at the output of 3.7 as in the mode B, the unit appears mark M ku end portion. На всех остальных выходах регистра 3 формируется нулевой уровень сигнала. All other outputs of register 3 formed zero signal level.

Нулевые сигналы с выходов 3.5 и 3.6 регистра 3 формируют нулевой уровень сигнала на выходах дешифраторов 8 и 9. Единичная метка М кп с выхода 3.8 регистра 3 подается на управляющие входы коммутатора 6 и настраивает его на прием очередного КОП с входа 23 модуля. Zero signals from the outputs 3.5 and 3.6 of the register 3 is formed zero level signal at the outputs of decoders 8 and 9. A single mark M 3.8 kp output register 3 is supplied to the control inputs of the switch 6 and configures it to receive the next input from the CPC 23 of the module.

Одновременно переход сигнала на выходе 3.7 регистра 3 из нуля в единицу возбуждает импульс на выходе одновибратора 18. Этот импульс поступает на третий вход блока 10 синхронизации, переводит триггер 31 (фиг. 2) в нулевое состояние и тем самым запрещает формирование импульсов синхронизации t 1 и t 2 на выходах блока 10 синхронизации (фиг. 1). Simultaneously transition at the output of register 3 3.7 zero to one excitation pulse at the output of monostable multivibrator 18. This pulse is supplied to the third input of the unit 10, synchronization needs to trigger 31 (FIG. 2) to the zero state and thereby prevents the formation of synchronization pulses t 1 and t 2 on unit 10 outputs a synchronization (FIG. 1). Считывание команд из блока 1 прекращается. Reads commands from unit 1 is stopped.

Аналогичным образом завершается функционирование и других модулей МКС. Similarly, the operation is completed and other ISS modules. Выполнение k-й программы в целом заканчивается после перехода в пассивное состояние последнего из модулей. K-th execution of the whole program comes to an end after the transition to the passive state of the last module. После этого сеть может переходить к выполнению очередной программы. After that, the network can continue to the next program.

Оценим преимущества предлагаемого технического решения перед прототипом. We estimate the benefits of the proposed technical solution over the prototype.

Первоначально будем проводить оценку с точки зрения оперативности процесса межмодульной передачи управления при запуске групп параллельных участков (при анализе прототипа нумерация осуществляется в соответствии с описанием прототипа). Initially we evaluate in terms of speed intermodule transmission control process at start of groups of parallel portions (the analysis prototype numbering is carried out in accordance with the prior art description).

В прототипе межмодульная передача управления предусматривает обмен сообщениями, содержащими адреса передачи управления, и может осуществляться двумя способами. In the prototype intermodule transfer of control involves exchange of messages containing control transfer addresses, and can be done in two ways.

Способ 1. Модуль - инициатор передачи управления (пусть этот модуль имеет номер ij) последовательно считывает несколько коммуникационных команд (в прототипе это команды формата C или B), каждая из которых обеспечивает формирование и выдачу одного сообщения и, соответственно, запуск одного из требуемых параллельных участков. Method 1. Module - initiator management transfer (although this module has the number ij) sequentially reads multiple communication commands (in the prior art is the command format C or B), each of which ensures the formation and delivery of messages, and, respectively, running parallel to one of the desired areas.

Способ 2. Модуль m ij считывает коммуникационную команду C (или B, если (i. j)-й модуль должен перейти в пассивное состояние), которая обеспечивает запуск параллельного участка, закрепленного, например, за модулем с номером i 1 .j 1 .(i 1 .j 1 )-й модуль, в свою очередь, после запуска также считывает команду C и производит запуск следующего из требуемых параллельных участков, реализуемого (i 2 . j 2 )-м модулем. Method 2 m ij module reads a communication command C (or B, if (i. J) -th unit should go into a passive state), which ensures the parallel portion start fastened, e.g., by module with number i .j 1 1. (i .j 1 1) -th module, in turn, after running also reads the command C and launches resulting from the required parallel portions implemented (i 2. j 2) th module. Далее (i 2 .j 2 )-й модуль аналогичным образом активизирует очередной параллельный участок, закрепленный за модулем с номером i 3 .j 3 . Further, (i .j 2 2) -th module likewise activates another parallel portion fixed by module 3 with index i .j 3. В конце концов будут активизированы все параллельные участки. In the end, all of the parallel sections will be activated.

Независимо от используемого способа время межмодульной передачи управления при запуске группы из p параллельных участков (т.е. промежуток между моментом считывания первой коммуникационной команды и моментом запуска последнего, p-го участка) определяется как Regardless of the method of intermodule transmission time control startup group of p parallel portions (i.e., the interval between the moment of reading the first communication start command and the time the last, p-th portion) is defined as

Figure 00000036

где Where
Figure 00000037
- время передачи сообщения от модуля - the transmission of messages from the module
Figure 00000038
модулю modulus
Figure 00000039
; ;
h - порядковый номер запускаемого участка; h - serial number of the executable section;
для первого способа справедливо равенство for the first method equality
Figure 00000040
, .
Figure 00000041
поскольку все сообщения передаются (ij)-м модулем; since all messages are transmitted (ij) th module;
для второго способа for the second method
Figure 00000042
. .

Время Time

Figure 00000043
, в свою очередь, зависит от расстояния In turn, depends on the distance
Figure 00000044
между модулями between modules
Figure 00000045
и and
Figure 00000046
и среднего времени t 0 передачи сообщения между соседними модулями и в общем случае and the average time t 0 message transmission between adjacent modules in the general case
Figure 00000047

где t зап - время запуска модуля where t spare - time the launcher
Figure 00000048
(промежуток времени от момента поступления сообщения на вход 28 или 29 (i h .j h )-го модуля до момента фиксации первой команды запускаемого участка в регистре 5 команд). (the time interval from the receipt of messages at the input 28 or 29 (i h .j h) -th module until the first fixing portion in the executable command register 5 commands).

Наименьшее значение T достигается тогда, когда модули The lowest value of T is achieved when the modules

Figure 00000049
являются соседними (смежными) и, соответственно, are adjacent (contiguous) and, respectively,
Figure 00000050
, .
Figure 00000051
В этом случае, исходя из формул (1) и (2), In this case, based on the formulas (1) and (2),
T = T min = p(t 0 +t зап ). T = T min = p (t 0 + t app). (3) (3)
Величина t 0 представляет собой время обработки сообщения блоком 2 анализа, которое, в свою очередь, складывается из времени пребывания сообщения в блоке памяти сообщений 36, 37 или 35 (t' 0 ) и времени передачи сообщения из указанного блока на один из выходов блока анализа (t'' 0 ). The value t 0 represents the time message processing unit 2 analysis, which in turn consists of the residence time of the message in the memory unit posts 36, 37 or 35 (t '0) and time of message transmission from said block to one of the outputs of the analysis block (t '' 0). Величина t зап представляет собой сумму t 0 +t' зап , где t' зап - промежуток времени от момента выхода сообщения из блока 2 анализа до момента записи первой команды в регистр 5 команд. The quantity t represents the amount of spare t 0 + t 'zap where t' zap - time interval from the release message from the analysis unit 2 until the first write command in command register 5.

Исходя из всего сказанного формулу (3) можно переписать в виде Based on the foregoing formula (3) can be rewritten as
T min = p(2t' 0 +2t'' 0 +t' зап ). T min = p (2t '0 + 2t' '0 + t' zap). (4) (4)
Нетрудно видеть, что значение t' зап близко к периоду следования импульсов блока 8 синхронизации (τ 8 ), a t'' 0 - к периоду следования импульсов распределителя 42 (τ 42 ), поэтому можно считать It is easy to see that the value of t 'app is close to the repetition period of the synchronization block 8 pulses (τ 8), a t' '0 - a pulse repetition period of the distributor 42 (τ 42), so we may assume

Figure 00000052
Figure 00000053
B то же время B at the same time
Figure 00000054
где K - средняя длина очереди сообщений в блоке памяти сообщений 36, 37 или 35. Считая, что τ 8 ≈τ 42 и обозначая τ 842 как τ, из (4) получим окончательное выражение для T min : where K - the average length of the message queue in the memory unit posts 36, 37 or 35. Assuming that 8 ≈τ τ 42 and τ denoting 8, like τ τ 42, from (4) we obtain the final expression for T min:
T min ≈ pτ(2K+3). T min ≈ pτ (2K + 3). (5) (5)
В предлагаемой сети, как показано выше, обмен сообщениями при межмодульной передаче управления отсутствует. In the proposed network, as shown above, the exchange of messages with the intermodule transfer offline control. Запуск p параллельных участков производится практически одновременно в момент появления отрицательного перепада уровня сигнала завершения группы предшествующих параллельных участков на выходах элементов И 11.q (фиг. 1). Running p parallel portions is made almost simultaneously at the moment of completion of the negative differential signal group parallel portions prior to the element outputs and 11.q (FIG. 1). Время межмодульной передачи управления T * не зависит от значения p и определяется скоростью распространения сигнала через цепочку элементов И 11.q различных модулей. Intermodule transmission time T control * does not depend on the values of p and is defined by the signal propagation speed through the chain of AND gates 11.q various modules.

Величина T * складывается из времени (t 1 * ) между моментом завершения группы предшествующих параллельных участков и моментом формирования единичного сигнала d q на выходе 29.q (1.N)-го модуля, задержки блока элементов НЕ 36 (Δt 36 ), времени (t 2 * ) распространения перепада уровня сигнала с q-го выхода блока 36 до последнего из активизируемых модулей МКС, а также времени запуска указанного модуля (t зап * ), т.е. The value T * consists of the time (t 1 *) between the moment of completion of the previous group of parallel sections and the point of forming a single signal d q output 29.q (1.N) -th unit delay block NOT elements 36 (Δt 36), the time (t 2 *) propagation differential signal with q-th block 36 to the last exit of the ISS-activated modules and said module start time (t app *), i.e. времени от момента появления перепада уровня сигнала на входе 27.q или 28.q модуля до момента фиксации первой команды в регистре 3. В предельном случае, когда последний завершаемый участок выполняется (М. 1)-м модулем, а последний из запускаемых параллельных участков - (1.N)-м модулем (фиг. 3), the time from onset of the differential signal level at the input or 27.q 28.q module until fixation of the first team in register 3. In the limiting case, when the latter portion is executed terminated by (AM 1) -th module, and the last run of the parallel portions - (1.N) -th module (Figure 3.)
t 1 * = t 1 * (max) - t 2 * - t 2 * (max) = (M + N - 2)t 0 * , t 1 * = t 1 * (max) - t 2 * - t 2 * (max) = (M + N - 2) t 0 *
где t 0 * - задержка прохождения сигнала через модуль МКС с входа 27.q или 28.q на выход 29.q. where t 0 * - propagation delay through ISS module 27.q input or output 28.q 29.q.

Величина t 0 * представляет собой задержку срабатывания элемента И * The value of t 0 is a response delay element and

Figure 00000055
поэтому so
t t * * 1 1 (max) = t (Max) = t * * 2 2 (max) = (M+N-2)Δt ll.q . (max) = (M + N - 2) Δt ll.q.
Как и в прототипе, t зап * приближенно равно периоду следования импульсов синхронизации, который, очевидно, может быть принят равным τ. As in the prior art, t app * is approximately equal to the repetition period of the synchronization pulse, which is obviously equal to τ can be adopted. B то же время Δt 36 ≈Δt ll.q ≡Δt. B while Δt 36 ≈Δt ll.q ≡Δt.
Исходя из всего сказанного, наибольшее значение Т * может быть определено как Based on the foregoing, the largest value of T * can be defined as
Figure 00000056

Для обеспечения устойчивости работы модулей МКС должно выполняться условие τ ≫ Δt, например τ~20Δt(Δt~0.05τ). To ensure stability of the ISS modules must satisfy the condition τ »Δt, e.g. τ ~ 20Δt (Δt ~ 0.05τ). Поэтому, подставляя Δt = 0.05τ в (6) и учитывая (5), окончательно получим следующие соотношения: Therefore, substituting Δt = 0.05τ in (6) and using (5), we finally obtain the following relations:
T ≥ T min ≈pτ(2K+3), (7а) T ≥ T min ≈pτ (2K + 3), (7a)
T * ≅ T T * ≅ T * * m m ax ≈(0.1(M+N)+0.85)τ. ax ≈ (0.1 (M + N ) +0.85) τ. (7б) (7b)
Величины p, K, M и N характеризуются одним порядком (они, как правило, не превышают 10), поэтому для приближенной оценки можно считать p = K = M = N ≡ Θ ~ 1...10. The values ​​p, K, M and N are characterized by one order (they usually do not exceed 10), so can be regarded as an approximate estimate p = K = M = N ≡ Θ ~ 1 ... 10. С учетом этого допущения выражения (7а) и (7б) можно переписать в виде Given this assumption, equation (7a) and (7b) can be rewritten as
T ≥ T min ≈ 2Θ 2 τ+3Θτ, (8а) T ≥ T min ≈ 2Θ 2 τ + 3Θτ, (8a)
T * ≅ T T * ≅ T * * m m ax ≈ 0.2Θτ+0,85τ. ax ≈ 0.2Θτ + 0,85τ. (8б) (8b)
Сравнение выражений (8а) и (8б) позволяет установить, что T min > T max * . Comparison of expressions (8a) and (8b) reveals that T min> T max *. Отсюда следует, что в общем случае T >> T * . It follows that, in general, T >> T *. Таким образом, в предлагаемой МКС обеспечивается существенно более высокая оперативность межмодульной передачи управления при запуске групп параллельных участков, чем в прототипе. Thus, in the proposed ISS provides substantially higher efficiency intermodule transmission control at startup sets of parallel portions than in the prior art.

Наряду с повышением оперативности межмодульной передачи управления предлагаемое решение позволяет значительно уменьшить сложность модуля МКС. Along with increased efficiency intermodule transfer proposed management solution can significantly reduce the complexity of the ISS module.

Поскольку межмодульное взаимодействие в МКС не предполагает обмен сообщениями, соответственно, не требуются хранение и выбор маршрутов сообщений, из состава модуля удается исключить блок 2 анализа (здесь нумерация производится в соответствии с описанием прототипа), содержащий три блока памяти сообщений (каждый из которых включает группу из ~10 регистров, демультиплексор и несколько групп из ~10 логических элементов), генератор 39 константы, блок 40 выбора направления передачи сообщения, а также распределитель 42 импульсов и ряд других элемент Since intermodular interactions in ISS does not involve the exchange of messages, respectively, does not require storage and selection of messages routes from the module able to eliminate unit 2 analyzes (here the numbering is in accordance with the prior art description) comprising three message storage unit (each of which includes a group from ~ 10 registers, the demultiplexer and several groups of logic elements 10 ~) constant generator 39, the block 40 selects the transmission direction of the message, as well as the pulse distributor 42 and several other element ов. s. Кроме того, из состава модуля исключается блок 3 управления синхронизацией параллельных участков, включающий два отдельных блока памяти условий синхронизации (блоки 55 и 56) и ряд других элементов. Furthermore, the composition of the module control unit 3 is eliminated synchronization parallel portions comprising two separate memory block synchronization conditions (blocks 55 and 56) and a number of other elements. Вместо указанных блоков и элементов в состав модуля вводятся регистр 5 вектора соответствия (здесь нумерация дается в соответствии с описанием МКС), дешифраторы 8 и 9, буферный регистр 7, блок элементов ИЛИ 14, три группы из n логических элементов (число логических элементов n представляет собой максимальное число вершин синхронизации в реализуемых программах, которое в большинстве случаев не превышает 50). Instead of these units and elements of the module are introduced register 5 conformity vector (here the numbering is given in accordance with the description ISS), decoders 8 and 9, the buffer register 7, elements the OR block 14, three groups of n AND gates (number of gates n represents the maximum number of sync nodes in ongoing programs, which in most cases does not exceed 50).

Суммарная сложность всех вводимых элементов с учетом соответствующих связей существенно ниже общей сложности блоков 2 и 3 прототипа. The total complexity of all input elements with the corresponding connections significantly lower total units 2 and 3 prototype. Тем самым достигается значительное упрощение модуля МКС. Thereby achieving a significant simplification of the ISS module. Несмотря на упрощение модулей предлагаемая МКС обладает всеми функциональными возможностями прототипа, позволяя, в частности, производить запуск и синхронизацию произвольных групп участков программ без ограничений на способ их межмодульного распределения. Despite the simplification of modules offered by the ISS has all the functionality of the prototype, allowing, in particular, to make starting and synchronization of arbitrary groups of parts of the program with no restrictions on the method of their inter-module distribution.

Таким образом, исходя из всего вышесказанного, предлагаемое изобретение обеспечивает решение заявленной технической задачи, а именно: позволяет повысить оперативность межмодульной передачи в микроконтроллерной сети при запуске групп параллельных участков программ при одновременном упрощении модулей. Thus, based on the foregoing, the present invention provides a solution to the stated technical problem, namely, can improve transmission efficiency intermodule microcontroller network startup program groups parallel portions while simplifying modules. Это, в свою очередь, способствует повышению общего быстродействия МКС и снижению сложности ее промышленного изготовления. This, in turn, contributes to the overall performance of the ISS and reduce the complexity of its industrial production.

Claims (2)

  1. 1. Микроконтроллерная сеть, содержащая M • N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, M - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, причем вход кода операции модуля соединен с первым информационным входом коммутатора адреса, выход которого подключен к информационному входу регистра адреса, выход которого подкл 1. Microcontroller network containing M • N of similar modules combined in a matrix structure, where N - number of modules in the row of the matrix network structure, M - the number of rows, wherein each module comprises a memory unit programs address register, instruction register, the multiplexer logic conditions, the switch address, the block synchronization, the first to third OR elements, wherein the module opcode input coupled to a first input of the switch address information, the output of which is connected to the data input of the address register, whose output is conn чен к адресному входу блока памяти программ, выход которого соединен с информационным входом регистра команд, выход метки конца программы которого соединен с управляющими входами коммутатора адреса, выходы кода логического условия и модифицируемого разряда адреса регистра команд подключены к управляющему и первому информационному входам мультиплексора логических условий соответственно, второй информационный вход которого соединен с входом логических условий модуля, первый вход блока синхронизации соединен с входом пуска модуля, о chen to the address input of the program memory unit, whose output is connected to the data input of the instruction register, the output end of which a program label is coupled to control inputs of switch addresses, outputs code logic condition and the modified instruction register address bit are connected to the control and the first data input of the multiplexer logic conditions respectively a second information input connected with the input logical conditions module, the first synchronization block input coupled to the input module start of личающаяся тем, что в нее дополнительно введен блок элементов НЕ, а каждый модуль дополнительно включает регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, первую и вторую группы элементов И, группу элементов ИЛИ, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, причем выход немодифицируемой части адреса регистра команд в объединении с выходом мультиплексора логических условий подключены к первому входу блока элементов ИЛИ и к информационному входу буферного ре Leach in that it additionally introduced block elements NOT, and each module further comprises a register vector matching, the buffer register, the first and second decoders vertex synchronization number, the first and second group of AND gates, a group of elements or block elements or first and second monostable, the delay element, the output of instruction register unmodified portion in association with addresses output multiplexer logic conditions are connected to the first input of the OR block elements and to buffer data input D гистра, выход которого соединен со вторым входом блока элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора адреса, выход микроопераций регистра команд подключен к выходу микроопераций модуля, вход вектора соответствия модуля соединен с информационным входом регистра вектора соответствия, выходы с первого по n-й которого (где n - максимальное число вершин синхронизации в реализуемых программах) подключены к первым входам элементов ИЛИ группы с первого по n-й соответственно, первый выход номера вершины синхр Giustra whose output is connected to a second input of the OR element whose output is connected to a second input of the switch address information, the output instruction register connected to the output micro micro module, the module conformity vector input connected to data input register vector matching, the outputs of the first through n- which minutes (where n - the maximum number of vertices in synchronization implemented programs) are connected to first inputs of the OR elements of the group of the first to n-th, respectively, the first output sync vertex numbers низации регистра команд соединен с входом первого дешифратора номера вершины синхронизации, выходы с первого по n-й которого соединены со вторыми входами элементов ИЛИ группы с первого по n-й соответственно, выходы которых подключены к первым входам элементов И первой группы с первого по n-й соответственно, входы первой группы входов синхронизации модуля с первого по n-й соединены со вторыми входами элементов И первой группы с первого по n-й соответственно, выходы которых соединены с выходами группы выходов синхронизации модуля с первого п tions instruction register coupled to the input of the first number decoder synchronization peaks, outputs the first through n-th of which are connected to second inputs of OR element group of the first to n-th, respectively, whose outputs are connected to first inputs of AND gates of the first group of the first through n- minutes, respectively, inputs of first AND input group synchronization module of the first to n-th are connected to second inputs of AND gates of the first group of the first to n-th, respectively, whose outputs are connected to outputs of band synchronization module outputs a first n n-й соответственно, второй выход номера вершины синхронизации регистра команд соединен с входом второго дешифратора номера вершины синхронизации, выходы с первого по n-й которого подключены к первым входам элементов И второй группы с первого по n-й соответственно, входы второй группы входов синхронизации модуля с первого по n-й подключены к третьим входам элементов И первой группы с первого по n-й соответственно, выходы которых подключены к вторым входам элементов И второй группы с первого по n-й соответственно, выходы которых соединены с в n-d, respectively, the second output of instruction register synchronization vertex numbers connected to the input of the second decoder room synchronization peaks, outputs the first through n-th is connected to first inputs of AND gates of the second group of the first to n-th, respectively, the inputs of the second group of synchronization inputs module of the first to n-th inputs connected to third elements of the first group and the first to n-th, respectively, whose outputs are connected to second inputs of AND gates of the second group of the first to n-th, respectively, whose outputs are connected to a одами первого элемента ИЛИ с первого по n-й соответственно, выход которого соединен с входом синхронизации буферного регистра и с входом первого одновибратора, выход которого подключен к входу сброса регистра команд и ко второму входу блока синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу синхронизации регистра адреса, выход метки конца участка регистра команд соединен с входом второго одновибратора, выход которого соединен с третьим входом блока синхронизации, второй odes first OR of the first to n-th, respectively, whose output is connected to the input buffer register synchronization with input of the first monostable multivibrator, whose output is connected to the instruction register reset input and the second input of the synchronization unit, a first output connected to a first input of the second element OR, whose output is connected to the synchronization register entry address tag output end instruction register portion connected to the input of a second monoflop, whose output is connected to the third input sync block, the second выход которого подключен к входу сброса буферного регистра и к первому входу третьего элемента ИЛИ, вход настройки модуля соединен со вторым входом второго элемента ИЛИ, с входом синхронизации регистра вектора соответствия, а также с входом элемента задержки, выход которого подключен ко второму входу третьего элемента ИЛИ, выход которого подключен к входу синхронизации регистра команд, группа выходов синхронизации (1, N)-го модуля соединена с входами блока элемента НЕ, выходы которого подключены к первой группе входов синхронизации (i. whose output is connected to the reset input buffer register and to the first input of the third OR gate, the module configuration input coupled to the second input of the second OR gate, with the register clock input matching vectors as well as to an input of a delay element whose output is connected to the second input of the third OR whose output is connected to the instruction register entry synchronization, synchronization group outputs (1, N) th module is connected to the unit block NOT inputs, the outputs of which are connected to the first group of synchronization inputs (i. 1)-го модуля, 1) -th module,
    Figure 00000057
    и ко второй группе входов синхронизации (MJ)-го модуля, and synchronizing to the second group of inputs (MJ) -th module,
    Figure 00000058
    группа выходов синхронизации (α,β)-го модуля, group synchronization outputs (α, β) -th module,
    Figure 00000059
    Figure 00000060
    подключена к первой группе входов синхронизации (α.β+1)-го модуля и ко второй группе входов синхронизации (α-l.β)-го модуля, группа выходов синхронизации (l.β)-го модуля соединена с первой группой входов синхронизации (l.β+l)-го модуля, группа выходов синхронизации (α,N)-го модуля соединена со второй группой входов синхронизации (α-lN)-го модуля. It is connected to a first group of synchronization inputs (α.β + 1) -th module and the second group of synchronization inputs (α-l.β) -th module outputs a synchronization group (l.β) -th module is coupled with a first group of synchronization inputs (l.β + l) th module group synchronization outputs (α, N) -th module is connected with the second group of synchronization inputs (α-lN) -th module.
  2. 2. Сеть по п.1, отличающаяся тем, что блок синхронизации содержит генератор импульсов, триггер управления, триггер, первый и второй элементы И, элемент ИЛИ, первый и второй входы которого являются первым и вторым входами блока соответственно, а выход соединен с входом установки триггера управления, вход сброса которого является третьим входом блока, а прямой выход подключен к входу генератора импульсов, выход которого соединен с первыми входами первого и второго элементов И, а также со счетным входом триггера, прямой и инверсный выходы котор 2. A network according to claim 1, characterized in that the timing unit comprises a pulse generator, a control trigger, a trigger, first and second AND gates, an OR gate, the first and second inputs of which are the first and the second input unit respectively, and an output connected to the input setting the control flip-flop whose reset input is the third input block and the direct output connected to the input of the pulse generator, whose output is connected to the first inputs of first and second aND gates, as well as counting input of the flip-flop, a direct and inverse outputs of which го подключены ко вторым входам первого и второго элементов И соответственно, выходы которых являются первым и вторым выходами блока соответственно. th connected to the second inputs of the first and second AND gates, respectively, the outputs of which are first and second output block, respectively.
RU99119676A 1999-09-13 1999-09-13 Microcontroller network RU2168198C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU99119676A RU2168198C1 (en) 1999-09-13 1999-09-13 Microcontroller network

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU99119676A RU2168198C1 (en) 1999-09-13 1999-09-13 Microcontroller network

Publications (1)

Publication Number Publication Date
RU2168198C1 true RU2168198C1 (en) 2001-05-27

Family

ID=20224887

Family Applications (1)

Application Number Title Priority Date Filing Date
RU99119676A RU2168198C1 (en) 1999-09-13 1999-09-13 Microcontroller network

Country Status (1)

Country Link
RU (1) RU2168198C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8321653B2 (en) 2006-08-08 2012-11-27 Siemens Aktiengesellschaft Devices, systems, and methods for assigning a PLC module address

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8321653B2 (en) 2006-08-08 2012-11-27 Siemens Aktiengesellschaft Devices, systems, and methods for assigning a PLC module address
US8417847B2 (en) 2006-08-08 2013-04-09 Siemens Aktiengesellschaft Devices, systems, and methods regarding a PLC

Similar Documents

Publication Publication Date Title
US3470542A (en) Modular system design
US6018559A (en) Chain-connected shift register and programmable logic circuit whose logic function is changeable in real time
US4366535A (en) Modular signal-processing system
US4509113A (en) Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation
US5388214A (en) Parallel computer system including request distribution network for distributing processing requests to selected sets of processors in parallel
US5136188A (en) Input/output macrocell for programmable logic device
US5504918A (en) Parallel processor system
US5428622A (en) Testing architecture with independent scan paths
US4591981A (en) Multimicroprocessor system
US5418970A (en) Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content
US5371893A (en) Look-ahead priority arbitration system and method
US5361363A (en) Input/output system for parallel computer for performing parallel file transfers between selected number of input/output devices and another selected number of processing nodes
US5295134A (en) In-service activator for a broadband exchanger
US4926416A (en) Method and facilities for hybrid packet switching
US4156903A (en) Data driven digital data processor
US6763426B1 (en) Cascadable content addressable memory (CAM) device and architecture
US4972314A (en) Data flow signal processor method and apparatus
US5842038A (en) Optimized input/output memory access request system and method
US5404562A (en) Massively parallel processor including queue-based message delivery system
US3713096A (en) Shift register interconnection of data processing system
US5398315A (en) Multi-processor video display apparatus
US5664214A (en) Parallel processing computer containing a multiple instruction stream processing architecture
US5418780A (en) Routing logic means for a communication switching element
US6167501A (en) Methods and apparatus for manarray PE-PE switch control
US4943916A (en) Information processing apparatus for a data flow computer