RU2144210C1

RU2144210C1 - Six-channel parallel correlation unit for receivers of satellite navigation equipment

Info

Publication number: RU2144210C1
Application number: RU98106788A
Authority: RU
Inventors: А.И. Садовникова; Н.В. Ефремов; П.А. Осетров; В.Г. Сиренко; А.М. Смаглий; А.Н. Хрусталев
Original assignee: Научно-исследовательский институт "Научный центр"
Priority date: 1998-04-06
Filing date: 1998-04-06
Publication date: 2000-01-10

Abstract

FIELD: computer engineering, navigation equipment. SUBSTANCE: device has clock oscillator, tracing units, reference signals generator, buffer register, 16-bit data bus, state register, address decoder and initial code phase register. EFFECT: increased precision of measurements. 3 dwg, 1

Description

Изобретение относится к специализированным средствам вычислительной техники и предназначено для корреляционной обработки сигналов, поступающих с приемников, например, спутниковых радионавигационных систем GPS (Global Positioning System) и Глонасс (глобальная навигационная спутниковая система). The invention relates to specialized means of computer technology and is intended for the correlation processing of signals from receivers, for example, satellite radio navigation systems GPS (Global Positioning System) and Glonass (global navigation satellite system).

Известен двенадцатиканальный параллельный коррелятор [1], вычисляющий корреляцию входного сигнала с находящейся копией кода ШПС GPS. Недостатком такого коррелятора является то, что он работает с одной системой GPS. Точность измерений в системе GPS втрое ниже, чем в системе Глонасс, т.к. GPS использует селективный доступ. Known twelve-channel parallel correlator [1], which calculates the correlation of the input signal with a copy of the GPS NPS code. The disadvantage of such a correlator is that it works with one GPS system. Measurement accuracy in the GPS system is three times lower than in the Glonass system, because GPS uses selective access.

Известен шестиканальный параллельный коррелятор [2], содержащий тактовый генератор, входной коммутатор, формирователь опорных сигналов, 6 каналов модулей слежения, узел встроенного контроля, узел обмена с ЭВМ, регистр состояния, узел контроля статистик, причем каждый из шести модулей слежения состоит из двух комплексных смесителей, цифрового управляемого генератора несущей, счетчика циклов несущей, четырех кодовых смесителей, четырех четырнадцатиразрядных сумматоров, генератора C/A кода, цифрового управляемого генератора кода, счетчика эпох. Недостатком такого параллельного коррелятора является то, что он работает только с входным синфазным сигналом и фиксированной частотой этого сигнала, что требует подключения к нему шести дорогостоящих приемников. The known six-channel parallel correlator [2], containing a clock generator, an input switch, a driver of reference signals, 6 channels of tracking modules, a node for integrated monitoring, a node for exchanging computers, a status register, a node for monitoring statistics, each of the six tracking modules consists of two complex mixers, digital controlled carrier generator, carrier cycle counter, four code mixers, four fourteen-bit adders, C / A code generator, digital controlled code generator, counter eras. The disadvantage of such a parallel correlator is that it only works with an input common-mode signal and a fixed frequency of this signal, which requires six expensive receivers to be connected to it.

Другой двенадцатиканальный параллельный коррелятор [3] , являющийся прототипом изобретения, содержит тактовый генератор, первый и второй входы которого соединены с входами микросхемы, первый выход которого соединен с первыми входами двенадцати модулей слежения, второй выход которого соединен со входом формирователя опорных сигналов, третий и четвертый выходы которого соединены с выходами микросхемы и четвертый выход которого соединен со входом буферного регистра, буферный регистр, второй, третий, четвертый и пятый входы которого соединены со входами микросхемы, четыре выхода которого соединены со вторым, третьим, четвертым и пятым входами двенадцати модулей слежения, формирователь опорных сигналов, выход которого соединен с шестыми входами двенадцати модулей слежения, двенадцать каналов модулей слежения, тридцатидвухбитовая магистраль данных которых соединена между модулями слежения и блоком обмена, выход каждого из модулей слежения соединен с соответствующим входом регистра состояния, блок обмена с ЭВМ соединен с шестнадцатиразрядной магистралью данных, идущих со входов-выходов микросхемы, управляющие входы блока обмена с ЭВМ соединены со входами микросхемы, дешифратор адреса, восемь входов которого соединены со входами микросхемы, а выходы соединены с регистрами двенадцати каналов модулей слежения, регистр состояния, выходы которого соединены со входами блока обмена с ЭВМ, причем каждый из двенадцати модулей слежения состоит из входного коммутатора, из двух комплексных смесителей, цифрового управляемого генератора несущей, счетчика циклов несущей, четырех кодовых смесителей, четырех четырнадцатиразрядных сумматоров, генератора C/A кода, цифрового управляемого генератора кода, счетчика эпох, регистра начальной фазы кода, счетчика фазы кода. Another twelve-channel parallel correlator [3], which is the prototype of the invention, contains a clock generator, the first and second inputs of which are connected to the inputs of the microcircuit, the first output of which is connected to the first inputs of the twelve tracking modules, the second output of which is connected to the input of the reference signal shaper, the third and fourth the outputs of which are connected to the outputs of the microcircuit and the fourth output of which is connected to the input of the buffer register, the buffer register, the second, third, fourth and fifth inputs of which are connected are connected to the inputs of the microcircuit, the four outputs of which are connected to the second, third, fourth and fifth inputs of the twelve tracking modules, a reference signal generator, the output of which is connected to the sixth inputs of the twelve tracking modules, twelve channels of the tracking modules, whose thirty-two-bit data highway is connected between the tracking modules and exchange unit, the output of each of the tracking modules is connected to the corresponding input of the status register, the computer exchange unit is connected to a sixteen-bit data highway going from the inputs and outputs of the microcircuit, the control inputs of the computer exchange unit are connected to the microcircuit inputs, an address decoder, eight inputs of which are connected to the microcircuit inputs, and the outputs are connected to the registers of the twelve channels of the tracking modules, a status register whose outputs are connected to the inputs of the computer exchange unit moreover, each of the twelve tracking modules consists of an input switch, two complex mixers, a digital controlled carrier generator, a carrier cycle counter, four code mixers, four four seventy-bit adders, C / A code generator, digital controlled code generator, epoch counter, code initial phase register, code phase counter.

Преимущество двенадцатиканального параллельного коррелятора, являющегося прототипом изобретения заключается в том, что он работает с входным синфазным и входным квадратурным сигналом, что дает возможность работать с одним приемником. Однако недостатком прототипа изобретения является невысокая точность измерений для приемников спутниковых радионавигационных систем GPS и Глонасс и невысокая надежность частотного разделения сигналов спутниковой радионавигационной системы Глонасс. The advantage of the twelve-channel parallel correlator, which is the prototype of the invention, is that it works with the input common-mode and input quadrature signal, which makes it possible to work with one receiver. However, the disadvantage of the prototype of the invention is the low measurement accuracy for receivers of satellite radio navigation systems GPS and Glonass and the low reliability of the frequency separation of signals from the satellite radio navigation system Glonass.

Задачей изобретения является повышение точности измерений для приемников спутниковой радионавигационной системы Глонасс и повышение надежности частотного разделения сигналов этой системы. The objective of the invention is to increase the accuracy of measurements for receivers of the satellite radio navigation system Glonass and increase the reliability of the frequency separation of the signals of this system.

Указанные преимущества заявляемого устройства перед прототипом достигаются за счет того, что в шестиканальный параллельный коррелятор для приемников спутниковых радионавигационных систем, содержащий тактовый генератор, первый выход которого соединен с первыми входами шести модулей слежения, второй выход соединен со входом формирователя опорных сигналов, третий выход соединен со входом буферного регистра, первая и вторая группы выходов которого соединены со вторым, третьим, четвертым и пятым входами шести модулей слежения, выход формирователя опорных сигналов соединен с шестыми входами шести модулей слежения, шестнадцатибитовая магистраль данных соединена между модулями слежения и блоком обмена с ЭВМ, выход каждого из модулей слежения соединен с соответствующим входом регистра состояния, а выходы дешифратора адреса соединены с регистрами начальной фазы кода шести модулей слежения, выходы регистра состояния соединены с группой входов блока обмена с ЭВМ, причем каждый из шести модулей слежения состоит из входного коммутатора, четыре входа которого соединены с двумя группами входов модуля слежения, счетчика циклов несущей, соединенного с шестнадцатибитовой магистралью данных, генератора псевдослучайных последовательностей, соединенного с шестнадцатибитовой магистралью данных и со счетчиком эпох, генератора тактовой частоты, соединенного с шестнадцатибитовой магистралью данных и с генератором псевдослучайных последовательностей, счетчика эпох, соединенного с шестнадцатибитовой магистралью данных, регистра начальной фазы кода, соединенного с шестнадцатибитовой магистралью данных и счетчиком фазы кода, соединенным с генератором тактовой частоты, отличающийся тем, что в каждый из шести модулей слежения дополнительно введены ПЗУ, первая и вторая группы входов которого соединены с первой и второй группами выходов входного коммутатора, первая группа выходов ПЗУ соединена с элементами ИСКЛЮЧАЮЩЕЕ ИЛИ первой и третьей групп, вторая группа выходов ПЗУ соединена с элементами ИСКЛЮЧАЮЩЕЕ ИЛИ второй и четвертой групп, первый вход ПЗУ соединен с первым входом модуля слежения, с первым входом входного коммутатора, со входом регистра фазы и со входом генератора тактовой частоты, первая группа выходов регистра фазы соединена с третьей группой входов ПЗУ, а вторая группа выходов соединена с первой группой входов комбинационного сумматора, 27 разряд регистра фазы соединен со счетчиком циклов несущей, первая группа входов регистра фазы соединена с регистром начальной фазы, вторая группа входов регистра фазы соединена с группой выходов комбинационного сумматора, группа входов регистра начальной фазы соединена с шестнадцатибитовой магистралью данных, а второй вход соединен с соответствующим выходом дешифратора адреса, вторая группа входов комбинационного сумматора, соединена с группой выходов регистра частоты, а 27 разряд комбинационного сумматора соединен со вторым входом счетчика циклов несущей, группа входов регистра частоты соединена с шестнадцатибитовой магистралью данных, вторая группа входов регистра частоты соединена с соответствующими выходами дешифратора адреса, а 27 разряд регистра частоты соединен с третьим входом счетчика циклов несущей, группа выходов которого соединена с шестнадцатибитовой магистралью данных, группа входов счетчика циклов несущей соединена с соответствующими выходами дешифратора, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы и первым выходом дискриминатора, а группа выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединена с группой входов первого четырехразрядного накапливающего сумматора, группа выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединена с группой входов второго четырехразрядного накапливающего сумматора, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы соединены со вторым выходом дискриминатора и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой группы, а выходы соединены с первой группой входов первого мультиплексора, группа выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой группы соединена с группой входов второго мультиплексора, выход первого четырехразрядного накапливающего сумматора соединен с первым счетчиком, выход второго четырехразрядного накапливающего сумматора соединен со вторым счетчиком, вторая группа входов первого мультиплексора является кодом среднего отсчета, первый вход первого мультиплексора соединен с первым входом второго мультиплексора и третьим выходом дискриминатора, а группа выходов соединена с группой входов первого пятиразрядного накапливающего сумматора, вторая группа входов второго мультиплексора является кодом среднего отсчета, а группа выходов соединена с группой входов второго пятиразрядного накапливающего сумматора, выход первого пятиразрядного накапливающего сумматора соединен со входом третьего счетчика, выход второго пятиразрядного накапливающего сумматора соединен со входом четвертого счетчика, группы выходов первого, второго, третьего и четвертого счетчиков соединены с шестнадцатибитовой магистралью данных, группа входов регистра управления соединена с шестнадцатибитовой магистралью данных, а группа выходов соединена с группой входов дискриминатора, выход регистра управления соединен с первым входом третьего мультиплексора, первый вход регистра управления соединен с соответствующим выходом дешифратора адреса, первый вход регистра отсчета фазы кода соединен с соответствующим выходом дешифратора адреса, первый вход регистра начальной фазы кода соединен с соответствующим выходом дешифратора адреса, первый вход дискриминатора соединен с генератором тактовой частоты, а второй вход соединен с выходом третьего мультиплексора, второй вход которого соединен со вторым выходом генератора псевдослучайных последовательностей, а третий вход соединен с генератором повышенной точности кода, группа входов которого соединена с шестнадцатибитовой магистралью данных, вторая группа входов генератора повышенной точности кода соединена с соответствующими выходами дешифратора адреса, первый вход генератора повышенной точности кода соединен с выходом счетчика эпох, а второй вход соединен с выходом генератора тактовой частоты, причем генератор повышенной точности кода содержит регистр обратных связей, регистр начального вектора, двадцатипятиразрядный сдвиговый регистр, группу элементов И и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы регистра обратных связей соединены с соответствующими выходами дешифратора адреса, группа выходов регистра обратных связей соединена с группой входов группы элементов И, а группа входов соединена с шестнадцатибитовой магистралью данных и группой входов регистра начального вектора, первый и второй входы которого соединены с соответствующими выходами дешифратора адреса, а группа выходов соединена с группой входов сдвигового регистра, первый вход которого соединен со вторым входом генератора повышенной точности кода, первый вход которого соединен со вторым входом сдвигового регистра, третий вход которого соединен с выходом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а группа выходов сдвигового регистра соединена с группой входов группы элементов И, причем выход десятого разряда сдвигового регистра является выходом генератора повышенной точности кода, группа выходов группы элементов И соединена с группой входов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ в группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен со входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. The indicated advantages of the claimed device over the prototype are achieved due to the fact that the six-channel parallel correlator for receivers of satellite radio navigation systems contains a clock generator, the first output of which is connected to the first inputs of six tracking modules, the second output is connected to the input of the reference signal shaper, the third output is connected to buffer register input, the first and second groups of outputs of which are connected to the second, third, fourth and fifth inputs of six tracking modules, output for the reference signal driver is connected to the sixth inputs of six tracking modules, a sixteen-bit data highway is connected between the tracking modules and the computer communication unit, the output of each of the tracking modules is connected to the corresponding status register input, and the addresses of the address decoder outputs are connected to the initial phase registers of the code of six tracking modules, the outputs of the status register are connected to a group of inputs of a computer exchange unit, and each of the six tracking modules consists of an input switch, the four inputs of which are connected to two I have groups of inputs of a tracking module, a carrier cycle counter connected to a sixteen-bit data highway, a pseudo-random sequence generator, connected to a sixteen-bit data highway and an epoch counter, a clock generator connected to a sixteen-bit data highway and a pseudo-random sequence generator, an epoch counter connected to sixteen-bit data highway, register of the initial phase of the code connected to the sixteen-bit data highway and counter ohms of the phase of the code connected to the clock generator, characterized in that in each of the six tracking modules ROM is additionally introduced, the first and second groups of inputs of which are connected to the first and second groups of outputs of the input switch, the first group of outputs of the ROM is connected to the elements EXCLUSIVE OR the first and the third group, the second group of ROM outputs is connected to the elements EXCLUSIVE OR of the second and fourth groups, the first input of the ROM is connected to the first input of the tracking module, with the first input of the input switch, with the register input and with the input of the clock generator, the first group of outputs of the phase register is connected to the third group of inputs of the ROM, and the second group of outputs is connected to the first group of inputs of the combination adder, the 27th bit of the phase register is connected to the counter of the carrier cycles, the first group of inputs of the phase register is connected to the register the initial phase, the second group of inputs of the phase register is connected to the group of outputs of the Raman adder, the group of inputs of the register of the initial phase is connected to the sixteen-bit data highway, and the second input is connected is connected with the corresponding output of the address decoder, the second group of inputs of the combinational adder is connected to the group of outputs of the frequency register, and the 27th bit of the combinational adder is connected to the second input of the carrier cycle counter, the group of inputs of the frequency register is connected to a sixteen-bit data highway, the second group of inputs of the frequency register is connected to the corresponding outputs of the address decoder, and the 27th bit of the frequency register is connected to the third input of the carrier cycle counter, the group of outputs of which is connected to sixteen by the data main, the group of inputs of the counter of the carrier cycles is connected to the corresponding outputs of the decoder, the first inputs of the elements of the EXCLUSIVE OR of the first group are connected to the first inputs of the elements of the EXCLUSIVE OR of the second group and the first output of the discriminator, and the group of the outputs of the elements of the EXCLUSIVE OR of the first group is connected to the group of inputs of the first four accumulating adder, the group of outputs of the elements EXCLUSIVE OR the second group is connected to the group of inputs of the second four-digit accumulating sum torus, the first inputs of the elements EXCLUSIVE OR of the third group are connected to the second output of the discriminator and the first inputs of the elements EXCLUSIVE OR of the fourth group, and the outputs are connected to the first group of inputs of the first multiplexer, the group of outputs of the elements EXCLUSIVE OR of the fourth group is connected to the group of inputs of the second multiplexer, the output of the first four-digit accumulating adder is connected to the first counter, the output of the second four-digit accumulating adder is connected to the second counter, the second group of input in the first multiplexer is the average count code, the first input of the first multiplexer is connected to the first input of the second multiplexer and the third output of the discriminator, and the group of outputs is connected to the group of inputs of the first five-digit accumulative adder, the second group of inputs of the second multiplexer is the average code, and the group of outputs is connected to group of inputs of the second five-digit accumulating adder, the output of the first five-digit accumulating adder is connected to the input of the third counter, the output the second five-digit accumulating adder is connected to the input of the fourth counter, the group of outputs of the first, second, third and fourth counters are connected to the sixteen-bit data highway, the group of inputs of the control register is connected to the sixteen-bit data highway, and the group of outputs is connected to the group of inputs of the discriminator, the output of the control register is connected with the first input of the third multiplexer, the first input of the control register is connected to the corresponding output of the address decoder, the first input of the register the phase of the code is connected to the corresponding output of the address decoder, the first input of the register of the initial phase of the code is connected to the corresponding output of the address decoder, the first input of the discriminator is connected to the clock generator, and the second input is connected to the output of the third multiplexer, the second input of which is connected to the second output of the pseudo random generator sequences, and the third input is connected to a generator of increased accuracy of the code, the group of inputs of which is connected to a sixteen-bit data highway, the second the group of inputs of the generator of increased accuracy of the code is connected to the corresponding outputs of the address decoder, the first input of the generator of increased accuracy of the code is connected to the output of the epoch counter, and the second input is connected to the output of the clock generator, and the generator of increased accuracy of the code contains a feedback register, a register of the initial vector, twenty-five the shift register, the group of elements AND and the group of elements EXCLUSIVE OR, and the first and second inputs of the feedback register are connected to the corresponding Odes of the address decoder, the group of outputs of the feedback register is connected to the group of inputs of the group of elements And, and the group of inputs is connected to the sixteen-bit data line and the group of inputs of the register of the initial vector, the first and second inputs of which are connected to the corresponding outputs of the address decoder, and the group of outputs is connected to the group inputs of the shift register, the first input of which is connected to the second input of the generator of increased accuracy of the code, the first input of which is connected to the second input of the shift register, the third whose input is connected to the output of the group of elements EXCLUSIVE OR, and the group of outputs of the shift register is connected to the group of inputs of the group of elements AND, and the output of the tenth digit of the shift register is the output of the generator of increased accuracy of the code, the group of outputs of the group of elements AND is connected to the group of inputs of the group of elements EXCLUSIVE OR, moreover, the output of each element EXCLUSIVE OR in the group of elements EXCLUSIVE OR is connected to the input of the subsequent element EXCLUSIVE OR.

В дальнейшем изобретение поясняется чертежами, где:
на фиг. 1 представлена структурная схема параллельного коррелятора;
на фиг. 2 представлена структурная схема модуля слежения;
на фиг. 3 представлена функциональная схема генератора повышенной точности кода.The invention is further illustrated by the drawings, where:
in FIG. 1 is a structural diagram of a parallel correlator;
in FIG. 2 is a structural diagram of a tracking module;
in FIG. 3 shows a functional diagram of a generator of increased code accuracy.

Шестиканальный параллельный коррелятор для приемников спутниковых радионавигационных систем содержит тактовый генератор 1, первый выход 2 соединен с первыми входами шести модулей слежения 3, второй выход 4 соединен со входом формирователя опорных сигналов 5, третий выход 6 соединен со входом буферного регистра 7, первая 8 и вторая 9 группы выходов которого соединены со вторым, третьим, четвертым и пятым, входами шести модулей слежения 3, выход 10 формирователя опорных сигналов 5 соединен с шестыми входами шести модулей слежения 3, шестнадцатибитовая магистраль данных 11 соединена между модулями слежения 3 и блоком обмена с ЭВМ 12, выход 13 каждого из модулей слежения 3 соединен с соответствующим входом регистра состояния 14, а выходы 15 дешифратора адреса 16 соединены с регистрами начальной фазы кода 17 шести модулей слежения 3, выходы 18 регистра состояния 14 соединены с группой входов блока обмена с ЭВМ 12, причем каждый из шести модулей слежения 3 содержит входной коммутатор 19, четыре входа которого соединены с двумя группами входов 8 и 9 модуля слежения, счетчик циклов несущей 20, соединенный с шестнадцатибитовой магистралью данных 11, генератор псевдослучайных последовательностей 21, соединенный с шестнадцатибитовой магистралью данных 11, выход 22 генератора псевдослучайных последовательностей 21 соединен со счетчиком эпох 23, генератор тактовой частоты 24, соединенный с шестнадцатибитовой магистралью данных 11 и генератором псевдослучайных последовательностей 21, счетчик эпох 23, соединенный с шестнадцатибитовой магистралью данных 11, регистр начальной фазы кода 17, соединенный с шестнадцатибитовой магистралью данных 11, выход 25 регистра начальной фазы кода 17 соединен со счетчиком фазы кода 26, вход 27 которого соединен с генератором тактовой частоты 24, и дополнительно содержит ПЗУ 28, первая 29 и вторая 30 группы входов которого соединены с первой и второй группами выходов входного коммутатора 19, первая группа выходов 31 ПЗУ соединена с элементами ИСКЛЮЧАЮЩЕЕ ИЛИ первой 32 и третьей 33 групп, вторая группа выходов 34 ПЗУ соединена с элементами ИСКЛЮЧАЮЩЕЕ ИЛИ второй 35 и четвертой 36 групп, первый вход ПЗУ соединен с первым входом 2 модуля слежения 3, с первым входом входного коммутатора 19, со входом регистра фазы 37 и со входом генератора тактовой частоты 24, первая группа выходов 38 регистра фазы 37 соединена с третьей группой входов ПЗУ 28, а вторая группа выходов 39 соединена с первой группой входов комбинационного сумматора 40, 27 разряд регистра фазы 37 соединен со счетчиком циклов несущей 20, первая группа входов 41 регистра фазы 37 соединена с регистром начальной фазы 42, вторая группа входов 43 регистра фазы 37 соединена с группой выходов комбинационного сумматора 40, группа входов регистра начальной фазы 42 соединена с шестнадцатибитовой магистралью данных 11, а второй вход соединен с соответствующим выходом 15 дешифратора адреса 16, вторая группа входов 44 комбинационного сумматора 40 соединена с группой выходов регистра частоты 45, группа входов регистра частоты 45 соединена с шестнадцатибитовой магистралью данных 11, вторая группа входов регистра частоты 45 соединена с соответствующими выходами 15 дешифратора адреса 16, а 27 разряд регистра частоты 45 соединен с третьим входом 46 счетчика циклов несущей 20, группа выходов которого соединена с шестнадцатибитовой магистралью данных 11, группа входов счетчика циклов несущей 20 соединена с соответствующим выходом 15 дешифратора адреса 16, первые входы 47 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 32 соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 35 и первым выходом дискриминатора 48, группа выходов 49 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 35 соединена с группой входов второго четырехразрядного накапливающего сумматора 50, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы 33 соединены со вторым выходом 51 дискриминатора 48 и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой группы 36, а выходы 52 соединены с первой группой входов первого мультиплексора 53, группа выходов 54 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ четвертой группы 36 соединена с группой входов второго мультиплексора 55, выход 56 первого четырехразрядного накапливающего сумматора 57 соединен с первым счетчиком 58, выход 59 второго четырехразрядного накапливающего сумматора 50 соединен со вторым счетчиком 60, вторая группа входов первого мультиплексора 53 является кодом среднего отсчета, первый вход первого мультиплексора 53 соединен с первым входом второго мультиплексора 55 и третьим выходом 61 дискриминатора, а группа выходов 62 соединена с группой входов первого пятиразрядного накапливающего сумматора 63, вторая группа входов второго мультиплексора 55 является кодом среднего отсчета, а группа выходов 64 соединена с группой входов второго пятиразрядного накапливающего сумматора 65, выход 66 первого пятиразрядного накапливающего сумматора 63 соединен со входом третьего счетчика 67, выход 68 второго пятиразрядного накапливающего сумматора 65 соединен со входом четвертого счетчика 69, группы выходов первого 58, второго 60, третьего 67, четвертого 69 счетчиков соединены с шестнадцатибитовой магистралью данных 11, группа входов регистра управления 70 соединена с шестнадцатибитовой магистралью данных 11, а группа выходов 71 соединена с группой входов дискриминатора 48, а выход 72 регистра управления 70 соединен с первым входом третьего мультиплексора 73, первый вход регистра управления 70 соединен с соответствующим выходом дешифратора адреса 16, первый вход регистра отсчета фазы кода 74 соединен с соответствующим выходом дешифратора адреса 16, первый вход регистра начальной фазы кода 17 соединен с соответствующим выходом дешифратора адреса 16, первый вход 27 дискриминатора 48 соединен с генератором тактовой частоты 24, а второй вход соединен с выходом 75 третьего мультиплексора 73, второй вход 76 которого соединен со вторым выходом генератора псевдослучайных последовательностей 21, а третий вход 77 соединен с генератором повышенной точности кода 78, группа входов которого соединена с шестнадцатибитовой магистралью данных 11, вторая группа входов генератора повышенной точности кода 78 соединена с соответствующими выходами дешифратора адреса 16, первый вход 79 генератора повышенной точности кода 78 соединен с выходом счетчика эпох 23, а второй вход 80 соединен с выходом генератора тактовой частоты 24, 27 разряд комбинационного сумматора 40 соединен со вторым входом 81 счетчика циклов несущей 20, группа выходов 82 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 32 соединена с группой входов первого четырехразрядного накапливающего сумматора 57, причем генератор повышенной точности кода 78 содержит регистр обратных связей 83, регистр начального вектора 84, двадцатипятиразрядный сдвиговый регистр 85, группу элементов И 86, и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 87, причем первый и второй входы регистра обратных связей соединены с соответствующими выходами дешифратора адреса 16, группа выходов 88 регистра обратных связей 83 соединена с группой входов группы элементов И 86, а группа входов соединена с шестнадцатибитовой магистралью данных 11 и группой входов регистра начального вектора 84, первый и второй входы которого соединены с соответствующими выходами дешифратора адреса 16, а группа выходов 89 соединена с группой входов сдвигового регистра 85, первый вход 80 которого соединен со вторым входом генератора повышенной точности кода 78, первый вход 79 которого соединен со вторым входом сдвигового регистра 85, третий вход 90 которого соединен с выходом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 87, а группа выходов 91 сдвигового регистра 85 соединена с группой входов группы элементов И 86, причем выход десятого разряда сдвигового регистра является выходом 77 генератора повышенной точности кода 78, группа выходов 92 группы элементов И 86 соединена с группой входов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 87, причем выход 93 каждого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ в группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 87 соединен со входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. The six-channel parallel correlator for receivers of satellite navigation systems contains a clock 1, the first output 2 is connected to the first inputs of six tracking modules 3, the second output 4 is connected to the input of the reference signal shaper 5, the third output 6 is connected to the input of the buffer register 7, the first 8 and second 9 groups of outputs of which are connected to the second, third, fourth and fifth, inputs of six tracking modules 3, output 10 of the reference signal shaper 5 is connected to sixth inputs of six tracking modules 3, sixteen a commercial data line 11 is connected between the tracking modules 3 and the exchange unit with the computer 12, the output 13 of each of the tracking modules 3 is connected to the corresponding input of the status register 14, and the outputs 15 of the address decoder 16 are connected to the registers of the initial phase of the code 17 of six tracking modules 3, the outputs 18 status register 14 is connected to a group of inputs of the exchange unit with a computer 12, and each of the six tracking modules 3 contains an input switch 19, four inputs of which are connected to two groups of inputs 8 and 9 of the tracking module, the carrier cycle counter 20 is connected with a sixteen-bit data line 11, a pseudo-random sequence generator 21 connected to a sixteen-bit data line 11, the output 22 of the pseudo-random sequence generator 21 is connected to an epoch counter 23, a clock 24 connected to a sixteen-bit data line 11 and a pseudo-random sequence generator 21, an epoch counter 23, connected to a sixteen-bit data highway 11, an initial phase register of code 17, connected to a sixteen-bit data highway 11, output 25 of the register of the initial phase of code 17 is connected to the phase counter of code 26, the input 27 of which is connected to a clock generator 24, and further comprises a ROM 28, the first 29 and second 30 of which input groups are connected to the first and second groups of outputs of the input switch 19, the first group of the outputs 31 of the ROM is connected to the elements of the EXCLUSIVE OR of the first 32 and the third 33 groups, the second group of outputs 34 of the ROM is connected to the elements of the EXCLUSIVE OR of the second 35 and the fourth 36 groups, the first input of the ROM is connected to the first input 2 of the tracking module 3, with the first input of the input switch 19, with the input of the phase 37 register and with the input of the clock 24, the first group of outputs 38 of the phase register 37 is connected to the third group of ROM inputs 28, and the second group of outputs 39 is connected to the first group of inputs of the combiner 40, 27 bit of the phase 37 register connected to the carrier cycle counter 20, the first group of inputs 41 of the phase 37 register is connected to the initial phase register 42, the second group of inputs 43 of the phase 37 register is connected to the output group of the combination adder 40, the group of inputs of the initial phase register 42 is connected to a sixteen-bit data line 11, and the second input is connected to the corresponding output 15 of the address decoder 16, the second group of inputs 44 of the combination adder 40 is connected to the group of outputs of the frequency register 45, the group of inputs of the frequency register 45 is connected to the sixteen-bit data line 11, the second group of inputs of the frequency register 45 connected to the corresponding outputs 15 of the address decoder 16, and the 27th bit of the frequency register 45 is connected to the third input 46 of the carrier counter 20, the group of outputs of which is connected to sixteen-bit data line 11, the group of inputs of the counter of the carrier 20 is connected to the corresponding output 15 of the address decoder 16, the first inputs of 47 elements of the EXCLUSIVE OR of the first group 32 are connected to the first inputs of the elements of the EXCLUSIVE OR second group 35 and the first output of the discriminator 48, the group of outputs of the 49 elements of EXCLUSIVE OR the second group 35 is connected to the group of inputs of the second four-digit accumulative adder 50, the first inputs of the elements EXCLUSIVE OR of the third group 33 are connected to the second output 51 of the discriminator 48 and to the first the paths of the EXCLUSIVE OR elements of the fourth group 36, and the outputs 52 are connected to the first group of inputs of the first multiplexer 53, the group of outputs 54 of the EXCLUSIVE OR elements of the fourth group 36 are connected to the group of inputs of the second multiplexer 55, the output 56 of the first four-digit accumulating adder 57 is connected to the first counter 58, the output 59 of the second four-digit accumulating adder 50 is connected to the second counter 60, the second group of inputs of the first multiplexer 53 is the code of the average count, the first input of the first multiplexer 5 3 is connected to the first input of the second multiplexer 55 and the third discriminator output 61, and the group of outputs 62 is connected to the group of inputs of the first five-digit accumulating adder 63, the second group of inputs of the second multiplexer 55 is the average count code, and the group of outputs 64 is connected to the group of inputs of the second five-digit accumulating the adder 65, the output 66 of the first five-digit accumulating adder 63 is connected to the input of the third counter 67, the output 68 of the second five-digit accumulating adder 65 is connected to the input of the even the fourth counter 69, the group of outputs of the first 58, second 60, third 67, and fourth 69 counters are connected to the sixteen-bit data highway 11, the group of inputs of the control register 70 is connected to the sixteen-bit data highway 11, and the group of outputs 71 is connected to the group of inputs of the discriminator 48, and the output 72 of the control register 70 is connected to the first input of the third multiplexer 73, the first input of the control register 70 is connected to the corresponding output of the address decoder 16, the first input of the phase register of the code 74 is connected to the corresponding the address decoder 16, the first input of the initial phase register 17 is connected to the corresponding output of the address decoder 16, the first input 27 of the discriminator 48 is connected to the clock 24, and the second input is connected to the output 75 of the third multiplexer 73, the second input 76 of which is connected to the second the output of the pseudo-random sequence generator 21, and the third input 77 is connected to a high-precision code generator 78, the group of inputs of which is connected to a sixteen-bit data line 11, the second group of inputs of the generator the increased accuracy of code 78 is connected to the corresponding outputs of the address decoder 16, the first input 79 of the high-precision generator of code 78 is connected to the output of the epoch 23 counter, and the second input 80 is connected to the output of the clock 24, 27 bit of the combination adder 40 is connected to the second input 81 of the counter cycles of the carrier 20, the group of outputs 82 of the elements EXCLUSIVE OR of the first group 32 is connected to the group of inputs of the first four-digit accumulative adder 57, and the generator of increased accuracy code 78 contains a register of inverse 83, the register of the initial vector 84, twenty-five shift register 85, a group of elements AND 86, and a group of elements EXCLUSIVE OR 87, the first and second inputs of the feedback register are connected to the corresponding outputs of the address decoder 16, the group of outputs 88 of the feedback register 83 is connected to the group of inputs of the group of elements And 86, and the group of inputs is connected to a sixteen-bit data highway 11 and the group of inputs of the register of the initial vector 84, the first and second inputs of which are connected to the corresponding outputs of the decryption addressor 16, and the group of outputs 89 is connected to the group of inputs of the shift register 85, the first input 80 of which is connected to the second input of the high-precision code generator 78, the first input 79 of which is connected to the second input of the shift register 85, the third input 90 of which is connected to the output of the group elements EXCLUSIVE OR 87, and the group of outputs 91 of the shift register 85 is connected to the group of inputs of the group of elements AND 86, the output of the tenth digit of the shift register being the output 77 of the generator of increased accuracy code 78, the group of outputs 92 groups AND 86 elements are connected to the group of inputs of the EXCLUSIVE OR 87 element group, and the output 93 of each EXCLUSIVE OR element in the EXCLUSIVE OR 87 element group is connected to the input of the subsequent EXCLUSIVE OR element.

Шестиканальный параллельный коррелятор для приемников спутниковых радионавигационных систем, например GPS и Глонасс, работает следующим образом. Six-channel parallel correlator for receivers of satellite radio navigation systems, such as GPS and Glonass, works as follows.

Спутниковая радионавигационная система "ГЛОНАСС" предназначена для пассивного определения координат, местоположения и скорости объектов различного назначения. The GLONASS satellite radio navigation system is designed for passive determination of the coordinates, location and speed of objects for various purposes.

В составе навигационного сообщения с каждого спутника передаются эфемеридная информация о положении спутника и временные поправки относительно шкалы системы "ГЛОНАСС", а также информация о состоянии всех спутников системы. По результатам измерений производится определение трех координат и составляющих вектора скорости П, а также привязка его временной шкалы к времени системы. Спутники системы "ГЛОНАСС" излучают навигационные сигналы в диапазоне 1602,5625 . .. 1615,5 МГц. Разделение излучений спутников - частотное (квазичастотное). Спутники опознаются по номинальному значению несущей частоты навигационного сигнала, которое определяется следующим выражением:
fк = fo+KΔf,
где К = 0, 1, 2 ... 24 - номер литера несущей частоты; f₀ = 1602 МГц; Δf = 562,5 кГц - разнос частот соседних спутников.As part of the navigation message, ephemeris information about the satellite’s position and time corrections with respect to the scale of the GLONASS system, as well as information about the status of all the system’s satellites, are transmitted from each satellite. According to the measurement results, the three coordinates and components of the velocity vector P are determined, as well as the binding of its time scale to the system time. GLONASS satellites emit navigation signals in the range 1602.5625. .. 1615.5 MHz. Separation of satellite emissions - frequency (quasifrequency). Satellites are identified by the nominal value of the carrier frequency of the navigation signal, which is determined by the following expression:
fc = fo + KΔf,
where K = 0, 1, 2 ... 24 is the number of letters of the carrier frequency; f ₀ = 1602 MHz; Δf = 562.5 kHz - frequency spacing of neighboring satellites.

Каждый спутник системы "ГЛОНАСС" на своей несущей частоте излучает бифазно манипулированный двоичной последовательностью навигационный радиосигнал. Each satellite of the GLONASS system emits a navigation radio signal bi-phase manipulated by a binary sequence at its carrier frequency.

Навигационное сообщение передается в виде потока цифровой информации со скоростью 50 символов в секунду. Применяется фазовая манипуляция несущей дальномерным псевдослучайным кодом, период повторения которого составляет 1 мс при символьной частоте 511 кГц, код пониженной точности (ПТ код). The navigation message is transmitted as a stream of digital information at a speed of 50 characters per second. The phase shift key carrier is used with a rangefinder pseudo-random code, the repetition period of which is 1 ms at a symbol frequency of 511 kHz, and a code of reduced accuracy (PT code).

Дальномерная псевдослучайная последовательность (ПСП) формируется девятиразрядным регистром сдвига, код начального состояния регистра сдвига соответствует наличию "1" во всех разрядах регистра. The rangefinding pseudo-random sequence (PSP) is formed by a nine-digit shift register, the code of the initial state of the shift register corresponds to the presence of "1" in all bits of the register.

Образующий полином ПТ кода соответствует дальномерному коду и имеет вид
G(x) = 1+x⁵+x⁹.The generating polynomial of the PT code corresponds to the rangefinder code and has the form
G (x) = 1 + x ⁵ + x ⁹ .

Наряду с гражданским ПТ кодом в заявляемом корреляторе представлен высокоточный защищенный ВТ код. Защищенный сигнал системы "ГЛОНАСС" представляет собой фазоманипулированную несущую с частотой следования элементов кода 5,11 Мбит/с и периодом 1 с. Along with the civilian PT code, the claimed correlator presents a high-precision protected BT code. The protected signal of the GLONASS system is a phase-shifted carrier with a repetition rate of 5.11 Mbit / s code elements and a period of 1 s.

Основу ВТ кода составляют псевдослучайные последовательности (ПСП), формируемые двадцатипятиразрядным сдвиговым регистром с соответствующими обратными связями, заданными в регистре ОС. The basis of the BT code is pseudo-random sequences (PSP) formed by a twenty-five-digit shift register with the corresponding feedbacks specified in the OS register.

ПСП ВТ снимается с 10 разряда регистра сдвига. PSP VT is removed from the 10th digit of the shift register.

Регистр сдвига 85 и формирователь полинома (регистр обратных связей 83, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 87) образуют генератор повышенной точности кода (ВТ), который генерирует ВТ код сигнала радионавигационного спутника "Глонасс", обратные связи порождающего полинома соответствуют единичному состоянию разрядов регистра обратных связей, т.е. пользователь сам может задать порождающий полином. The shift register 85 and the polynomial shaper (feedback register 83, the group of elements EXCLUSIVE OR 87) form a code generator of increased accuracy (BT), which generates a BT code of the signal of the Glonass radio navigation satellite, the feedbacks of the generating polynomial correspond to a single state of the bits of the feedback register, those. the user himself can set the generating polynomial.

Запись в регистр обратных связей выполняется за 2 слова. Writing to the feedback register is performed in 2 words.

По сигналу WRS_OS выходов дешифратора адреса выполняется запись 9 старших разрядов, по сигналу WRM_OS выходов дешифратора адреса - 16 младших разрядов. Регистр начального вектора предназначен для хранения начального вектора, передаваемого из ЭВМ, регистр начального вектора 25-разрядный.The signal WRS _{OS of the} outputs of the address decoder records 9 high order bits, the signal WRM _{OS of the} outputs of the address decoder records 16 low order bits. The initial vector register is designed to store the initial vector transmitted from the computer, the initial vector register is 25-bit.

Регистр начального вектора кода ВТ определяет начальное состояние кода ПСП последовательности для системы "ГЛОНАСС", запись выполняется за 2 слова. По сигналу WRS_NV выходов дешифратора адреса выполняется запись 9 старших разрядов, по сигналу WRM_NV выходов дешифратора адреса - 16 младших разрядов.The register of the initial vector of the BT code determines the initial state of the PSP sequence code for the GLONASS system, recording is performed in 2 words. The signal WRS _{NV of the} outputs of the address decoder records 9 high order bits, the signal WRM _{NV of the} outputs of the address decoder records 16 low order bits.

Начальный вектор переписывается из регистра начального вектора ВТ 84 в регистр сдвига 85 по сигналу эпохи ВТ (1 с) (79). The initial vector is rewritten from the register of the initial vector VT 84 to the shift register 85 according to the signal of the VT era (1 s) (79).

Третий мультиплексор 73 модуля слежения 3 обеспечивает передачу либо ПСП ПТ, либо ПСП ВТ, в зависимости от 6 разряда регистра управления (РУ) 70. The third multiplexer 73 tracking module 3 provides the transmission of either the PSP PT, or PSP VT, depending on the 6th bit of the control register (RU) 70.

При наличии "1" в 6 разряде регистра управления 70 на выход мультиплексора 73 поступает ПСП ПТ, при наличии "0" в 6 разряде РУ 70 - ПСП ВТ. Сигналы спутниковых радионавигационных систем "НАВСТАР" (GPS) и "ГЛОНАСС" с приемника поступают на входной коммутатор 19 и в зависимости от заданной системы в регистре управления 70 на выходе коммутатора 19 формируется четырехразрядный код с частотой дискретизации 25 мГц, поступающий на 4 младших адресных входа ПЗУ 28. В ПЗУ хранятся 256 значений автокорреляционных функций соответственно синусной и косинусной составляющих входного сигнала. Автокорреляционные функции имеют вид:

(1)
где I_i и Q_i - значения отсчетов синфазной и квадратурной составляющих входного сигнала (четырехразрядный код на выходе коммутатора 19);
φ_i - значение отсчетов фазы опорного сигнала на выходе синтезатора несущей частоты.If there is a “1” in the 6th bit of the control register 70, the PSP PT is output to the output of the multiplexer 73, if there is a “0” in the 6th bit of the RU 70, the PSP VT. The signals of the NAVSTAR (GPS) and GLONASS satellite radio navigation systems are fed from the receiver to the input switch 19 and, depending on the given system, a four-digit code with a sampling frequency of 25 MHz arriving at the 4 lower address inputs is generated at the output of the switch 19 in the control register 70 ROM 28. The ROM stores 256 values of autocorrelation functions of the sine and cosine components of the input signal, respectively. Autocorrelation functions have the form:

(1)
where I _i and Q _i are the values of the samples of the in-phase and quadrature components of the input signal (four-digit code at the output of the switch 19);
φ _i - the value of the phase samples of the reference signal at the output of the carrier frequency synthesizer.

На 4 старших адресных входа ПЗУ 28 поступают 4 старших разряда синтезатора несущей частоты (СНЧ) φ_i. Синтезатор несущей частоты (регистр фазы 37, комбинационный сумматор 40, регистр частоты 45), построенный на основе 27-разрядного накапливающего (комбинационного) сумматора 40 обеспечивает формирование фазы.The 4 senior address inputs of the ROM 28 receive 4 senior bits of the synthesizer of the carrier frequency (VLF) φ _i . A carrier frequency synthesizer (phase register 37, combiner 40, frequency register 45), built on the basis of a 27-bit accumulating (combinational) combiner 40 provides phase formation.

При реализации соотношений (1) должна быть принята аппроксимация sinφ_i и cosφ_i.In the implementation of relations (1), an approximation of sinφ _i and cosφ _i should be adopted.

С учетом принятой аппроксимации sinφ_i и cosφ_i, а также принятого кодирования отсчетов квадратурных составляющих сигнала I_i и Q_i по соотношениям (1) были рассчитаны значения I_i' и Q_i', где к рассчитанным значениям I_i' и Q_i' для получения положительных значений прибавлено число 7,5 (код среднего отсчета). Кодовый коррелятор, образованный элементами 32, 57, и кодовый коррелятор, образованный элементами 35, 50, информационно-доплеровских каналов обеспечивают слежение за несущей.Taking into account the accepted approximation of sinφ _i and cosφ _i , as well as the accepted coding of the samples of the quadrature components of the signal I _i and Q _i according to relations (1), the values of I _i 'and Q _i ' were calculated, where to the calculated values of I _i 'and Q _i ' to obtain positive values, the number 7.5 was added (code of the average count). A code correlator formed by elements 32, 57 and a code correlator formed by elements 35, 50 of information-Doppler channels provide carrier tracking.

Особенности кодирования отсчетов I_i' и Q_i' позволяют использовать в качестве кодовых корреляторов информационно-доплеровских каналов схемы сложения по модулю 2 (32 и 35) каждого разряда отсчетов со значением отсчета символа ПСП (псевдослучайная последовательность). На выходе информационно-доплеровских каналов четырехразрядные сумматоры 57 и 50 обеспечивают накопление отсчетов взаимокорреляционной функции сигналов генератора псевдослучайных последовательностей и синусно-косинусных составляющих входного сигнала. Импульсы переносов с четырехразрядных сумматоров 57 и 50 поступают на счетчики 58 и 60 для дальнейшего накопления.The features of the coding of the samples I _i 'and Q _i ' allow us to use addition schemes modulo 2 (32 and 35) of each bit of samples with the sample value of the PSP symbol (pseudo-random sequence) as code correlators of information-Doppler channels. At the output of the Doppler information channels, four-digit adders 57 and 50 provide the accumulation of samples of the inter-correlation function of the signals of the pseudorandom sequence generator and the sine-cosine components of the input signal. The transfer pulses from the four-digit adders 57 and 50 go to the counters 58 and 60 for further accumulation.

Кодовый коррелятор, образованный элементами 33, 53, 63, и кодовый коррелятор, образованный элементами 36, 55, 65, дальномерных каналов обеспечивают слежение за задержкой сигнала. В качестве кодовых корреляторов дальномерных каналов используются схемы сложения по модулю 2 (33 и 36) каждого разряда отсчетов со значением отсчета символа разностной ПСП. Отсчеты разностной ПСП могут принимать 3 значения минус 1, 0, +1 и должны кодироваться двоичным числом в соответствии с таблицей. A code correlator formed by elements 33, 53, 63, and a code correlator formed by elements 36, 55, 65 of the ranging channels provide tracking of the signal delay. As code correlators of ranging channels, add modulation schemes 2 modulo (33 and 36) of each digit of samples with the value of the symbol reference of the difference SRP are used. The samples of the difference PSP can take 3 values minus 1, 0, +1 and must be encoded with a binary number in accordance with the table.

Значение выхода 61 дискриминатора 48 говорит о равенстве или отличии от "0" разностной ПСП, а выход 51 - о ее знаке. The value of the output 61 of the discriminator 48 indicates the equality or difference from the “0” of the difference SRP, and the output 51 indicates its sign.

При равенстве выхода 61 (C_1E-L) логической "1" на выходы кодовых корреляторов проходят декодированные отсчеты I_i' и Q_i' с выходов 52, 54 схем сложения по модулю 2 (33 и 36). Выход 51 (C_2E-L) используется в кодовых корреляторах дальномерного канала для декодирования отсчетов I_i' и Q_i' аналогично тому, как это делается в кодовых корреляторах информационно-доплеровского канала. Выход 61 (C_1E-L) используется для того, чтобы при равенстве его "нулю" подавать на выходы кодовых корреляторов дальномерного канала с помощью мультиплексоров 53 и 55 число 7,5 (код среднего отсчета), соответствующее нулевому значению отсчетов I_i' и Q_i'.If the output 61 (C _1E-L ) is logic “1”, the decoded samples I _i 'and Q _i ' pass from the outputs 52, 54 of the addition circuits modulo 2 (33 and 36) to the outputs of the code correlators. The output 51 (C _2E-L ) is used in the code correlators of the ranging channel for decoding the samples I _i 'and Q _i ' in the same way as in the code correlators of the information-Doppler channel. The output 61 (C _1E-L ) is used so that, if it is “zero”, to apply to the outputs of the code correlators of the rangefinder channel using multiplexers 53 and 55, the number 7.5 (code of the average sample) corresponding to the zero value of the samples I _i 'and Q _i '.

По этой причине декодированные значения отсчетов I_i' и Q_i' на выходе кодовых корреляторов дальномерного канала передаются 5-ю двоичными разрядами. На выходе дальномерных каналов используются пятиразрядные накапливающие сумматоры 63, 65. Импульсы переносов 66, 68 с пятиразрядных сумматоров 63, 65 поступают на счетчики 67 и 69 для дальнейшего накопления.For this reason, the decoded values of the samples I _i 'and Q _i ' at the output of the code correlators of the rangefinder channel are transmitted in 5 binary digits. At the output of the ranging channels, five-digit accumulating adders 63, 65 are used. Transfer pulses 66, 68 from the five-digit adders 63, 65 are fed to the counters 67 and 69 for further accumulation.

Двум симметричным по орбите спутникам спутниковой радионавигационной системы ГЛОНАСС выделена одна литера (несущая частота). Генератор псевдослучайных последовательностей формирует одну и ту же ПСП для всех спутников ГЛОНАССа. Two letters (carrier frequency) are allocated to two satellites of the GLONASS satellite radio navigation system that are symmetric in orbit. The pseudorandom sequence generator generates the same SRP for all GLONASS satellites.

Для распознавания этих симметричных спутников необходима высокая разрешающая способность частотного коррелятора, так как разница частот между ними может составлять несколько кГц, это достигается путем увеличения разрядов СНЧ, идущих на ПЗУ (4 разряда СНЧ), и ПЗУ, т.е. осуществляется более точная аппроксимация sin и cos составляющих. Recognition of these symmetrical satellites requires a high resolution frequency correlator, since the frequency difference between them can be several kHz, this is achieved by increasing the VLF discharges going to the ROM (4 VLF discharges) and ROM, i.e. a more accurate approximation of sin and cos components is carried out.

По сравнению с прототипом предложенный коррелятор обладает повышенной точностью измерений для приемников спутниковой радионавигационной системы Глонасс за счет использования кода ВТ, который позволяет шаг слежения по коду довести до 200 нс (шаг слежения по коду ПТ=2 мкс) и позволяет получить более точные координаты спутников. Compared with the prototype, the proposed correlator has increased measurement accuracy for receivers of the GLONASS satellite radio navigation system by using the BT code, which allows the code tracking step to be brought up to 200 ns (tracking code step PT = 2 μs) and allows to obtain more accurate satellite coordinates.

Кроме того, при использовании ВТ кода время получения первого отсчета меньше, чем без него. In addition, when using the BT code, the time to receive the first sample is less than without it.

Помехозащищенность ВТ кода выше, чем ПТ кода при действии узкополосных помех в основной и боковой полосах частот. The interference immunity of the BT code is higher than that of the PT code under the action of narrow-band interference in the main and side frequency bands.

При навигационных определениях с использованием кода ВТ исключаются ионосферные погрешности. In navigation definitions using the BT code, ionospheric errors are eliminated.

Источники информации
1. SIRF Technology (408) 737-6600 GSP1. Электроника, наука, технология, бизнес. 3-4, 1997 г.Sources of information
1. SIRF Technology (408) 737-6600 GSP1. Electronics, science, technology, business. 3-4, 1997

2. GECPLESSEY SEMICONDUCTORS 1993. Publication N DS3605 Issue N 1.3 JULY, 1993. 2. GECPLESSEY SEMICONDUCTORS 1993. Publication N DS3605 Issue N 1.3 JULY, 1993.

3. GECPLESSEY SEMICONDUCTORS 1995. Publication N DS4077 Issue N 1.6 JUNE, 1995. 3. GECPLESSEY SEMICONDUCTORS 1995. Publication N DS4077 Issue N 1.6 JUNE, 1995.

Claims

A six-channel parallel correlator for receivers of satellite radio navigation systems, comprising a clock, the first output of which is connected to the first inputs of six tracking modules, the second output is connected to the input of the reference signal shaper, the third output is connected to the input of the buffer register, the first and second groups of outputs of which are connected to the second , the third, fourth and fifth inputs of six tracking modules, the output of the driver of the reference signals is connected to the sixth inputs of six tracking modules, sixteen the main data line is connected between the tracking modules and the exchange unit with the computer, the output of each of the tracking modules is connected to the corresponding input of the status register, and the outputs of the address decoder are connected to the initial phase registers of the code of six tracking modules, the outputs of the status register are connected to the group of inputs of the exchange unit with the computer moreover, each of the six tracking modules consists of an input switch, the four inputs of which are connected to two groups of inputs of the tracking module, a carrier cycle counter connected to a sixteen-bit a data line, a pseudorandom sequence generator connected to a sixteen-bit data line, and an epoch counter, a clock generator connected to a sixteen-bit data line and a pseudo-random sequence generator, an epoch counter connected to a sixteen-bit data line, an initial phase register register connected to sixteen a data line and a code phase counter connected to a clock generator, characterized in that in each of the poles Tracking modules have additionally introduced ROMs, the first and second groups of inputs of which are connected to the first and second groups of outputs of the input switch, the first group of ROM outputs is connected to the exclusive OR elements of the first and third groups, the second group of ROM outputs is connected to the exclusive OR elements of the second and fourth groups, the first input of the ROM is connected to the first input of the tracking module, with the first input of the input switch, with the input of the phase register and with the input of the clock generator, the first group of outputs of the phase register is connected to a group of ROM inputs, and the second group of outputs is connected to the first group of inputs of the Raman adder, 27th phase register bit is connected to the carrier cycle counter, the first group of phase register inputs is connected to the initial phase register, the second group of phase register inputs is connected to the group of outputs of the Raman adder, the group of inputs of the initial phase register is connected to a sixteen-bit data highway, and the second input is connected to the corresponding output of the address decoder, the second group of inputs of the combinational sum a is connected to the group of outputs of the frequency register, and the 27th bit of the combinational adder is connected to the second input of the carrier cycle counter, the group of inputs of the frequency register is connected to a sixteen-bit data highway, the second group of inputs of the frequency register is connected to the corresponding outputs of the address decoder, and the 27th bit of the frequency register is connected to the third input of the carrier cycle counter, the group of outputs of which is connected to a sixteen-bit data highway, the group of inputs of the carrier cycle counter is connected to the corresponding by the address decoder, the first inputs of the exclusive OR elements of the first group are connected to the first inputs of the exclusive OR elements of the second group and the first output of the discriminator, and the group of outputs of the exclusive OR elements of the first group are connected to the group of inputs of the first four-digit accumulative adder, the group of outputs of the elements of the exclusive OR of the second group connected to the group of inputs of the second four-digit accumulative adder, the first inputs of the exclusive OR elements of the third group are connected to the second output for the discriminator and with the first inputs of the exclusive OR elements of the fourth group, and the outputs are connected to the first group of inputs of the first multiplexer, the group of outputs of the exclusive OR elements of the fourth group is connected to the group of inputs of the second multiplexer, the output of the first four-digit accumulating adder is connected to the first counter, the output of the second four-digit accumulating adder connected to the second counter, the second group of inputs of the first multiplexer is an average count code, the first input of the first multiplex sora is connected to the first input of the second multiplexer and the third output of the discriminator, and the group of outputs is connected to the group of inputs of the first five-digit accumulating adder, the second group of inputs of the second multiplexer is an average code, and the group of outputs is connected to the group of inputs of the second five-digit accumulating adder, the output of the first five-digit accumulating the adder is connected to the input of the third counter, the output of the second five-digit accumulating adder is connected to the input of the fourth counter a, the groups of outputs of the first, second, third and fourth counters are connected to a sixteen-bit data highway, the group of inputs of the control register is connected to a sixteen-bit data highway, and the group of outputs is connected to a group of inputs of a discriminator, the output of the control register is connected to the first input of the third multiplexer, the first register input control is connected to the corresponding output of the address decoder, the first input of the code phase reference register is connected to the corresponding output of the address decoder, group of outputs the initial phase phase register is connected to the code phase counter, the first input of the initial phase phase register is connected to the corresponding output of the address decoder, the first input of the discriminator is connected to the clock generator, and the second input is connected to the output of the third multiplexer, the second input of the third multiplexer is connected to the second output of the generator pseudo-random sequences, and the third input is connected to a code generator of increased accuracy, the group of inputs of which is connected to a sixteen-bit data highway, the first group of inputs of the generator of increased accuracy of the code is connected to the corresponding outputs of the address decoder, the first input of the generator of increased accuracy of the code is connected to the output of the epoch counter, and the second input is connected to the output of the clock generator, and the generator of increased accuracy of the code contains a feedback register, an initial vector register, a twenty-five-digit shift register, a group of AND elements, and a group of exclusive OR elements, with the first and second inputs of the feedback register connected to the corresponding and outputs of the address decoder, the group of outputs of the feedback register is connected to the group of inputs of the group of elements And, and the group of inputs is connected to the sixteen-bit data highway and the group of inputs of the register of the initial vector, the first and second inputs of which are connected to the corresponding outputs of the address decoder, and the group of outputs is connected to a group of inputs of the shift register, the first input of which is connected to the second input of the generator of increased accuracy of the code, the first input of which is connected to the second input of the shift register, tr whose input is connected to the output of the Exclusive OR group of elements, and the group of outputs of the shift register is connected to the group of inputs of the group of And elements, and the output of the tenth digit of the shift register is the output of the generator of increased accuracy of the code, the group of outputs of the group of elements AND is connected to the group of inputs of the group of elements of Exclusive OR wherein the output of each XOR element in the XOR group of elements is connected to the input of the subsequent XOR element.