RU2008759C1

RU2008759C1 - Device of tolerance monitoring of frequency

Info

Publication number: RU2008759C1
Authority: RU
Inventors: О.В. Лебедев; Е.И. Перенкова; А.А. Журенко
Original assignee: Арзамасское опытно-конструкторское бюро "Импульс"
Priority date: 1991-04-23
Filing date: 1991-04-23
Publication date: 1994-02-28

Abstract

FIELD: instrumentation. SUBSTANCE: device for tolerance monitoring of frequency has reversible counter 1, reference frequency generator 3, counter-divider 2, OR gate 6, AND gates 7, 8, storage register 10, decoder 11, buffer elements 4, 5 and R S flip-flop 9. EFFECT: enhanced reliability thanks to simplification of device. 1 dwg

Description

Изобретение относится к контрольно-измерительной технике и может использоваться для допускового контроля частоты в системах автоматики и управления. The invention relates to instrumentation and can be used for tolerance frequency control in automation and control systems.

Известно устройство допускового контроля частоты [1] , но оно обладает низким быстродействием. A device for tolerance frequency control [1], but it has a low speed.

Наиболее близким по технической сущности к предлагаемому является устройство допускового контроля частоты [2] , но оно излишне сложно. The closest in technical essence to the proposed device is the tolerance frequency control [2], but it is unnecessarily complicated.

Цель изобретения - повышение надежности устройства за счет его упрощения. The purpose of the invention is to increase the reliability of the device due to its simplification.

Поставленная цель достигается тем, что в устройство допускового контроля частоты, содержащее элемент ИЛИ, счетчик-делитель частоты, информационные входы которого соединены с шинами кода, счетный вход - с выходом генератора опорной частоты, а выход - с первым входом второго элемента И, выходы первого и второго элементов И соединены соответственно с вычитающим и суммирующим входами реверсивного счетчика, входная шина соединена с входом синхронизации запоминающего регистра, выходы которого соединены с входами дешифратора, выходы которого являются выходами устройства, в него введены первый и второй буферные элементы и RS-триггер, S-вход которого соединен с входной шиной устройства, первыми входами первого буферного элемента и элемента ИЛИ, R-вход - с выходом "заем" реверсивного счетчика, вторым входом элемента ИЛИ и первым входом второго буферного элемента, вторые входы буферных элементов соединены с первой и второй шинами кодов допуска соответственно, выходы буферных элементов соединены с информационными входами реверсивного счетчика, вход синхронизации которого подключен к выходу элемента ИЛИ, а выход переноса - к первому входу запоминающего регистра и третьему входу второго элемента И, второй которого соединен с инверсным выходом RS-триггера, прямой выход которого соединен с вторым входом запоминающего регистра и вторым входом первого элемента И, первый вход которого соединен с выходом счетчика-делителя частоты. This goal is achieved by the fact that the frequency tolerance control device containing the OR element, a frequency divider counter, the information inputs of which are connected to the code buses, the counting input - with the output of the reference frequency generator, and the output - with the first input of the second element And, the outputs of the first and the second elements And are connected respectively to the subtracting and summing inputs of the reverse counter, the input bus is connected to the synchronization input of the memory register, the outputs of which are connected to the inputs of the decoder, the outputs of which are the outputs of the device, the first and second buffer elements and the RS-trigger are inserted into it, the S-input of which is connected to the input bus of the device, the first inputs of the first buffer element and the OR element, the R-input - with the output “loan” of the reverse counter, the second input OR element and the first input of the second buffer element, the second inputs of the buffer elements are connected to the first and second buses of the access codes, respectively, the outputs of the buffer elements are connected to the information inputs of a reversible counter, the synchronization input of which is connected to the output of the OR element, and the transfer output to the first input of the memory register and the third input of the second element And, the second of which is connected to the inverse output of the RS trigger, the direct output of which is connected to the second input of the memory register and the second input of the first element And, the first input of which connected to the output of the counter-divider frequency.

Сопоставительный анализ с прототипом показывают, что предложенное устройство допускового контроля частоты отличается тем, что вместо счетчика-делителя реверсивного счетчика, элемента задержки и элемента И введены буферные элемента и RS-триггер. Comparative analysis with the prototype show that the proposed frequency tolerance control device is characterized in that instead of the counter divider of the reverse counter, delay element and AND element, buffer elements and RS-trigger are introduced.

Таким образом предложенное устройство допускового контроля частоты соответствует критерию изобретения "новизна". Thus, the proposed device tolerance frequency control meets the criteria of the invention of "novelty."

Сравнение заявляемого решения не только с прототипом, но и с другими техническим решениями в данной области техники не позволило выявить в них признаки, отличающие заявляемое решение от прототипа, что позволяет сделать вывод о соответствии критерию существенные отличия. Comparison of the proposed solution not only with the prototype, but also with other technical solutions in the art did not allow them to identify signs that distinguish the claimed solution from the prototype, which allows us to conclude that the criterion meets significant differences.

На чертеже приведена структурная схема устройства. The drawing shows a structural diagram of the device.

Устройство содержит реверсивный счетчик 1, вход синхронизации которого соединен с выходом элемента ИЛИ 6, первый вход которого соединен с входом разрешения буферного элемента 5, выходом "Заем" счетчика 1 и R-входом триггера 9, второй вход соединен с входом устройства, входом разрешения буферного элемента 4, входом S триггера 9 и входом синхронизации запоминающего регистра 10. Генератор опорной частоты 3, выход которого соединен со счетным входом счетчика-делителя 2, информационные входы которого являются входами кода номинальной частоты, а выход соединен с первыми входами элементов И 7 и 8, выходы которых соединены с вычитающим и суммирующим входами счетчика 1 соответственно, выход "Перенос" которого соединен с первым входом запоминающего регистра и третьим входом элемента И 8, второй вход которого соединен с инверсным выходом триггера 9, прямой выход которого соединен с вторым входом элемента И 7 и вторым входом запоминающего регистра 10, выходы которого соединены с входами дешифратора 11, выходы которого являются выходами устройства. Входы буферных элементов 4 и 5 являются входами кодов верхнего и нижнего допусков изменения частоты. The device contains a reverse counter 1, the synchronization input of which is connected to the output of the OR element 6, the first input of which is connected to the enable input of the buffer element 5, the Loan output of the counter 1 and the trigger input R-input 9, the second input is connected to the device input, the buffer enable input element 4, the input S of the trigger 9 and the synchronization input of the memory register 10. The reference frequency generator 3, the output of which is connected to the counting input of the counter-divider 2, the information inputs of which are the nominal frequency code inputs, and the output connected to the first inputs of the elements And 7 and 8, the outputs of which are connected to the subtracting and summing inputs of the counter 1, respectively, the output "Transfer" which is connected to the first input of the storage register and the third input of the element And 8, the second input of which is connected to the inverse output of the trigger 9, the direct output of which is connected to the second input of the element And 7 and the second input of the memory register 10, the outputs of which are connected to the inputs of the decoder 11, the outputs of which are the outputs of the device. The inputs of the buffer elements 4 and 5 are the inputs of the codes of the upper and lower frequency tolerance tolerances.

Устройство допускового контроля частоты работает следующим образом. Device tolerance frequency control works as follows.

Опорная частота генератора 3 делится счетчиком-делителем 2 в соответствии с кодом N₀, подаваемым на его информационные входы.The reference frequency of the generator 3 is divided by a counter-divider 2 in accordance with the code N ₀ supplied to its information inputs.

Входной импульс, поступая на синхронизирующий вход запоминающего регистра 10, записывает в него состояние выхода "Перенос" счетчика 1 и триггера 9, поступая на вход разрешения буферного элемента 4 разрешает прохождение кода N 1 на информационные входы счетчика 1 и, проходя через элемент ИЛИ 6 на синхронизирующий вход счетчика 1, вписывает этот код в счетчик 1, поступая на S-вход триггера 9 устанавливает его в единичное состояние. The input pulse, arriving at the synchronizing input of the memory register 10, records the state of the “Transfer” output of counter 1 and trigger 9 into it, arriving at the enable input of buffer element 4, allows code N 1 to pass to the information inputs of counter 1 and, passing through the OR element 6 to the synchronizing input of counter 1, enters this code into counter 1, arriving at the S-input of trigger 9 sets it to a single state.

Уровень логической 1 с прямого выхода триггера 9 разрешает прохождение импульсов со счетчика делителя 2 через элемент И 7 на вычитающий вход счетчика 1. Logical level 1 from the direct output of trigger 9 allows the passage of pulses from the counter of divider 2 through element And 7 to the subtracting input of counter 1.

Если к приходу очередного входного импульса код N 1, записанный в счетчик 1, полностью не вычтется, то в запоминающий регистр 10 запишется код "11" и на первом выходе дешифратора 11 будет сигнал, означающий, что входная частота F > F₀ + Δ F, где F₀ - номинальная частота;
ΔF - величина допуска.If the code N 1 recorded in counter 1 is not completely subtracted by the arrival of the next input pulse, then the code “11” will be written into the memory register 10 and a signal will appear at the first output of the decoder 11, which means that the input frequency F> F ₀ + Δ F where F ₀ is the rated frequency;
ΔF is the tolerance value.

Если входная частота F находится в пределах допуска, то при поступлении на вычитающий вход счетчика 1 импульсов, равных записанному в него коду N 1, на его выходе "Заем" появится импульс, который, поступая на разрешающий вход буферного элемента 5, разрешает прохождение кода N 2 на информационные входы счетчика 1 и, проходя через элемент ИЛИ 6 на синхронизирующий вход счетчика 1, вписывает этот код в счетчик 1, поступая на R-вход триггера 9 установит его в нулевое состояние, при этом элемент И 7 закроется и откроется элемент И 8, разрешая прохождение импульсов со счетчика делителя 2 на суммирующий вход счетчика 1. If the input frequency F is within the tolerance, then when a pulse 1 is received at the subtracting input of the counter 1 and is equal to the code N 1 recorded in it, a pulse will appear at its output “Loan”, which, upon entering the enable input of the buffer element 5, allows the passage of code N 2 to the information inputs of counter 1 and, passing through the OR element 6 to the clock input of counter 1, enters this code into counter 1, entering the trigger input R will set it to zero, and the And 7 element will close and the And 8 element will open allowing them to pass Pulse counter 2 divider with a summing input of the counter 1.

Очередным входным импульсом в запоминающий регистр 10 запишется код "10" и на втором выходе дешифратора будет сигнал, означающий, что входная частота F_o˙ΔF<F<F˙ΔF.The next input pulse to the memory register 10 is written code "10" and at the second output of the decoder there will be a signal meaning that the input frequency F _o ˙ΔF <F <F˙ΔF.

Если входная частота F < F₀ - ΔF, то устройство работает аналогично и при поступлении на суммирующий вход счетчика n импульсов равных N - N₂, где N - емкость счетчика 1, на его выходе "Перенос" появится уровень логического "0", который, поступая на третий вход элемента И 8, запретит прохождение импульсов на суммирующий вход счетчика 1. Очередным входным импульсом в запоминающий регистр запишется код "00" и на третьем выходе дешифратора будет сигнал означающий, что входная частота F < F₀ - Δ F. (56) 1. Авторское свидетельство СССР N 868616, кл. G 01 R 23/10, 1980.If the input frequency is F <F ₀ - ΔF, then the device works similarly and when n pulses equal to N - N _{2 are} received at the summing input of the counter, where N is the capacity of counter 1, the logical level "0" will appear at its output "Transfer", which arriving at the third input of element And 8, it will prohibit the passage of pulses to the summing input of counter 1. The next input pulse in the memory register is the code “00” and at the third output of the decoder there will be a signal meaning that the input frequency F <F ₀ - Δ F. ( 56) 1. USSR author's certificate N 868616, cl. G 01 R 23/10, 1980.

2. Авторское свидетельство СССР N 1458835, кл. G 01 R 23/15, 1986. 2. Copyright certificate of the USSR N 1458835, cl. G 01 R 23/15, 1986.

Claims

A FREQUENCY ACCESS CONTROL DEVICE containing an OR element, a frequency divider counter, information inputs of which are connected to code buses, a counting input - with the output of the reference frequency generator, and an output - with the first input of the second element And, the outputs of the first and second elements And are connected respectively to subtracting and summing the inputs of the reversible counter, the input bus is connected to the synchronization input of the memory register, the outputs of which are connected to the inputs of the decoder, the outputs of which are the outputs of the device, distinguishing the fact that, in order to increase reliability due to simplification, the first and second buffer elements and RS-trigger are introduced into it, the S-input of which is connected to the input bus of the device, the first inputs of the first buffer element and OR element, the r-input - with output "Loan" of the reverse counter, the second input of the OR element and the first input of the second buffer element, the second inputs of the buffer elements are connected to the first and second buses of the access codes, respectively, the outputs of the buffer elements are connected to the information inputs of the reverse counter, input sync onization of which is connected to the output of the OR element, and the transfer output is to the first input of the memory register and the third input of the second element And, the second input of which is connected to the inverse output of the RS flip-flop, the direct output of which is connected to the second input of the memory register and the second input of the first AND element , the first input of which is connected to the output of the counter-divider frequency.