RU2003110271A - DIGITAL FREQUENCY FILTER - Google Patents

DIGITAL FREQUENCY FILTER

Info

Publication number
RU2003110271A
RU2003110271A RU2003110271/09A RU2003110271A RU2003110271A RU 2003110271 A RU2003110271 A RU 2003110271A RU 2003110271/09 A RU2003110271/09 A RU 2003110271/09A RU 2003110271 A RU2003110271 A RU 2003110271A RU 2003110271 A RU2003110271 A RU 2003110271A
Authority
RU
Russia
Prior art keywords
information input
output
unit
information
correction
Prior art date
Application number
RU2003110271/09A
Other languages
Russian (ru)
Other versions
RU2257667C2 (en
Inventor
Андрей Александрович Костоглотов
Антон Александрович Кузнецов
Алексей Анатольевич Фасоля
Алексей Александрович Кузнецов
Сергей Алексеевич Лапсарь
Павел Михайлович Поморцев
Original Assignee
Андрей Александрович Костоглотов
Антон Александрович Кузнецов
Алексей Анатольевич Фасоля
Filing date
Publication date
Application filed by Андрей Александрович Костоглотов, Антон Александрович Кузнецов, Алексей Анатольевич Фасоля filed Critical Андрей Александрович Костоглотов
Priority to RU2003110271/09A priority Critical patent/RU2257667C2/en
Priority claimed from RU2003110271/09A external-priority patent/RU2257667C2/en
Publication of RU2003110271A publication Critical patent/RU2003110271A/en
Application granted granted Critical
Publication of RU2257667C2 publication Critical patent/RU2257667C2/en

Links

Claims (1)

Цифровой рекурсивный фильтр, содержащий первый и второй блоки формирования матричных функций, первый блок коррекции, первый блок формирования разности, первый блок формирования суммы, первую линию задержки, причем выход первого блока формирования суммы соединен с информационным входом первого блока формирования матричной функции, выход которого соединен с информационным входом первой линии задержки, выход которой соединен со вторым информационным входом первого блока формирования суммы и информационным входом второго блока формирования матричной функции, выход которого соединен со вторым информационным входом перового блока формирования разности, выход которого соединен с первым информационным входом первого блока коррекции, выход которого соединен с первым информационным входом первого блока формирования суммы, отличающийся тем, что в него введены второй и третий блоки формирования разности, второй и третий блоки коррекции, блок формирования и выдачи априорных данных, второй и третий блоки формирования суммы, третий, четвертый, пятый и шестой блоки формирования матричных функций, вторая и третья линии задержки, при этом, первый, второй, третий и четвертый выходы блока формирования и выдачи априорных данных соединены соответственно со вторым, третьим, четвертым, пятым информационным входами первого, второго и третьего блока коррекции, первый информационный выход первого блока коррекции соединен с первым информационным входом первого блока формирования суммы, выход которого соединен с информационным входом первого блока формирования матричной функции, выход которого соединен с информационным входом первой линии задержки, выход которой соединен со вторым информационным входом первого блока формирования суммы, с седьмым информационным входом первого блока коррекции и с информационным входом второго блока формирования матричной функции, второй информационный выход которого соединен с шестым информационным входом первого блока коррекции, первый информационный выход второго блока формирования матричной функции соединен со вторым информационным входом блока формирования разности, выход которого соединен с первым информационным входом первого блока коррекции; второй информационный выход первого блока коррекции соединен с восьмым информационным входом второго блока коррекции, выход которого соединен с первым информационным входом второго блока формирования суммы, выход которого соединен с информационным входом третьего блока формирования матричной функции, выход которого соединен с информационным входом второй линии задержки, выход которой соединен со вторым информационным входом второго блока формирования суммы, седьмым информационным входом второго блока коррекции и с информационным входом четвертого блока формирования матричной функции, второй информационный выход которого соединен с шестым информационным входом блока коррекции, первый информационный выход четвертого блока формирования матричной функции соединен со вторым информационным входом второго блока формирования разности, выход которого соединен с первым информационным входом второго блока коррекции; второй информационный выход второго блока коррекции соединен с восьмым информационным входом третьего блока коррекции, выход которого соединен с первым информационным входом третьего блока формирования суммы, выход которого является выходом устройства и соединен с информационным входом пятого блока формирования матричной функции, выход которого соединен с информационным входом третьей линии задержки, выход которой соединен со вторым информационным входом третьего блока формирования суммы, седьмым информационным входом третьего блока коррекции и с информационным входом шестого блока формирования матричной функции, второй информационный выход которого соединен с шестым информационным входом блока коррекции, первый информационный выход шестого блока формирования матричной функции соединен со вторым информационным входом третьего блока формирования разности, выход которого соединен с первым информационным входом третьего блока коррекции; первый информационный вход первого блока формирования разности, первый информационный вход второго блока формирования разности и первый информационный вход третьего блока формирования разности являются входами устройства.A digital recursive filter containing the first and second matrix function generating units, the first correction unit, the first difference generating unit, the first sum generating unit, the first delay line, the output of the first sum generating unit being connected to the information input of the first matrix function generating unit, the output of which is connected with the information input of the first delay line, the output of which is connected to the second information input of the first summing unit and the information input of the second block a matrix function, the output of which is connected to the second information input of the first difference forming unit, the output of which is connected to the first information input of the first correction unit, the output of which is connected to the first information input of the first sum forming unit, characterized in that the second and third blocks are introduced into it difference generation, second and third correction blocks, a priori data generation and generation block, second and third summing blocks, third, fourth, fifth and sixth forming blocks I matrix functions, the second and third delay lines, while the first, second, third and fourth outputs of the unit for generating and issuing a priori data are connected respectively to the second, third, fourth, fifth information inputs of the first, second and third correction blocks, the first information output the first correction unit is connected to the first information input of the first sum forming unit, the output of which is connected to the information input of the first matrix function forming unit, the output of which is connected to the information the input of the first delay line, the output of which is connected to the second information input of the first summing block, with the seventh information input of the first correction block and with the information input of the second matrix function forming block, the second information output of which is connected to the sixth information input of the first correction block, the first information output the second matrix function forming unit is connected to the second information input of the difference forming unit, the output of which is connected to the first information onnym input of the first correction block; the second information output of the first correction unit is connected to the eighth information input of the second correction unit, the output of which is connected to the first information input of the second summing unit, the output of which is connected to the information input of the third matrix function forming unit, the output of which is connected to the information input of the second delay line, output which is connected to the second information input of the second summing unit, the seventh information input of the second correction unit and with the information the input of the fourth matrix function forming unit, the second information output of which is connected to the sixth information input of the correction unit, the first information output of the fourth matrix function forming unit is connected to the second information input of the second difference forming unit, the output of which is connected to the first information input of the second correction unit; the second information output of the second correction unit is connected to the eighth information input of the third correction unit, the output of which is connected to the first information input of the third summing unit, the output of which is the device output and connected to the information input of the fifth matrix function forming unit, the output of which is connected to the information input of the third a delay line, the output of which is connected to the second information input of the third summing unit, the seventh information input of the third correction eye and with the information input of the sixth matrix function generating unit, the second information output of which is connected to the sixth information input of the correction unit, the first information output of the sixth matrix function forming unit is connected to the second information input of the third difference forming unit, the output of which is connected to the first information input of the third correction block; the first information input of the first difference forming unit, the first information input of the second difference forming unit and the first information input of the third difference forming unit are device inputs.
RU2003110271/09A 2003-04-09 2003-04-09 Digital recursive filter RU2257667C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2003110271/09A RU2257667C2 (en) 2003-04-09 2003-04-09 Digital recursive filter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2003110271/09A RU2257667C2 (en) 2003-04-09 2003-04-09 Digital recursive filter

Publications (2)

Publication Number Publication Date
RU2003110271A true RU2003110271A (en) 2004-12-27
RU2257667C2 RU2257667C2 (en) 2005-07-27

Family

ID=35843761

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003110271/09A RU2257667C2 (en) 2003-04-09 2003-04-09 Digital recursive filter

Country Status (1)

Country Link
RU (1) RU2257667C2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2452080C1 (en) * 2011-06-08 2012-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Digital multi-iterative filter

Similar Documents

Publication Publication Date Title
CA2400647A1 (en) Digital signal processor with coupled multiply-accumulate units
ATE421192T1 (en) DIGITAL FILTER WITH STATE STORAGE
RU2003110271A (en) DIGITAL FREQUENCY FILTER
RU2007103801A (en) DIGITAL INTELLIGENT FREQUENCY FILTER
CN108616265B (en) Circuit structure of RNS DWT filter bank based on five-modulus residue number basis
DE602006013993D1 (en) DIGITAL FILTER
Ye et al. A low cost and high speed CSD-based symmetric transpose block FIR implementation
RU2001111418A (en) DIGITAL ITERATIVE FILTER
US8620980B1 (en) Programmable device with specialized multiplier blocks
Conway Modified overlap technique using Fermat and Mersenne transforms
TWI223213B (en) Multiplierless pyramid filter
RU2006115125A (en) ACCUMULATOR
RU2008109522A (en) UNIVERSAL DIGITAL FILTER WITH PROGRAMMABLE STRUCTURE
Czyz et al. The Rationals Are Countable—Euclid's Proof
RU2003101493A (en) ELECTRONIC KEY
RU2005130894A (en) TWO MODULE MULTIPLIER
Reddy et al. A modified approach for reconfigurable FIR filter architecture
Erdogan et al. Low power block based FIR filtering cores
MANI et al. Realization of Low Power and Low Area MUX Based Multiplier
Kumar et al. Comparison research on FIR filter with RRC filter using a reconfigurable constant multiplier
Roach et al. Reconfigurable low power and area efficient ESPFFIR filter using VHBCSE multiplier
Hou et al. Two KHN Filters Employing DDCC
PRASAD VLSI Implementation of Truncated Multiplier and Modified Wallace Multiplier for Area And Power Critical Applications
RU2000107769A (en) SITUATION RECOGNITION DEVICE
Kong et al. A low-cost architecture for DWT filter banks in RNS applications