RU1839281C - Устройство дл декодировани сверточного кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах передачи данных Цель изобретени  - повышение достоверности декодировани  и быстродействи  устройства Устройство дл  декодировани  сверточ- ного кода содержит вычислитель метрик ветвей, n-входовой компаратор, элемент задержки, счетчик, дешифратор, триггер, первый, второй и третий зпементы И, блок сравнени , блок пам ти, блок вентилей , п каналов обработки, каждый из которых включает первый и второй сумматоры, компаратор, регистр веса узла, мультиплексор, регистр пам ти пути, информационный вход, тактовый вход вход начальной установки, тактовый выход информационный выход выход Достоверно. За счет введени  элемента задержки, счетчика, дешифратора, триггера блока сравнени , блока пам ти, первого, второго и третьего элементов И, блока вентилей и их взашосв зей обеспечиваетс  высока  достоверность выдаваемой информации за счет стробиро- вани  выхода устройства на врем  декод (ровани , контрол  процесса декодировани  и выдачи потребителю сигнала о достоверности выдаваемой декодированной информации и сокращаетс  интервал декодировани . 5 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах передачи данных.

Известно устройство дл  декодировани  сверточного кода, содержащее коррел торы , n-входовой компаратор, два регистра, элемент ИЛИ, блок синхронизации и п-кана- лов обработки. Каждый из которых включает в себ  первый и второй сумматоры, регистр пам ти, компаратор, реверсивный сдвиговый регистр, первый и второй элементы И, элемент ИЛИ, элемент НЕ и триггер с их взаимосв зью. Известное устройство имеет низкие быстродействие и достоверность выдаваемой информации.

Наиболее близким к изобретению  вл етс  устройство дл  декодировани  сверточного кода, содержащее коррел торы, n-входовой компаратор, элемент ИЛИ, два сдвиговых регистра и п каналов обработки, в каждый из которых вход т регистр пам ти, два сдвиговых регистра, два сумматора, компаратор, реверсивный регистр, два триггера, два элемента НЕ, четыре элемента И, два элемента ИЛИ, п ть коммутаторов с их взаимосв зью. Известное устройство имеет низкое быстродействие из-за большого интервала декодировани  информации и низкую достоверность выдаваемой декодированной информации.

Цель изобретени  - повышение достоверности выдаваемой информации и повышение быстродействи  устройства путем сокращени  интервала декодировани .

Цель достигаетс  тем, что в устройство дл  декодировани  сверточного кода, содержащее п каналов обработки (п 2 , К - величина кодового ограничени ), вычислитель метрик ветвей, вход которого соединен с информационным входом устройства, п- аходовой компаратор, входы которого соединены с выходами регистров веса узла каналов обработки, причем каждый канал обработки включает в себ  первый и второй сумматоры, регистр веса узла, регистр пам ти пути, компаратор, информационный выход которого подключен к информационному входу регистра веса узла, первый и второй входы компаратора подключены соответственно к выходам первого и второго сумматоров, первые входы которых соединены с выходами регистров веса узла каналов обработки в соответствии с решетчатой диаграммой сверточного кода, выходы вычислител  метрик ветвей подключены к вто- рым входам сумматоров в каналах обработки в соответствии с порождающими полиномами сверточного кода, введены элемент задержки, счетчик, дешифратор, триггер, блок сравнени , блок пам ти, первый , второй и третий элементы И, блок вентилей , информационные входы которого соединены с первыми входами блока сравнени  и с выходом n-входового компаратора , при этом вход устройства Начальна  установка соединен с R входами регистров веса узла и пам ти пути в каналах обработки, с R-входами триггера и счетчика, выходы которого соединены с входами дешифратора , управл ющий вход блока вентилей соединен с первым выходом дешифратора, второй выход которого соединен с S-входом триггера, тактовый выход устройства соединен с выходом первого

элемента И, первый вход которого соединен с первыми входами второго и третьего элементов И и с выходом триггера, второй вход первого элемента И соединен с тактовым входом устройства, тактовым входом счетчика и входом элемента задержки, выход которого соединен с тактовыми входами регистров веса узла и пам ти пути в каналах обработки, выход блока пам ти соединен с вторыми входами блока сравнени , выход

которого соединен с вторым входом третьего элемента И, выход третьего элемента И соединен с выходом Достоверно устройства , информационный выход устройства соединен с выходом второго элемента И,

второй вход которого соединен с b-м разр дом (Ь (4-6)К) регистра пам ти пути одного из каналов, обработки, выход блока вентилей соединен с третьими входами первого и второго сумматоров в каждом -канале обработки , в каждый канал обработки введен мультиплексор, первые и вторые входы которого соединены с выходами первых (В-1) разр дов регистров пам ти пути каналов обработки в соответствии с решетчатой диаграммсй сверточного кода, управл ющий выход компаратора соединен с управл ющим входом мультиплексора, выход которого соединен с информационными (от первого до В-го) входами регистра пам ти

пути, нулевой информационный вход регистров пам ти пути каналов обработки соединен с нулевым или единичным сигналом в соответствии с решетчатой диаграммой сверточного кода.

На фиг. 1 и 2 показана функциональна  схема устройства дл  декодировани  сверточного кода при кодовом ограничении К 3; на фиг. 3 - схема кодера, формирующего используемый в рассматриваемом устройстве сверточный код, пример: на Фиг. 4 решетчата  диаграмма сверточного кода; на

. фиг. 5 - временные диаграммы сигналов ус

с.одер: г; и-,, - ,

игил, 1 Нор 2.

элемент 3 задержки, счетчик 4, дешифратор 5, триггер 6, элементы И 7, 8, 9, блок 10 сравнени , блок 11 пам ти, блок 12 вентилей , каналы 13 обработки, входы 14, 15, 16, выходы 17, 18, 19, сумматоры 20, 21, компараторы 22, регистры 23. мультиплексоры 24, регистры 25.

Вход вычислител  1 метрик ветвей соединен с информационным входом 14 устройства , входы п-входового компаратора 2 соединены с выходами регистров 23 веса узла каналов 13 обработки. Информационный выход компаратора 22 подключен к информационному входу регистра 23 веса узла, первый и второй входы компаратора

22 подключены соответственно к выходам первого 20 и второго 21 сумматоров, первые входы которых соединены с выходами регистров 23 веса узла каналов 13 обработки в соответствии с решетчатой диаграммой сверточного кода. Выходы вычислител  1 метрик ветвей подключены к вторым входам первого 20 и второго 21 сумматоров в каналах обработки в соответствии с порождающими полиномами сверточного кода. Информационные входы блока 12 вентилей соединены с первыми входами блока 10 сравнени  и с выходом п-входового компаратора 2. Вход 16 Начальна  установка устройства соединен с R-входами регистров

23 веса узла и 25 пам ти пути в каналах 13 обработки, с R-входами триггера 6 и счетчика 4, выходы которого соединены с входами дешифратора 5. Управл ющий вход блока 12 вентилей соединен с первым выходом дешифратора 5, второй выход которого соединен с S-входом триггера 6. Тактовый выход 17 устройства соединен с выходом первого элемента И 7, первый вход которого соединен с первыми входами второго 8 и третьего 9 элементов И и с выходом триггера 6. Второй вход первого элемента И соединен с тактовым входом 15 устройства, тактовым входом счетчика 4 и входом элемента 3 задержки, выход которого соединен с тактовыми входами регистров 23 веса узла и 25 пам ти пути в каналах 13 обработки. Выход блока 11 пам ти соединен с вторыми входами блока 10 сравнени , выход которого соединен с вторым входом третьего элемента И 9. Выход третьего элемента Л соединен с выходом 19 Достоверно устройства . Информационный выход 18 устройства соединен с выходом второго элемента И 8, второй вход которого соединен с b-разр дом (В 4-6 К) регистра 25 пам ти пути одного из каналов обработки. Выход блока 12 .вентилей соединен с третьими входами первого 20 и второго 21 сумматоров в каждом -канале 13 обработки. В

каждом канале обработки первые и вторые входы мультиплексора 24 соединены с выходами первых (В-1) разр дов регистров 25 пам ти пути каналов обработки п соответст- 5 вии с решетчатой диаграммой сеерточного кода, управл ющий выход компаратора 22 соединен с управл ющим входом мультиплексора 24, выход которого соединен с информационными (от первого до В-го)

0 входами регистра 25 пам ти пути. Нулевой информационный вход регистров 25 пам ти пути каналов обработки соединен с нулевым или единичным сигналом в соответствии с решетчатой диаграммой сверточного

5 кода.

Сверточный код, поступающий через приемник на вход стройстпз дл  декодировани , формируетс  кодером на передающей стороне канала св зи. Закон

0 формировани  кодовых символов задаетс  образующими многочленами кода, по которым строитс  схема кодера. Схема кодера простейшего сверточного кода с длиной кодового ограничени  К 3 и образующими

5 многочленами Q1 1 + X + X 2и Q2 1 ч- X2 приведена на фиг. 3 Каждый многочлен определ ет схему подключении сумматоров 26 по модулю два к определенным разр дам регистра 27 сдвига.

0 Процесс формировани  кодовой последовательности сдвиговым регистром отражаетс  решетчатой диаграммой сверточного кода, приведенной на фиг. 4, котора  используетс  при декодировании

5 На этой диаграмме каждому узлу (А - состо ние 00, В -состо ние 01, С-состо ние 10, D - состо ние 11) соответствует определенное состо ние (К - 1} левых разр дов сдвигового регистра 27, каждому переходу из

0 состо ни  в состо ние (каждому информационному/символу 1 и 0) соотретствует определенна  комбинаци  из двух кодовых символов на выходе кодера - ребро (ветвь) решетки: 00, 01, 10, 11. При движении по

5 решетчатой диаграмме сверточного кода слева направо в устройстве дл  декодировани  сверточного кода вычисл етс  рассто ние между поступающими на вход информационными символами и всеми воз0 можными группами символов, образующих один посто нно повтор ющийс  шаг решетки . На каждом шаге кодовые рассто ни  очередных символов складываютс  с накопленными до этого шага кодовыми рэссто 5 ни ми (метрикой или весом узла), после чего в каждом узле решетки производитс  сравнение кодового рассто ни  путей, вход щих в данный узел, и выбор пути с наименьшим кодовым рассто нием (наименьшей метрикой или наименьшим весом узла). ГЬ if -ранна  метрика запоминаетс  как метрика данного узла и используетс  на следующем шаге декодировани . Таким образом, на каждом шаге половина конкурирующих путей отбрасываетс  и при следовании по решетке на достаточную глубину В (4-6)К выживает один максимально правдоподобный путь с минимальной метрикой. Прослеживание выживших путей на глубину В (4-6)К считаетс  достаточным.

Устройство дл  декодировани  сверточ- ного кода работает следующим образом.

На вход 16 поступает сигнал Начальна  установка (фиг. 5, Т1), пр которому устройство устанавливаетс  в исходное состо ние, в частности в регистры беса узлов 23 И пам ти путей 25 всех каналов 13 обработки записываетс  нулева  информаци , счетчик 4 и триггер 6 устанавливаютс  в исходное состо ние, при этом запрещаетс  через первый 7, второй 8 и третий 9 элементы И выдача всех выходных сигналов с устройства. По окончании сигнала Начальна  установка устройство готово к приему информационного сообщени .

Последовательность символов с информационного входа 14 синхронно С тактами на входе 15 (фиг. 5, Т2) поступает на входы вычислител  1 метрик ветвей (фиг. 5. Т5, Т6), где дл  каждой пары символов вычисл ютс  метрики ветвей Л 00. Л 10, Л 01, Л 11.

Вычисленные метрики ветвей в двоичном коде подаютс  в п каналов 13 обработки (13.1 - канал А. 13.2 - канал В, 13.3 - канал С, 13,4 - канал D) на сумматоры 20, 21. В каждом канале обработки в соответствии с решетчатой диаграммой сверточного кода, изображенной на фиг. 4, переходу из состо ни  00 в состо ние 00 соответствует пара входных символов С1 -О, С(1+1)0, переходу из состо ни  00 в состо ние 10 соответствует пара входных символов С1 1,С(1+1) 1 и т.д. Значени  С1 и С(1+1), Соответствующие переходам в решетчатой диаграмме сверточного кода, равны С1 (А1 + А(1.+ 1) + А(1 + 2), С{1 + +1) - А1 + А(1 + 2) (см. фиг. 3 и 4).

Так как каждый канал 13 обработки соответствует одному из состо ний кодера, то на входы сумматоров 20, 21 каждого канала обработки поступают значени  метрик ветвей Л 00, Л .10, Л 01, Л 11 с вычислител  1 метрик ветвей, в котором хран тс  в качестве эталонных соответствующие значени  С1 и С(1 + 1).

Из блока 1.1 вычислител  1 метрик кетвей с эталоном 00 (в котором С1 О, С(1 + 1) - 0) значени  метрики Л 00 поступают   соответствии с обозначением ветвей решетчатой диаграммой свер.точногс кода на сумматор 20 канала А и сумматор 21 канала В. Из

блока 1.2 вычислител  метрик ветвей с эталоном 01 (в котором С1 1; С(1 + 1) 0) значени  метрики Л 10 поступают на сумматор 20 канала С и сумматор 21 канала D. Из

блока 1.3 вычислител  метрик ветвей с эталоном Л 10 (а котором С1 О, С(1 + 1) 1) значени  метрики Л 01 поступают на сумматор 21 канала С и сумматор 20 канала D. Из блока 1.4 вычислител  метрик ветвей С зта0 лоном 11 (в котором С1 1, С1 1) значени  метрики Л 11 поступают на сумматор 21 канала А и сумматор 20 канала В.

В сумматорах 20 и 21 каждого канала 13 обработки происходит сложение значений

5 Л 00, Л 10, Л 01. Л 11 с вычисленными значени ми метрик состо ний (веса узлов), поступающих из регистров 23 веса узлов каналов обработки в соответствии с решетчатой диаграммой сверточного кода. Вес уз0 ла из регистра 23 канала А поступает на сумматоры 20 каналов А и В, вес узла из регистра 23 канала В - на сумматоры 20 каналов С и D, вес узла из регистра 23 канала С - на сумматоры 21 каналов А и В, вес

5 узла из регистра 23 канала D - на сумматоры 21 каналов Си D.:

В каждом канале обработки вычисленные сумматорами 20 и 21 значени  метрик состо ний (веса узлов) поступают на компа0 раторы 22, в которых из двух значений метрик выбираетс  меньшее, передаетс  на информационные входы регистров 23 веса узлов и записываетс  в них в качестве новых метрик веса узлов по входу с тактовыми

5 сигналами, поступающими с тактового входа 14 через элемент 3 задержки (фиг. 5, ТЗ). Величина задержки гз элемента задержки должна быть Т гз tp, где Т - длительность периода входных тактовых импульсов; tp 0 максимальное врем  задержки сигнала сум-, матором и компаратором в канале обработки .

Соединение выходов регистров 25 пам ти пути с входами мультиплексоров 24 в

5 каналах 13 обработки соответствует св з м между узлами решетчатой диаграммы сверточного кода (фиг. 4). На вход X мультиплексора 24 канала А поступает информаци  с первых (В-1) разр дов регистра пам ти пу0 ти канала обработки А, а на вход Y - информаци  с .переы.х (В-1) разр дов регистра пам ти пути канала С. На вход X мультиплексора 24 канала В поступает информаци  с первых (В-1) разр дов регистра

5 пам ти пути канала А, а на вход Y - информаци  с первых (В-1) разр дов регистра пам ти пути канала С. На вход X мультиплексора 24 канала С поступает информаци  с первых(В-1)разр дов регистра пам ти пути канала D, а нл вход V - информаци  с первых (В-1) разр дов регистра пам ти пути канала В. На вход X мультиплексора 24 канала D поступает информаци  с первых (В-1) разр дов регистра 25 пам ти пути канала D, а на вход Y - информаци  с первых (В-1) разр дов пам ти канала В. Выходы мультиплексоров 24 соединены с информационными (D1-DB) входами регистров пам ти пути каналов 13 обработки .

Одновременно с выбором меньшего значени  метрики состо ни  узла компаратор 22 каждого канала обработки, соответствующего одному из состо ни  кодера, формирует управл ющий сигнал, по которо- му мультиплексор 24 разрешает передачу на информационные входы регистра 25 пам ти пути своего канала обработки информацию пам ти пути с того канала обработки, из регистра 23 веса узла которого информа- ци  после суммировани  одним из сумматоров 20 или 21 с вычисленными значени ми метрик передана компаратором 22 в свой регистр 23 веса узла. Запись информации в регистр 25 пам ти пути осуществл етс  так- товыми сигналами (фиг.4, ТЗ), поступающими с тактового входа 14 через элемент 3 задержки.

Регистры веса узла 23 и пам ти пути 25  вл ютс  элементами пам ти на один такт и в них целесообразно использовать двухступенчатые триггеры, в которых информаци  в вспомогательный триггер записываетс  по фронту сигнала, а в основной триггер - по спаду сигнала.

Таким образом, на каждом такте на входах мультиплексоров 24 каждого канала 13 обработки присутствуют два пути, а записываютс  в регистры 25 пам ти пути каждый раз только один путь с наименьшим весом узла в зависимости от сигнала на V-входе мультиплексора. Через каждый мультиплексор 24 проходит путь, выживший на данном этапе.

В соответствии с решетчатой диаграм- мой сверточного кода (фиг. 4), по которой любые метрики ветвей, вход щие в узел А или. В и узел С, декодируютс  как a любые метрики ветвей, вход щие в узлы В и D, декодируютс  как Г. На каждом такте обработки узлов в первые разр ды регистров 25 пам ти пути каналов 13,1 (канал А) и 13.3 (канал С) записываетс  логический О, а в первые разр ды регистров 25 каналов 13.2 (канал В) и 13.4 (канал D) - логическа  Г.

Таким образом, в регистрах 25 пам ти пути каналов обработки по каждому такту происходит стирание умерших путей и запись выживших путей.

Через В (4-б)К входных тактов в кань- лзх обработки выживают самые старые пути, которые  вл ютс  наиболее правдоподобными по решетчатой диаграмме спер- точного кода, и в каждом регистре 25 пам ти путей в В-м разр де находитс  одинакова  информаци . Поэтому выходную декодированную информацию можно выдавать с 8-го разр да регистра 25 пам ти пути любого канала обработки, в частности в нашем примере информаци  снимаетс  с В-го разр да регистра пам ти пути канала А.

Из-за искажени  входной информации и св занного с Ийм непрерывного роста метрик веса узлов дл  исключени  переполнени  регистров 23 веса узлов и сумматоров 20, 21 в устройство осуществл етс  нормализаци , заключающа с  в следующем.

В процессе декодировани  информаци  из регистра 23 веса узлов всех кана; -. 13 обработки поступает на гт-входовой ког .- паратор 2, на выход которого передаетс  минимальна  метрика веса узла с одного из п его входов. Через М входных тактов с помощью счетчика 4 и дешифратора 5 вы и, батываетс  длительностью, равной периоду входных тактовых импульсов, строб нормировани  (фиг. 5,17), который разрешает прохождение минимальной метрики веса узла с выхода n-входового компаратора 2 через блрк 12. вентилей на сумматоры 20, 21, где она вычитаетс  одновременно из регистров 23 веса узлов всех каналов обработки.

Одновременно с декодированием информации осуществл етс  формирование сигнала достоверности, который вырабатываетс  блоком 10 сравнени  в результате сравнени  минимальной метрики веса узла с выхода п- входового компаратора 2 с заранее выбранным пороговым значением метрики веса узла, задаваемым блоком 11 пам ти.

Через В входных тактов после сигнала Начальна  установка с помощью счетчика 4 и дешифратора 5 вырабатываетс  сигнал, по которому триггер б устанавливаетс  в единичное состо ние (фиг. 5, Т8) и разрешает выдачу декодированной информации с В-разр да регистра 25 пам ти пути через второй элемент И 8 на информационный выход 18 (фиг. 5, Т10), тактовых импульсов с тактового входа 15 через первый элемент 1/1 7 на тактовый выход 17 (фиг. 5, Т9) и сигнала Достоверно с выхода блока 10 сравнени  через третий элемент И 9 на выход 19 Достоверно (фиг. 5, Т11).

(56) Авторское свидетельство СССР Мг 675616, кл. Н 03 М 13/12, 1977.

Патент США № 3789360. кл. Н 01 1974.

111839281 12

Claims (1)

1. Формула изобретени дешифратора, первый и второй выходы которого подключены соответственно к упУСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ равн ющему.входу блока ключей и S-входу ОБЕРТОЧНОГО КОДА, содержащее вычис- v тРиггера. выход которого подключен ко литель метрик ветвей, вход которого  вл - второму входу первого элемента И и пер- етс  информационным входом устройства, вым. входам второго и третьего элементов

   , „k-1 , ВЬ|Х°ДЫ которых  вл ютс  соответствиип-входовыи компаратор ( , k-величи- но информационным и тактовь выхоГми на кодового ограничени ) и п каналов об- устройства, в каждый канал обработки вве- работки, каждый из которых включает в Ю ден мультиплеуправл ющий вход и себ  регистр .пам ти пути, первый и второй ВЫХОды которого подключены соотве ст сумматоры, выходы которых подключены венно к управл ющему выходу ком° арато- соответственно к первым и вторым входам ра и входам первого -В-го (где В Л Si компаратора этого канала обработки, ин- разр дов регистра пам ти пути этого кана- формационныи выход компаратора под- 1Ь ла обработки. R-вход триггера обьединен с ключей к информационному входу R-входами счетчика импульсов и R входами регистра веса узла этого канала обработки, регистра веса узла р регистра пам ти пути выходы регистров веса узла 1-го канала об- каждого канала обработки и  вл етс  вхо работки () подключены к 1-м входам Q дом начальной установки устройства вто- n-входового компаратора и первым входам рой вход второго элемента И подключен к первого и второго сумматоров каналов об- - ВЫХОду в-го разр да регистра пам ти пути работки в соответствии с решетчатой дйаг- соответствующего канала обработТи выхо раммои сверточного кода, выходы ды блока ключей соединены с третьими вычислител  метрик ветвей подключены ко 25 входами первого и второго сумматоров вторым входам сумматоров в каналах об- каждого канала обработки вход элемента работки в соответствии с порождающими задержки объединен со вторым Голом полиномами сверточного кода, отличающе- третьего элемента И и тактовым вхолпм ес  тем, что, с целью повышени  достовер- счетчика импульсов и  вл етс  тактовым ности декодировани  и быстродействи  30 входом устройства, выход элемента задео устройства. в него введены триггер, де- жхи подключен к С-входам регистра веса шифратор, счетчик импульсов, элементы узла и регистра пам ти пути каждого кан задержки, блок сравнени , блок пам ти, ла обработки, выходы первого - ГВ - 1Wn блок ключей и первый - третий элементы разр дов регистра пам ти пути каждого И. выходы n-входового компаратора под- 35 канала обработки подключены к первым и ключены к информационным входам блока вторым информационным входам мульти- ключей и первым входам блока сравнени , плексоров каналов обработки в соответст вторые входы и выход которого подключе- вии с решетчатой диаграммой сверточного ны соответственно к выходам блока пам - кода, вход нулевого разр да регистра па ти и Первому входу первого элемента И. ,40 м ти пути каждого канала обработки пол- выход которого  вл етс  выходом Досто- ключей к шине нулевого или единичного верно устройства, выходы счетчика им- потенциала в соответствии с решетчатой пульсов соединены со входами -диаграммой сверточного кода

   Ф#& 1

   a

   /7

   -Ct

   $

   -9 -Ь/+

   00

   --