RU1774353C - Graph solver - Google Patents
Graph solverInfo
- Publication number
- RU1774353C RU1774353C SU894679275A SU4679275A RU1774353C RU 1774353 C RU1774353 C RU 1774353C SU 894679275 A SU894679275 A SU 894679275A SU 4679275 A SU4679275 A SU 4679275A RU 1774353 C RU1774353 C RU 1774353C
- Authority
- RU
- Russia
- Prior art keywords
- unit
- input
- vertices
- graph
- output
- Prior art date
Links
Landscapes
- Small-Scale Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл анализа св зности вершин графа. Целью изобретени вл етс расширение функциональных возможностей устройства за счет перечислени внутренне устойчивых подмножеств вершин графа. Устройство содержит блок 1 синхронизации,блок 2 перечислени вершин, блок 3 определени внутренне устойчивых подмножеств вершин графа, блок 4 регистрации, блок 5 задани матрицы смежности, вход 6 начальной установки, вход 7 пуска и с первого по третий выходы 8-10 блока 1 синхронизации. Перед началом работы обнул ют блок 4 регистрации, устанавливают в исходное состо ние блок 2 перечислени вершин, в блок 5 задани матрицы смежности занос т информацию о топологии графа. На вход 7 пуска устройства подают импульс уровн логической единицы. При этом блок 1 синхронизации формирует на своих выходах 8-10 последовательность сигналов, под управлением которой в блок 4 регистрации заноситс информаци о всех возможных внутренне устойчивых подмножествах вершин графа. 4 ил. & feThe invention relates to computer technology and can be used to analyze the connectivity of the vertices of a graph. The aim of the invention is to expand the functionality of the device by listing internally stable subsets of the vertices of the graph. The device comprises a synchronization unit 1, a vertex enumeration unit 2, an internally stable subset of graph vertices determination unit 3, a registration unit 4, an adjacency matrix definition unit 5, an initial installation input 6, a start input 7, and first through third outputs 8-10 of the synchronization unit 1 . Before starting work, the registration block 4 is reset, the vertex enumeration block 2 is reset, and the graph topology information is entered into the adjacency matrix block 5. At the input 7 of the start of the device, a pulse of the level of a logical unit is supplied. In this case, synchronization unit 1 generates a signal sequence at its outputs 8-10, under the control of which information about all possible internally stable subsets of graph vertices is entered into registration unit 4. 4 ill. & fe
Description
®/г/® / g /
VIVI
22
CJ (Л СОCJ (L CO
Изобретение относитс к вычислительной технике и может быть использовано дл анализа св зности вершин графа.The invention relates to computer technology and can be used to analyze the connectivity of the vertices of a graph.
Цель изобретени - расширение функциональных возможностей устройства за счет перечислени внутренне устойчивых подмножеств вершин графа.The purpose of the invention is to expand the functionality of the device by listing internally stable subsets of graph vertices.
На фиг. 1 представлена функциональна схема устройства; на фиг. 2 - временна диаграмма работы блока синхронизации; на фиг, 3 - функциональна схема блока определени внутренне устойчивых подмножеств вершин графа; на фиг. 4 - временна диаграмма узла синхронизации.In FIG. 1 shows a functional diagram of a device; in FIG. 2 is a timing diagram of a synchronization unit; Fig. 3 is a functional block diagram for determining internally stable subsets of graph vertices; in FIG. 4 is a timing diagram of a synchronization node.
Устройство содержит блок 1 синхрони- зации, блок 2 перечислени вершин, блок 3 определени внутренне устойчивых подмножеств вершин графа, блок 4 регистрации , блок 5 задани матрицы смежности, вход 6 начальной установки, вход 7 пуска и с первого по третий выходы 8-10 блока 1 синхронизации.The device comprises a synchronization unit 1, a vertex enumeration unit 2, an internally stable subset of graph vertices determination unit 3, a registration unit 4, an adjacency matrix task unit 5, an initial installation input 6, a start input 7, and first through third outputs 8-10 of the block 1 sync.
БлокЗ определени внутренне устойчивых подмножеств вершин графа содержит узел 11 синхронизации, узел 12 перечисле- ни вершин, узел 13 логического сложени , узел 14 определени смежных вершин, узел 15 коммутации, узел 16 регистрации, узел 17 поразр дного сравнени , причем вход 18 пуска блока 3 подключен к входу пуска узла 11 синхронизации, первый выход 19 узла 11 синхронизации подключен к входу установки в единицу разр дов узла 16 регистрации, второй выход 20 узла 11 синхронизации подключен к входу подключени первого информационного направлени узла 15 коммутации, третий выход 21 узла 11 синхронизации подключен к тактовому входу узла 12 перечислени вершин, выходы М-го разр да позиции кода вершины которого The block for determining internally stable subsets of graph vertices contains a synchronization node 11, a node listing node 12, a logical addition node 13, an adjacent vertex determination node 14, a switching node 15, a registration node 16, a bitwise comparison node 17, the input 18 of the start of block 3 connected to the start input of the synchronization unit 11, the first output 19 of the synchronization unit 11 is connected to the installation input to the bit unit of the registration unit 16, the second output 20 of the synchronization unit 11 is connected to the connection input of the first information direction of the node 1 5 switching, the third output 21 of the synchronization node 11 is connected to the clock input of the node listing node 12, the outputs of the Mth digit of the position of the vertex code of which
( В, где В - количество вершин в(B, where B is the number of vertices in
графе) подключен к М-му разр ду второго информационного входа узла 15 коммутации и к М-му разр ду второго информационного входа узла 13 логического сложени , М-ый разр д информационного выхода которого подключен к входу опроса М-ой вершины узла 14 определени смежных вершин, выход признака принадлежности К-ой вершины множеству смежных вершин которого () подключен к К-му разр ду первого информационного входа узла 17 поразр дного сравнени и к К-му разр ду первого информационного входа узла 15 коммутации, К-ый разр д информационного выхода которого подключен к входу установки в куль К-ro разр да узла 16 регистрации , К-ый разр д информационного выхода которого вл етс выходом 22 признака принадлежности К-ой вершины подмножеству блока 3 и подключен к К-му входу разрешени опроса узла 14 и к К-му разр ду второго информационного входа узла 17 поразр дного сравнени , выход признака равенства которого подключен к входу подключени второго информационного направлени узла 15 коммутации, вход 23 при- знака наличи (К, М)-ой дуги блока 3 подключен к одноименному входу узла 14 определени смежных вершин, выход признака окончани списка узла 12 перечислени вершин вл етс выходом 24 признака выдачи информации блока 3 и подключен к входу останова узла 11 синхронизации, М- ый вход 25 задани центральной вершины блока 3 подключен к М-му разр ду первого информационного входа узла логического сложени 13.column) is connected to the Mth bit of the second information input of the switching unit 15 and to the Mth bit of the second information input of the logical addition node 13, the Mth bit of the information output of which is connected to the polling input of the Mth vertex of the node 14 for determining adjacent vertices, the output of the sign of belonging to the Kth vertex to the set of adjacent vertices () is connected to the Kth bit of the first information input of the node 17 bitwise comparison and to the Kth bit of the first information input of the switching node 15, the Kth bit of information exit to which is connected to the input of the installation in the K-ro culture of the bit of the registration node 16, the K-th bit of the information output of which is the output 22 of the sign of belonging to the K-th vertex to a subset of block 3 and connected to the K-th polling permission input of the node 14 and The kth bit of the second information input of the bitwise comparison node 17, the output of the equal sign of which is connected to the input of the second information direction of the switching node 15, the input 23 of the presence of the (K, M) -th arc of block 3 is connected to the node input of the same name 14 cm definition nodes, the output of the end sign of the node listing node 12 is the output 24 of the information output flag of unit 3 and is connected to the stop input of the synchronization node 11, the Mth input 25 of the central vertex of the block 3 is connected to the Mth bit of the first information input of the node logical addition 13.
Устройство работает следующим образом .The device operates as follows.
Перед началом работы обнул ют блок 4 регистрации, устанавливают в исходное состо ние блок 2 перечислени вершин, в блок 5 задани матрицы смежности занос т информацию о топологии графа.Before starting work, the registration block 4 is reset, the vertex enumeration block 2 is reset, and the graph topology information is entered into the adjacency matrix block 5.
На вход 7 пуска устройства подают импульс уровн логической единицы. При этом блок 1 синхронизации формирует на своих выходах 8-10 последовательность сигналов , предусмотренную временной диаграммой его работы. Импульсы уровн логической единицы по вл ютс на выходах 10 и 8 блока 1 синхронизации. При этом блок 4 регистрации формирует очередной адрес дл записи информации, а блок 2 перечислени вершин - номер очередной (в первом такте - первой и т.д.) вершины (тем самым задаетс центральна вершина, относительно которой определ етс внутреннее устойчивое подмножество). Через врем , достаточное дл выполнени указанных операций, блок 1 синхронизации формирует импульс уровн логической единицы на своем выходе 9. При этом блок 3 определени внутренне устойчивых подмножеств вершин графа (через врем , определ емое его конструкцией) выдает на свой выход состав вершин подмножества, сопровожда его сигналом признака выдачи информации. При этом блок 4 регистрации формирует поступившую на его вход информацию, а блок 1 синхронизации повтор ет выдачу сигналов , предусмотренную временной диаграммой его работы. Работа устройства продолжаетс аналогично, пока на очередной тактовый импульс блока 2 перечислени вершин не выдаст сигнал уровн логической единицы на выходе признака окончани списка. При этом блок 1 синхронизации осганапливзетсл и не формирует сигнала запуска блока 3.At the input 7 of the start of the device, a pulse of the level of a logical unit is supplied. In this case, the synchronization unit 1 generates at its outputs 8-10 a sequence of signals provided by the time diagram of its operation. Pulses of the logic unit level appear at outputs 10 and 8 of synchronization unit 1. In this case, the registration unit 4 forms the next address for recording information, and the vertex listing unit 2 - the number of the next (in the first measure, first, etc.) vertex (thereby setting the central vertex relative to which the internal stable subset is determined). After a time sufficient to perform the indicated operations, the synchronization unit 1 generates a logic level level pulse at its output 9. At the same time, the unit 3 for determining internally stable subsets of graph vertices (after the time determined by its design) gives out the composition of the vertices of the subset his signal sign of the issuance of information. In this case, the registration unit 4 forms the information received at its input, and the synchronization unit 1 repeats the output of signals provided by the time diagram of its operation. The operation of the device continues in the same way until the next clock pulse of the vertex listing unit 2 produces a signal of the level of a logical unit at the output of the sign of the end of the list. In this case, the synchronization unit 1 is based on the power supply and does not generate a start signal for the unit 3.
Блок 3 определени внутренне устойчивых подмножеств вершин графа работает следующим образом.Block 3 for determining internally stable subsets of graph vertices works as follows.
Перед началом работы по входам 23 задают топологию графа, по входам 25 - центральную вершину текущего внутренне устойчивого множества.Before starting work on inputs 23, specify the graph topology, and on inputs 25, the central vertex of the current internally stable set.
На вход 18 пуска блока 3 подают им- пульс уровн логической единицы. При этом узел 11 синхронизации формирует на своих выходах 19-21 последовательность сигналов , предусмотренную временной диаграммой его работы. Импульс уровн логической единицы по вл етс на выходе 19 узла 11 синхронизации, при этом все разр ды узла 16 регистрации устанавливаютс в единицу. Через врем , достаточное дл выполнени указанной операции, узел 11 синхрониза- ции формирует импульс логической единицы на своем выходе 20. При этом к выходу узла 15 коммутации подключаетс его первый информационный вход, и узел 16 устанавливает в нуль те свои разр ды, которым соответствуют сигналы уровн логической единицы на его входе (тем самым из состава внутренне устойчивого подмножества исключаютс вершины, смежные с центральной ). Через врем , достаточное дл выполнени указанной операции, узел 11 синхронизации формирует импульс на своем выходе 21. При этом узел 12 перечислени вершин выдает на свой выход номер очередной вершины (в первом такте - пер- вый). При этом узел 14 определени смежных вершин выдает на свои выходы признаки принадлежности составу вершин, смежных с текущей (если ее опрос разрешен ). При этом узел 17 (если информаци , поступивша на его информационные входы , совпала хот бы в одном разр де) формирует на своем выходе признака равенства сигнал уровн логической единицы . При этом узел 15 коммутации подключа- ет к своему информационному выходу второй информационный вход. При этом узел 16 регистрации устанавливает в пуль те свои разр ды (если они не были установлены раньше), которым соответствуют единич- мые потенциалы на его входе (тем самым, если вершина с номером, сформированным узлом 12, смежна хот бы с одной из вершин , не смежных с центральной, она исключаетс из состава внутренне устойчивого подмножества). Через врем , достаточноеThe input 18 start block 3 serves as a pulse level logical unit. In this case, the synchronization unit 11 generates at its outputs 19-21 a sequence of signals provided by the time diagram of its operation. The pulse of the level of the logical unit appears at the output 19 of the synchronization unit 11, while all the bits of the registration unit 16 are set to unity. After a time sufficient to perform the indicated operation, the synchronization unit 11 generates a pulse of a logical unit at its output 20. In this case, its first information input is connected to the output of the switching unit 15, and the node 16 sets its bits to which the signals correspond level of a logical unit at its input (thereby excluding vertices adjacent to the central one from the composition of an internally stable subset). After a sufficient time to complete the indicated operation, the synchronization unit 11 generates a pulse at its output 21. In this case, the node listing node 12 issues the number of the next vertex (the first one) in its output. In this case, the node 14 for determining adjacent vertices gives out signs of belonging to the composition of vertices adjacent to the current one (if its polling is allowed). In this case, the node 17 (if the information received at its information inputs coincided at least in one bit) generates a signal of the level of a logical unit at its output of the sign of equality. In this case, the switching unit 15 connects a second information input to its information output. In this case, the registration unit 16 sets its bits in the panel (if they were not installed earlier), which correspond to unit potentials at its input (thereby, if the vertex with the number formed by the node 12 is adjacent to at least one of the vertices not adjacent to the central one, it is excluded from the internally stable subset). After enough time
дл выполнени указанных операций, узел 11 синхронизации вновь формирует импульс на своем выходе 21, и работа устройства повтор етс . После того как узпл 12 перечислит все вершины графа, он формирует сигнал уровн логической единицы на своем выходе признака окончани списка, который одновременно вл етс признаком выдачи информации блока 3. При этом узел 11 синхронизации прекращает формирование синхросигналов и переходит в режим ожидани следующего импульса пуска.to perform these operations, the synchronization unit 11 again generates a pulse at its output 21, and the operation of the device is repeated. After the node 12 lists all the vertices of the graph, it generates a logic level signal at its output of the end of the list indicator, which is also a sign of the output of information from block 3. In this case, the synchronization unit 11 stops generating clock signals and switches to the waiting mode for the next start pulse.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894679275A RU1774353C (en) | 1989-02-13 | 1989-02-13 | Graph solver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894679275A RU1774353C (en) | 1989-02-13 | 1989-02-13 | Graph solver |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1774353C true RU1774353C (en) | 1992-11-07 |
Family
ID=21441901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894679275A RU1774353C (en) | 1989-02-13 | 1989-02-13 | Graph solver |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1774353C (en) |
-
1989
- 1989-02-13 RU SU894679275A patent/RU1774353C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1336025. кл. G 06 F 15/20, 1986. Авторское свидетельство СССР № 1711187, кл. G 06 F 15/20. 04.01.89. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU1774353C (en) | Graph solver | |
SU1636994A1 (en) | Semi-markovian process generation device | |
RU2047920C1 (en) | Device for programming read-only memory chips | |
SU1381509A1 (en) | Logical block controller | |
SU746502A1 (en) | Device for comparing mn-digit binary numbers | |
SU543933A1 (en) | Device for displaying information | |
SU1513470A1 (en) | Device for coloring graphs | |
SU1343363A1 (en) | Device for determining time parameters of signals | |
SU1478204A1 (en) | Data input unit | |
SU1649531A1 (en) | Number searcher | |
SU1246101A1 (en) | Device for synchronizing the recording of information | |
SU1226457A1 (en) | Device for servicing interrogations with dynamic priorities | |
SU1615727A1 (en) | Device for controlling regeneration of dynamic memory | |
SU1432742A1 (en) | Generator of random pulse train | |
SU1718367A1 (en) | Pulse sequencer | |
SU1564630A1 (en) | Device for debugging multimodule central computer | |
SU934540A1 (en) | Symbol forming device | |
SU1094039A1 (en) | Device for reading graphic information | |
RU1817105C (en) | Device for solving tasks of time scheduling | |
SU790223A1 (en) | Time delay setting device | |
SU1200272A1 (en) | Information input device | |
SU1465891A1 (en) | Device for analyzing graph parameters | |
SU1365097A1 (en) | Device for forming data array | |
SU1043735A1 (en) | Information display device | |
SU1275455A2 (en) | Device for controlling data outuput in start-stop mode |