RU139236U1

RU139236U1 - CPU MODULE

Info

Publication number: RU139236U1
Application number: RU2013147532/08U
Authority: RU
Inventors: Сергей Александрович Бачило; Александр Сергеевич Генно; Александр Васильевич Королев; Владимир Васильевич Наумов; Альберт Леонидович Марков; Сергей Валерьевич Солодовников
Original assignee: Открытое акционерное общество "Научно-конструкторское бюро вычислительных систем"
Priority date: 2013-10-24
Filing date: 2013-10-24
Publication date: 2014-04-10

Abstract

Модуль процессорный, содержащий первый и второй процессоры, программируемое логическое устройство, постоянную перепрограммируемую память, контроллер ввода-вывода, отличающийся тем, что в него дополнительно введены аудиокодек, программируемый генератор, перепрограммируемое постоянное запоминающее устройство (ППЗУ) данных, супервизор питания, датчик температуры, первая, вторая и третья синхронные динамические памяти, вторичный преобразователь с изменяемыми номиналами вырабатываемых напряжений, выходы которого с первого по тринадцатый соединены соответственно с третьим входом первого процессора, первым входом второго процессора, с третьим входом программируемого логического устройства, входом постоянной перепрограммируемой памяти, первым входом аудиокодека, с входом программируемого генератора, с третьим входом контроллера ввода-вывода, с входом ППЗУ данных, супервизора питания, датчика температуры, первой, второй и третьей синхронных динамических памятей, входы-выходы которых соединены соответственно с первыми входами-выходами первого и второго процессоров и вторыми входами-выходами контроллера ввода-вывода, первые входы-выходы которого через локальную системную шину PCI соединены с третьими входами-выходами первого процессора и вторыми входами-выходами второго процессора, вторые, третьи и четвертые входы которого соединены соответственно с первым выходом супервизора питания, вторым выходом программируемого генератора и через последовательный интерфейс MsBSP со вторым выходом первого процессора, первый выход которого соединен со вторым входом аудиокодека, причем второй вход-выход первого п�A processor module comprising first and second processors, a programmable logic device, read-only programmable memory, an input-output controller, characterized in that it additionally includes an audio codec, programmable generator, programmable read-only memory (EPROM) data, a power supervisor, a temperature sensor, the first, second and third synchronous dynamic memory, a secondary Converter with variable ratings of the generated voltages, the outputs of which are from first to thirteen are connected respectively with the third input of the first processor, the first input of the second processor, with the third input of the programmable logic device, the input of the permanent programmable memory, the first input of the audio codec, with the input of the programmable generator, with the third input of the I / O controller, with the input of the data ROM, power supervisor , a temperature sensor, the first, second and third synchronous dynamic memories, the inputs and outputs of which are connected respectively with the first inputs and outputs of the first and second processors and the second inputs / outputs of the I / O controller, the first inputs and outputs of which are connected through the local PCI system bus to the third inputs and outputs of the first processor and the second inputs and outputs of the second processor, the second, third and fourth inputs of which are connected respectively to the first output of the power supervisor, the second output of the programmable generator and through the serial interface MsBSP with the second output of the first processor, the first output of which is connected to the second input of the audio codec, the second input-output of the first

Description

Полезная модель относится к области вычислительной техники и может быть использована в качестве центрального процессора в компактных системах цифровой обработки сигналов.The utility model relates to the field of computer technology and can be used as a central processor in compact digital signal processing systems.

Известен перепрограммируемый вычислитель для систем обработки информации (см. патент РФ №2146389, МПК G06F 15/00, опубл. 10.03.2000 по заявке №98113678/09 от 07.07.1998, патентообладатель Научно-исследовательский институт системных исследований РАН), который содержит базовые вычислительные элементы, контроллер системной шины, блок высокоскоростных приемников/передатчиков, схему управления, представляющую собой процессор.Known reprogrammable computer for information processing systems (see RF patent No. 2146389, IPC G06F 15/00, publ. 03/10/2000 on application No. 98113678/09 of 07/07/1998, patent holder of the Research Institute for System Research of the Russian Academy of Sciences), which contains the basic computing elements, a system bus controller, a block of high-speed receivers / transmitters, a control circuit representing a processor.

Общим признаком, совпадающим с признаком заявляемой полезной модели, является процессор, системная шина.A common feature that matches the feature of the claimed utility model is a processor, a system bus.

Причинами, препятствующими достижению заявляемого технического результата являются узкие функциональные возможности, обусловленные невозможностью осуществлять информационный обмен данными с внешними устройствами по системной шине ISA, невозможностью ввода и вывода аналоговых сигналов звуковой частоты, отсутствием универсальных параллельных байтовых шин ввода и вывода, меньшим объемом оперативной памяти и меньшим объемом постоянной перепрограммируемой памяти программ и данных.The reasons that impede the achievement of the claimed technical result are narrow functionality due to the inability to exchange data with external devices via the ISA system bus, the inability to input and output analog audio signals, the lack of universal parallel byte input and output buses, less RAM and less the amount of permanent reprogrammable memory of programs and data.

Известна система обработки данных (см. заявку на изобретение №99118019/09, МПК 7 G06F 9/00, опубл. 27.08.2001, заявитель Маркони Коммьюникейшнз лимитед (GB)), содержащая общую память, схему первого и второго процессора данных, каждый из которых установлен с возможностью выполнения той же самой последовательности рабочих этапов и подсоединяется к общей памяти, устройство развязки, подсоединенное между схемой первого процессора данных и общей памятью и установленное с возможностью ограничения доступа с помощью схемы первого процессора данных к общей памяти до доступа только для чтения, первую и вторую периферийные шины, контроллер доступа, компаратор.A known data processing system (see application for invention No. 99118019/09, IPC 7 G06F 9/00, published on 08.27.2001, applicant Marconi Communications Limited (GB)), containing shared memory, a circuit of the first and second data processor, each which is installed with the ability to perform the same sequence of work steps and is connected to the shared memory, an isolation device connected between the circuit of the first data processor and the shared memory and installed with the possibility of restricting access using the circuit of the first data processor to the shared memory and to read-only access, first and second peripheral bus access controller, a comparator.

Признаки аналога, совпадающие с признаками заявляемой полезной модели, следующие: первый и второй процессоры, постоянная перепрограммируемая память (в аналоге - общая память).The features of the analogue, which coincide with the features of the claimed utility model, are as follows: the first and second processors, a permanent reprogrammable memory (in the analogue, shared memory).

Наиболее близким аналогом к заявляемой полезной модели является вычислительная система для интервальных вычислений (см. пат.№2006929, МКИ G06F 15/16, опубл. 30.01.1994 по заявке №4909594/24 от 11.02.1992, заявитель Центральный научно-исследовательский институт машиностроения «ЦНИИМАШ»), содержащая три процессора, три ОЗУ, устройство ввода-вывода, блок микропрограммного управления, блок постоянной памяти и шесть коммутаторов. Второе и третье ОЗУ соединены с вторым и третьим процессорами через коммутаторы, управляющие входы которых соединены с выходами блока постоянной памяти. Адресные входы блока постоянной памяти соединены с выходами двух сдвигающих регистров, введенных в первый процессор и подключенных входами к выходам арифметико-логического устройства. В третьем и втором процессорах введены коммутаторы, подключенные входами к выходу блока локальной памяти, а выходами к входу арифметико-логического устройства.The closest analogue to the claimed utility model is a computing system for interval computing (see US Pat. No. 2006929, MKI G06F 15/16, publ. 01/30/1994 on application No. 4909594/24 of 02/11/1992, applicant Central Research Institute of Engineering “TSNIIMASH”), which contains three processors, three RAM, an input-output device, a firmware control unit, a read-only memory unit, and six switches. The second and third RAM are connected to the second and third processors through switches, the control inputs of which are connected to the outputs of the read-only memory block. The address inputs of the read-only memory block are connected to the outputs of two shift registers inserted into the first processor and connected to the outputs of the arithmetic-logic device. In the third and second processors, switches are introduced, connected by inputs to the output of the local memory block, and outputs to the input of the arithmetic-logical device.

Признаки аналога, совпадающие с признаками заявляемой полезной модели, следующие: два процессора, контроллер ввода-вывода (в аналоге устройство ввода-вывода), программируемое логическое устройство (в аналоге - блок микропрограммного управления), постоянная перепрограммируемая память (в аналоге - блок постоянной памяти).Signs of an analogue that coincide with those of the claimed utility model are as follows: two processors, an input-output controller (in the analogue an input-output device), a programmable logic device (in the analogue is a microprogram control unit), a constant reprogrammable memory (in an analogue is a read-only memory unit) )

Задача, на решение которой направлено заявляемое техническое решение, заключается в расширении функциональных возможностей заявляемой полезной модели.The problem, which is aimed by the claimed technical solution, is to expand the functionality of the claimed utility model.

Технический результат, заключается в обеспечение взаимодействия с внешними устройствами за счет последовательного канала UART, технологического канала TLINK, последовательного интерфейса McBSP, шины ввода (Vin), шины вывода (Vout) и внешней системной шины ISA, за счет аудио-кодека модуль процессорный способен вводить и выводить аналоговые сигналы звуковой частоты, за счет канала JTAG происходит подключение к технологической ПЭВМ для отладки программ модуля процессорного.The technical result consists in ensuring interaction with external devices due to the serial UART channel, the TLINK technology channel, the McBSP serial interface, the input bus (Vin), the output bus (Vout) and the external system bus ISA, due to the audio codec, the processor module is able to enter and output analog audio signals, due to the JTAG channel, a connection is made to the technological PC for debugging the processor module programs.

В модуль процессорный, содержащий первый и второй процессоры, программируемое логическое устройство, постоянную перепрограммируемую память, контроллер ввода-вывода, дополнительно введены аудио-кодек, программируемый генератор, перепрограммируемое постоянное запоминающее устройство (ППЗУ) данных, супервизор питания, датчик температуры, первая, вторая и третья синхронные динамические памяти, вторичный преобразователь с изменяемыми номиналами вырабатываемых напряжений, выходы которого с первого по тринадцатый соединены соответственно с третьим входом первого процессора, первым входом второго процессора, с третьим входом программируемого логического устройства, входом постоянной перепрограммируемой памяти, первым входом аудио-кодека, с входом программируемого генератора, с третьим входом контроллера ввода-вывода, с входом ППЗУ данных, супервизора питания, датчика температуры, первой, второй и третьей синхронных динамических памятей, входы-выходы которых соединены соответственно с первыми входами-выходами первого и второго процессоров и вторыми входами-выходами контроллера ввода-вывода, первые входы-выходы которого через локальную системную шину PCI соединены с третьими входами-выходами первого процессора и вторыми входами-выходами второго процессора, вторые, третьи и четвертые входы которого соединены соответственно с первым выходом супервизора питания, вторым выходом программируемого генератора и через последовательный интерфейс MsBSP со вторым выходом первого процессора, первый выход которого соединен со вторым входом аудиокодека, причем второй вход-выход первого процессора служит для связи через канал JTAG, четвертый вход-выход первого процессора через локальную шину данных соединен с входами-выходами программируемого логического устройства, постоянной перепрограммируемой памяти, ППЗУ данных и четвертыми входами-выходами контроллера ввода-вывода, третьи входы-выходы которого служат для связи с внешней системной шиной ISA, причем первый и второй входы контроллера ввода-вывода соединены соответственно с третьим выходом программируемого генератора и четвертым выходом супервизора питания, причем четвертый вход контроллера ввода-вывода предназначен для связи с шиной ввода (Vin), при этом пятый вход контроллера ввода-вывода соединен с выходом программируемого логического устройства, первый и четвертый входы которого соединены соответственно с четвертым и первым выходами программируемого генератора, второй вход программируемого логического устройства соединен с третьим выходом супервизора питания, второй выход которого соединен со вторым входом первого процессора, первый вход которого через последовательный интерфейс MsBSP соединен с выходом второго процессора, причем контроллер ввода-вывода имеет три выхода, первый и второй выходы служат для связи соответственно через технологический TLINK и последовательный UART каналы, третий выход предназначен для шины вывода (Vout).In the processor module, containing the first and second processors, a programmable logic device, read-only memory, an I / O controller, an additional audio codec, a programmable generator, a programmable read-only memory (EPROM), a power supervisor, a temperature sensor, the first, second and the third synchronous dynamic memory, a secondary Converter with variable ratings of the generated voltages, the outputs of which are connected from the first to the thirteenth respectively o with the third input of the first processor, the first input of the second processor, with the third input of the programmable logic device, the input of the permanent reprogrammable memory, the first input of the audio codec, with the input of the programmable generator, with the third input of the I / O controller, with the input of the data ROM, power supervisor temperature sensor, the first, second and third synchronous dynamic memories, the inputs and outputs of which are connected respectively to the first inputs and outputs of the first and second processors and second inputs and outputs an I / O controller, the first inputs and outputs of which are connected through the local PCI system bus to the third inputs and outputs of the first processor and second inputs and outputs of the second processor, the second, third, and fourth inputs of which are connected respectively to the first output of the power supervisor and the second output of the programmable generator and through the serial interface MsBSP with the second output of the first processor, the first output of which is connected to the second input of the audio codec, and the second input-output of the first processor is used for communication through the JTAG channel, the fourth input-output of the first processor through the local data bus is connected to the inputs / outputs of a programmable logic device, a permanent reprogrammable memory, data ROM and fourth inputs / outputs of an input-output controller, the third inputs / outputs of which are used to communicate with an external system ISA bus, with the first and second inputs of the I / O controller connected respectively to the third output of the programmable generator and the fourth output of the power supervisor, the fourth input of the controller I / O is designed to communicate with the input bus (Vin), while the fifth input of the I / O controller is connected to the output of the programmable logic device, the first and fourth inputs of which are connected respectively to the fourth and first outputs of the programmable generator, the second input of the programmable logic device is connected to the third output of the power supervisor, the second output of which is connected to the second input of the first processor, the first input of which is connected through the serial interface MsBSP to the output of the second process sora, and the I / O controller has three outputs, the first and second outputs are used for communication, respectively, through the technological TLINK and serial UART channels, the third output is for the output bus (Vout).

Вариант исполнения структурной схемы модуля процессорного представлен на чертеже в качестве примера.An embodiment of the structural diagram of the processor module is presented in the drawing as an example.

Модуль процессорный содержит первый 1 и второй 2 процессоры, программируемое логическое устройство 3, постоянную перепрограммируемую память 4, аудио-кодек 5, программируемый генератор 6, контроллер ввода-вывода 7, перепрограммируемое постоянное запоминающее устройство данных - ППЗУ данных 8, супервизор питания 9, датчик температуры 10, вторичный преобразователь с измененными номиналами вырабатываемых напряжений 11, первую 12, вторую 13 и третью 14 синхронные динамические памяти, технологический канал TLINK 15, последовательный канал UART 16, последовательный интерфейс MaBSP 17, локальную системную шину PCI 18, шину ввода (Vin) 19, шину вывода (Vout) 20, внешнюю системную шину (ISA) 21, канал JTAG 22, локальную шину данных 23.The processor module contains the first 1 and second 2 processors, programmable logic device 3, read-only programmable memory 4, audio codec 5, programmable generator 6, input-output controller 7, programmable read-only memory device - data ROM 8, power supervisor 9, sensor temperature 10, a secondary converter with changed values of the generated voltages 11, first 12, second 13 and third 14 synchronous dynamic memory, technological channel TLINK 15, serial channel UART 16, serial Yelnia MaBSP interface 17, a local PCI system bus 18, input bus (Vin) 19, a bus output (Vout) 20, an external system bus (ISA) 21, JTAG channel 22, a local data bus 23.

В модуле процессорном выходы с первого по тринадцатый 11₁, 11₂, 11₃, 11₄, 11₅, 11₆, 11₇, 11₈, 11₉, 11₁₀, 11₁₁, 11₁₂, 11₁₃ вторичного преобразователя с изменяемыми номиналами вырабатываемых напряжений 11 соединены соответственно с третьим входом 1₁₀ первого процессора 1 (это соединение на чертеже показано через клемму 1 (к 1), первым входом 2₃ (через к 2) второго процессора 2, с третьим входом 3₃ (через к 3) программируемого логического устройства 3, входом через к 4 постоянной перепрограммируемой памяти 4, первым входом 5₁ (через к 5) аудио-кодека, с входом к 6 перепрограммируемого генератора 6, с третьим входом 7₃ (через к 7) контроллера ввода-вывода 7, с входом к 8 ППЗУ данных 8, входом к 9 супервизора питания 9, с входом к 10 датчика температуры 10, с входом к 12 первой синхронной динамической памяти 12, с входом к 13 второй синхронной динамической памяти 13, входом к 14 третьей синхронной динамической памяти 14, входы-выходы первой 12, второй 13 и третьей 14 синхронных динамических памятей соединены соответственно с первыми 11, 2₁ входами-выходами первого 1 и второго 2 процессоров и вторыми 7₇ входами-выходами контроллера ввода-вывода 7, первые 7₆ входы-выходы которого через локальную системную шину PCI 18 соединены с третьими 1₃ входами-выходами первого процессора 1 и вторыми 2₂ входами-выходами второго процессора 2, вторые 2₄, третьи 2₅ и четвертые 2₆ входы которого соединены соответственно с первым 9₁ выходом супервизора питания 9, вторым 62 выходом программируемого генератора 6 и через последовательный интерфейс MsBSP 1₇ со вторым 1₆ выходом первого процессора 1, первый 1₆ выход которого соединен со вторым 5₂ входом аудио-кодека 5, второй 1₂ вход-выход первого процессора 1 служит для связи через канал JTAG 22, четвертый 1₄ вход-выход первого процессора 1 через локальную шину данных 23 соединен с входами-выходами программируемого логического устройства 3, постоянной перепрограммируемой памяти 4, ППЗУ данных 8 и четвертыми 7₉ входами-выходами контроллера ввода-вывода 7, третьи 7₈ входы-выходы которого служат для связи с внешней системной шиной 21, первый 7₁ и второй 7₂ входы контроллера ввода-вывода 7 соединены соответственно с третьим 6₃ выходом программируемого генератора 6 и четвертым 9₄ выходом супервизора питания 9, четвертый 7₄ вход контроллера ввода-вывода 7 предназначен для связи с шиной ввода (Vin) 19, пятый 7₅ вход контроллера ввода-вывода 7 соединен с выходом программируемого логического устройства 3, первый 3₁ и четвертый 3₄ входы программируемого логического устройства 3 соединены соответственно с четвертым 6₄ и первым 6₁ выходами программируемого генератора 6, второй 3₂ вход программируемого логического устройства 3 соединен с третьим 9₃ выходом супервизора питания 9, второй 9₂ выход супервизора питания 9 соединен со вторым 1₉ входом первого процессора 1, первый 1₈ вход первого процессора 1 через последовательный интерфейс MsBSP 17 соединен с выходом второго процессора 2, контроллер ввода-вывода 7 имеет первый 7₁₀ и второй 7₁₁ выходы для связи соответственно через технологический канал TLINK 15 и последовательный канал UART 16 и третий 7₁₂ выход для шины вывода (Vout) 20.In the processor module, the outputs from the first to the thirteenth 11 ₁ , 11 ₂ , 11 ₃ , 11 ₄ , 11 ₅ , 11 ₆ , 11 ₇ , 11 ₈ , 11 ₉ , 11 ₁₀ , 11 ₁₁ , 11 ₁₂ , 11 _{13 of the} secondary converter with variable the rated voltage generated 11 is connected respectively to the third input 1 _{10 of the} first processor 1 (this connection is shown in the drawing through terminal 1 (to 1), the first input 2 ₃ (through to 2) of the second processor 2, with the third input 3 ₃ (through to 3 ) of programmable logic device 3, by input through to 4 of constant programmable memory 4, by first input 5 ₁ (through to 5) of the audio codec, with input to 6 programmable generator 6, with the third input 7 ₃ (through to 7) of the I / O controller 7, with an input to 8 data ROM 8, an input to 9 power supervisor 9, with an input to 10 temperature sensor 10, with an input to 12 of the first synchronous dynamic memory 12, with an input to 13 of the second synchronous dynamic memory 13, an input to 14 of the third synchronous dynamic memory 14, the inputs and outputs of the first 12, second 13 and third 14 synchronous dynamic memories are connected respectively to the first 11, 2 ₁ inputs and outputs of the first 1 and second 2 processors and second 7 ₇ inputs / outputs of the controller in water-output 7, the first 7 ₆ inputs and outputs of which are connected through the local system bus PCI 18 to the third 1 ₃ inputs and outputs of the first processor 1 and second 2 ₂ inputs and outputs of the second processor 2, second 2 ₄ , third 2 ₅ and fourth 2 ₆ inputs of which are connected respectively to the first 9 ₁ output of the power supervisor 9, the second 62 output of the programmable generator 6 and through the serial interface MsBSP 1 ₇ with the second 1 ₆ output of the first processor 1, the first 1 ₆ output of which is connected to the second 5 ₂ input of the audio codec 5, ₁ February second input-output of the first process and 1 is used for communication through JTAG 22 channel, the fourth one ₄ input-output of the first processor 1 via the local data bus 23 is connected to the inputs-outputs of the programmable logic device 3, a permanent reprogrammable memory 4, an EPROM data 8 and fourth _{9 July} controller inputs-outputs I / O 7, the third 7 ₈ inputs and outputs of which are used to communicate with the external system bus 21, the first 7 ₁ and second 7 ₂ inputs of the I / O controller 7 are connected respectively to the third 6 ₃ output of the programmable generator 6 and the fourth 9 ₄ output of the supervisor pitan I 9, a fourth 7 ₄ entrance IO controller 7 for connection with the input bus (Vin) 19, a fifth 7 ₅ entrance IO controller 7 connected to the output of the programmable logic device 3, the first 3 ₁ and the fourth _{4 March} inputs programmable logic devices 3 are connected respectively to the fourth 6 ₄ and first 6 ₁ outputs of the programmable generator 6, the second 3 ₂ input of the programmable logic device 3 is connected to the third 9 ₃ output of the power supervisor 9, the second 9 ₂ output of the power supervisor 9 is connected to the second 1 ₉ input of the first process quarrel 1, the first 1 ₈ input of the first processor 1 through the serial interface MsBSP 17 is connected to the output of the second processor 2, the input-output controller 7 has the first 7 ₁₀ and second 7 ₁₁ outputs for communication, respectively, through the technological channel TLINK 15 and the serial channel UART 16 and third 7 ₁₂ output for output bus (Vout) 20.

При подаче на модуль процессорный первичных напряжений электропитания вторичный преобразователь с измененными номиналами вырабатываемых напряжений 11 формируют вторичные напряжения электропитания и подает их на остальные элементы схемы 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 12, 13, 14 в заданной супервизором напряжений питания 9 последовательности.When applying to the processor module primary power supply voltages, the secondary converter with the changed values of the generated voltages 11 generates secondary power supply voltages and supplies them to the remaining circuit elements 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 12, 13 , 14 in the sequence specified by the supervisor of the supply voltage 9 sequence.

Первый 1 и второй 2 процессоры выполняют обработку данных по программам, хранящимся в энергонезависимой памяти постоянной перепрограммируемой памяти 4 и ППЗУ данных 8. Первый 1 процессор является «ведущим», второй 2 процессор является «ведомым». Запуск программы происходит из постоянной перепрограммируемой памяти 4 после включения питания. Для оперативного хранения данных используются первая 12, вторая 13 синхронные динамические памяти, подключенные через входы-выходы 1₁, 2₁ первого 1 и второго 2 процессоров соответственно. Для обмена данными между процессорами используются последовательный интерфейс MsBSP 17 и локальная системная шина 23.The first 1 and second 2 processors perform data processing on programs stored in the non-volatile memory of the permanent reprogrammable memory 4 and data ROM 8. The first 1 processor is the “master”, the second 2 processor is the “slave”. The program starts from the permanent reprogrammable memory 4 after turning on the power. For operational data storage, the first 12, 13 second synchronous dynamic memories are used, connected through inputs and outputs 1 ₁ , 2 _{1 of the} first 1 and second 2 processors, respectively. To exchange data between processors, the MsBSP 17 serial interface and the local system bus 23 are used.

Информационный обмен данными модуля процессорного с внешними устройствами осуществляется по шинам Vin (ввод) 19 и Vout (вывод) 20, внешней системной шине 21 и технологическому TLINK 15, последовательному UART 16 и JTAG 22 каналам.The data exchange of the processor module with external devices is carried out via the Vin (input) 19 and Vout (output) 20 buses, the external system bus 21 and the technological TLINK 15, serial UART 16 and JTAG 22 channels.

Обмен данными осуществляется через контроллер ввода-вывода 7. Конкретная конфигурация контроллера ввода-вывода 7 загружается первым 1 процессором после включения питания, что позволяет, при необходимости, гибко изменять алгоритм обслуживания каналов ввода-вывода. Дешифрация адреса и управления загрузкой выполняется в программируемом логическом устройстве 3. Для промежуточного хранения вводимых и выводимых данных используется отдельная память, доступная первому 1 и второму 2 процессорам через контроллер ввода-вывода 7.Data is exchanged through the I / O controller 7. The specific configuration of the I / O controller 7 is loaded by the first 1 processor after turning on the power, which allows, if necessary, to flexibly change the algorithm for servicing I / O channels. Decryption of the address and load control is performed in a programmable logic device 3. For intermediate storage of input and output data, a separate memory is used, available to the first 1 and second 2 processors through the input-output controller 7.

Установленный на модуле процессорном аудио-кодек 5, позволяет модулю процессорному вводить и выводить аналоговые сигналы звуковой частоты.Installed on the processor module, the audio codec 5 allows the processor module to input and output analog audio signals.

Генерация тактовой частоты для всех частей схемы модуля процессорного осуществляется программируемым генератором 6. Для повышения надежности, на модуль процессорный установлены супервизор питания 9 и датчик температуры 10. Отладка программ модуля процессорного происходит по каналу JTAG 22.The clock frequency for all parts of the processor module circuit is generated by a programmable generator 6. To increase reliability, a power supervisor 9 and a temperature sensor are installed on the processor module 10. Debugging of the processor module programs takes place via the JTAG 22 channel.

Claims

A processor module comprising first and second processors, a programmable logic device, read-only programmable memory, an input-output controller, characterized in that it additionally includes an audio codec, programmable generator, programmable read-only memory (EPROM) data, a power supervisor, a temperature sensor, the first, second and third synchronous dynamic memory, a secondary Converter with variable ratings of the generated voltages, the outputs of which are from first to thirteen are connected respectively with the third input of the first processor, the first input of the second processor, with the third input of the programmable logic device, the input of the permanent programmable memory, the first input of the audio codec, with the input of the programmable generator, with the third input of the I / O controller, with the input of the data ROM, power supervisor , a temperature sensor, the first, second and third synchronous dynamic memories, the inputs and outputs of which are connected respectively with the first inputs and outputs of the first and second processors and the second inputs / outputs of the I / O controller, the first inputs and outputs of which are connected through the local PCI system bus to the third inputs and outputs of the first processor and the second inputs and outputs of the second processor, the second, third and fourth inputs of which are connected respectively to the first output of the power supervisor, the second output of the programmable generator and through the serial interface MsBSP with the second output of the first processor, the first output of which is connected to the second input of the audio codec, the second input-output of the first the processor is used for communication via the JTAG channel, the fourth input-output of the first processor through the local data bus is connected to the inputs / outputs of the programmable logic device, read-only programmable memory, data ROM and the fourth inputs and outputs of the input-output controller, the third inputs and outputs of which communication with the external system bus, the first and second inputs of the I / O controller are connected respectively to the third output of the programmable generator and the fourth output of the power supervisor, and The back input of the I / O controller is designed to communicate with the input bus (Vin), while the fifth input of the I / O controller is connected to the output of the programmable logic device, the first and fourth inputs of which are connected respectively to the fourth and first outputs of the programmable generator, the second input of the programmable logic the device is connected to the third output of the power supervisor, the second output of which is connected to the second input of the first processor, the first input of which is connected to the MsBSP serial interface with the output of the second processor, and the I / O controller has three outputs, the first and second outputs are used for communication through the technological TLINK and serial UART channels, respectively, the third output is for the output bus (Vout).