PL183923B1 - Moduł multichipowy - Google Patents

Moduł multichipowy

Info

Publication number
PL183923B1
PL183923B1 PL97326074A PL32607497A PL183923B1 PL 183923 B1 PL183923 B1 PL 183923B1 PL 97326074 A PL97326074 A PL 97326074A PL 32607497 A PL32607497 A PL 32607497A PL 183923 B1 PL183923 B1 PL 183923B1
Authority
PL
Poland
Prior art keywords
additional support
elements
integrated circuit
support plate
module according
Prior art date
Application number
PL97326074A
Other languages
English (en)
Other versions
PL326074A1 (en
Inventor
Dieter Napierala
Original Assignee
Bosch Gmbh Robert
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bosch Gmbh Robert filed Critical Bosch Gmbh Robert
Publication of PL326074A1 publication Critical patent/PL326074A1/xx
Publication of PL183923B1 publication Critical patent/PL183923B1/pl

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/045—Hierarchy auxiliary PCB, i.e. more than two levels of hierarchy for daughter PCBs are important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

1 . M odul multichipowy zawierajacy plyte nosna, na któ- rej powierzchni montazowej um ieszczony jest co najmniej jeden obwód scalony i inne elementy elektroniczne, polaczone ze soba za pom oca przewodzacych elektrycznie polaczen, przy czym z powierzchni montazowej na dolna powierzchnie plyty nosnej sa przeprowadzone styki przelotowe, polaczone z um ieszczonym i na dolnej powierzchni stykami lutowanymi do elektrycznego polaczenia modulu multichipowego z nosnikiem podzespolów, oraz z umieszczonym na plycie nosnej, dodatkowym elem entem nosnym, zaopatrzonym w sciezki przewodzace i/lub elementy, przy czym powierzchnia podstawy dodatkowego elementu nosnego jest wieksza niz powierzchnia podstawy co najmniej jednego obw odu scalonego, zas na nie objetej przez obwód scalony, górnej powierzchni dodatkowego elem entu nosnego znajduja sie pierwsze i drugie powierzchnie przylaczeniowe, przy czym pierwsze powierzchnie przylaczeniowe sa poprzez druty mikrom ontazow e polaczone elektrycznie z obwodem scalonym, natom iast drogie powierzchnie przylaczeniow e sa poprzez inne druty mikromontazowe polaczone z przylaczam i na powierzchni montazowej plyty nosnej, znam ienny tym , ze na górnej powierzchni ( 2 5) dodatkowego elementu nosnego ( 2 0) znajduja sie elementy elektryczne ( 2 4) do elim inow ania elek- trycznych sygnalów zaklócajacych, m ajace postac dyskretnych elem entów oporowych, polaczonych elektrycznie z pierwszym i 1 drugimi powierzchniam i przylaczeniowymi (21, 22). PL PL

Description

Przedmiotem wynalazku jest moduł multichipowy.
Moduły multichipowe składają się z płyty nośnej, na której umieszczonych jest kilka, pozbawionych obudowy, obwodów scalonych oraz innych elementów elektronicznych, jak na przykład elementy typu SMD. W celu zabezpieczenia wrażliwych elementów przed wpływem czynników atmosferycznych na płytę nośną nakłada się pokrywę lub kołpak. Płytę nośną stanowi z reguły wielowarstwowa płyta okablowana lub wielowarstwowy element ceramiczny, w związku z czym obwody scalone i inne elementy elektroniczne można połączyć ze sobą za pomocą kilku warstw płyty nośnej. Elektryczne przyłącza modułu multichipowego są poprzez styki przelotowe połączone ze znajdującymi się na spodzie płyty nośnej stykami lutowanymi, mającymi korzystnie postać lutowanych wypukłości, tak zwanych „solder bumps”, i służą do
183 923 mechanicznego i elektrycznego połączenia modułu multichipowego z odpowiednio ustawionymi plamkami stykowymi nośnika podzespołów. Umieszczone na górnej powierzchni modułu multichipowego, będącej powierzchnią zbrojoną, obwody scalone mają wiele przyłączy, które są podłączane do ścieżek przewodzących na górnej powierzchni modułu multichipowego. W tym celu obwody scalone są przyklejane lub mocowane w inny sposób do górnej powierzchni modułu i poprzez druty mikromontażowe łączone z przyłączami, wbudowanymi w ścieżki przewodzące. Dla wyeliminowania transmisji elektrycznych sygnałów zakłócających znane jest rozwiązanie, polegające na podłączaniu dyskretnych elementów oporowych do pojedynczych ścieżek przewodzących obwodu scalonego, połączonych z drutami mikromontażowymi. Te elementy oporowe muszą być umieszczone na module multichipowym poza powierzchnią, potrzebną do zamocowania danego obwodu scalonego. Niekorzystną cechę rozwiązań znanych ze stanu techniki stanowi fakt, że powierzchnia modułu multichipowego, potrzebna do umieszczenia obwodu scalonego, jest większa niż powierzchnia podstawy danego obwodu scalonego, aby uniknąć uszkodzenia części obwodu i poszczególnych elementów na górnej powierzchni modułu podczas mocowania obwodu scalonego. Ponieważ na tej powierzchni nie mogą być umieszczone ścieżki przewodzące i elementy obwodu, na przykład oporniki, powierzchnię modułu multichipowego należy odpowiednio zwiększyć, aby zmieścić na niej wszystkie niezbędne elementy i ścieżki przewodzące. W przypadku modułu multichipowego z kilkoma obwodami scalonymi, z których każdy ma liczne pojedyncze przyłącza, które należy połączyć z opornikami przeciwzakłóceniowymi, wymagana górna powierzchnia modułu multichipowego ulega znacznemu zwiększeniu. Ma to niekorzystny wpływ na koszty wytwarzania i wielkość modułu. Ponadto niekorzystny jest fakt, że przeznaczone do eliminacji sygnałów zakłócających dyskretne elementy oporowe i ich połączenia elektryczne zajmują stosunkowo wiele miejsca na powierzchni montażowej modułu multichipowego. Szczególnie niekorzystne jest to, że duża ilość elektrycznych połączeń obwodu scalonego wraz z opornikami przeciwzakłóceniowymi czyni koniecznym zwiększenie ilości warstw płyty nośnej. To z kolei utrudnia projektowanie układu ścieżek przewodzących i zwiększa koszty wytwarzania.
Moduły multichipowe, znane przykładowo z europejskiego opisu patentowego nr EP 0675539, zawierają jednostkę mikroelektroniczną, złożoną z wielu elementów na bazie układów scalonych, w której pomiędzy wspomnianymi elementami i wielowarstwową płytą nośną umieszczona jest płyta pośrednia. Część obwodów scalonych jest za pomocą drutów mikromontażowych połączona z powierzchniami przyłączeniowymi na płycie pośredniej. Pozostałe powierzchnie przyłączeniowe na płycie pośredniej są za pomocą drutów mikromontażowych połączone z płytą nośną modułu multichipowego. Powierzchnia płyty pośredniej jest większa niż powierzchnia podstawy układów scalonych. Konstrukcja pozwala zmniejszyć wymiary jednostki.
Moduł multichipowy zawierający płytę nośną na której powierzchni montażowej umieszczony jest co najmniej jeden obwód scalony i inne elementy elektroniczne, połączone ze sobą za pomocą przewodzących elektrycznie połączeń, przy czym z powierzchni montażowej na dolną powierzchnię płyty nośnej są przeprowadzone styki przelotowe, połączone z umieszczonymi na dolnej powierzchni stykami lutowanymi do elektrycznego połączenia modułu multichipowego z nośnikiem podzespołów, oraz z umieszczonym na płycie nośnej, dodatkowym elementem nośnym, zaopatrzonym w ścieżki przewodzące i/lub elementy, przy czym powierzchnia podstawy dodatkowego elementu nośnego jest większa niż powierzchnia podstawy co najmniej jednego obwodu scalonego, zaś na nie objętej przez obwód scalony, górnej powierzchni dodatkowego elementu nośnego znajdują się pierwsze i drugie powierzchnie przyłączeniowe, przy czym pierwsze powierzchnie przyłączeniowe są poprzez dnity mikromontażowe połączone elektrycznie z obwodem scalonym, natomiast drugie powierzchnie przyłączeniowe są poprzez inne druty mikromontażowe połączone z przyłączami na powierzchni montażowej płyty nośnej, według wynalazku charakteryzuje się tym, że na górnej powierzchni dodatkowego elementu nośnego znajdują się elementy elektryczne do eliminowania elektrycznych sygnałów zakłócających, mające postać dyskretnych elementów oporowych, połączonych elektrycznie z pierwszymi i drugimi powierzchniami przyłączeniowymi.
183 923
Korzystnie dodatkowy element nośny stanowi podłoże krzemowe lub podłoże ceramiczne.
Korzystnie dodatkowy element nośny stanowi ceramiczne podłoże wielowarstwowe, w którym ścieżki przewodzące i elementy są rozmieszczone w kilku warstwach, oddzielonych od siebie izolacyjnymi warstwami ceramicznymi i połączonych elektrycznie za pomocą styków przelotowych.
Korzystnie elementy w postaci elementów oporowych i ścieżki przewodzące są cienkolub grubowarstwowe.
Korzystnie na górnej powierzchni lub jednej z wewnętrznych warstw dodatkowego elementu nośnego w postaci ceramicznego podłoża wielowarstwowego umieszczone są elementy indukcyjne i/lub elementy pojemnościowe.
Korzystnie dodatkowy element nośny jest naklejony na płytę nośną, zwłaszcza za pomocą kleju, przewodzącego ciepło.
Moduł multichipowy według wynalazku ma tę zaletę, że pomiędzy każdym z obwodów scalonych i płytą nośną umieszczony jest dodatkowy element nośny, na którym można umieścić elementy i części okablowania ścieżek przewodzących. Ponieważ dodatkowy element nośny można wykonać niezależnie od techniki wykonania płyty nośnej , dzięki doborowi odpowiednich metod wytwarzania na elemencie nośnym można umieścić drobniejsze struktury ścieżek przewodzących i mniejsze elementy. Pozwala to na zmniejszenie zarówno górnej powierzchni płyty nośnej, jak też liczby wymaganych warstw płyty nośnej, co z kolei umożliwia obniżenie kosztów wytwarzania modułu.
Jeżeli powierzchnia podstawy dodatkowego elementu nośnego jest większa niż powierzchnia podstawy odpowiedniego obwodu scalonego, wówczas na części dodatkowego elementu nośnego, nie objętej przez obwód scalony, można umieścić, w sposób zajmujący mało miejsca, pierwsze i drugie powierzchnie przyłączeniowe dla przewidzianych na dodatkowym elemencie nośnym elementów i ścieżek przewodzących, oraz połączyć je poprzez druty mikromontażowe z obwodem scalonym i przyłączami na powierzchni montażowej płyty nośnej. Ponieważ dodatkowy element nośny wraz z obwodem scalonym można tak zamocować na powierzchni montażowej płyty nośnej, że znajduje się on w małym odstępie od przyłączeniowych ścieżek przewodzących, wykorzystana tu jest powierzchnia pomiędzy przyłączeniowymi ścieżkami przewodzącymi i obwodem scalonym, co nie ma miejsca w stanie techniki.
Istotna zaleta polega na tym, że potrzebne do eliminowania elektrycznych sygnałów zakłócających, dyskretne elementy oporowe można umieścić na górnej powierzchni dodatkowego elementu nośnego. Ponieważ elektryczne połączenie elementów oporowych następuje na dodatkowym elemencie nośnym, na płycie nośnej modułu nie jest potrzebne dodatkowe miejsce na elementy oporowe i ich okablowanie.
Wykonanie dodatkowego elementu nośnego w postaci podłoża krzemowego pozwala z dużą, precyzją, wykonać ścieżki przewodzące i elementy oporowe. Wykonanie dodatkowego elementu nośnego w postaci podłoża ceramicznego, zwłaszcza ceramicznego podłoża wielowarstwowego, pozwala z kolei na stosunkowo łatwe umieszczenie połączeń ścieżek przewodzących i pojedynczych elementów na różnych warstwach dodatkowego elementu nośnego. Można wówczas zmniejszyć gęstość ścieżek przewodzących i ilość warstw okablowania na płycie nośnej.
Jeżeli przeciwzakłóceniowe elementy oporowe są wykonane na ceramicznym elemencie nośnym za pomocą techniki cienkich lub grubych warstw, wówczas można znacznie zmniejszyć ilość miejsca, potrzebną do umieszczenia elementów oporowych, ponieważ tego typu struktury mogą być bardzo małe.
W ceramicznym podłożu wielowarstwowym można umieścić elementy indukcyjne lub elementy pojemnościowe, wbudowane w znany sposób w podłoże ceramiczne.
Jeżeli dodatkowy element nośny jest naklejony na płytę nośną modułu, wówczas dla lepszego odprowadzania ciepła, wytwarzanego przez obwód scalony, można wykorzystać klej przewodzący ciepło.
183 923
Przedmiot wynalazku jest uwidoczniony w przykładzie wykonania na rysunku, który przedstawia moduł multichipowy z naklejonym dodatkowym elementem nośnym i pojedynczym obwodem scalonym w silnie uproszczonym, nie zachowującym proporcji, przekroju poprzecznym.
W ukazanym tu przykładzie wykonania płytę nośną 2 modułu multichipowego 1 stanowi wielowarstwowa płyta okablowana. Na górnej powierzchni 3 modułu 1, stanowiącej jej powierzchnię montażową, znajdują się różne elementy 7, połączone ze sobą w znany sposób za pomocą ścieżek przewodzących 9 na górnej powierzchni, wewnętrznych warstw płyty okablowanej 2 oraz styków przelotowych. Elektryczne przyłącza obwodu, umieszczonego na module multichipowym, są poprzez styki przelotowe 6 przeprowadzone na dolną, powierzchnię 4 płyty okablowanej 2 i tam połączone ze stykami lutowanymi 5 w postaci „solder bumps”. Moduł multichipowy 1 jest nasadzony stykami lutowanymi 5 w postaci „solder bumps” na odpowiednio rozmieszczone plamki stykowe nie przedstawionego nośnika podzespołów i zlutowany z nimi metodą „reflow”.
Poza elementami 7 na górnej powierzchni 3 wielowarstwowej płyty okablowanej 2 umieszczonych jest kilka obwodów scalonych 30, z których celem uproszczenia na fig. 1 przedstawiony jest tylko jeden. Obwód scalony 30 jest umieszczony na płytowym dodatkowym elemencie nośnym 20 techniką „chip-on-board”. Dodatkowy element nośny 20 jest z kolei nasadzony na górną powierzchnię 3 płyty okablowanej 2. Płytowy dodatkowy element nośny 20 ma w ukazanym przykładzie wykonania postać ceramicznego podłoża wielowarstwowego i składa się z kilku izolacyjnych warstw ceramicznych, pomiędzy którymi znajdują się ścieżki przewodzące, połączone ze sobą za pomocą styków przelotowych (vias). Wielkości strukturalne ścieżek przewodzących i styków przelotowych na ceramicznym podłożu wielowarstwowym są zazwyczaj mniejsze niż odpowiednie wielkości strukturalne na płycie okablowanej 2. Jako dodatkowy element nośny można również zastosować inne podłoża nośne, jak na przykład podłoże krzemowe lub zwykłą płytę ceramiczną. Obwód scalony 30 jest poprzez warstwę 31 kleju połączony z ceramicznym wielowarstwowym dodatkowym elementem nośnym 20, który z kolei poprzez warstwę 11 kleju w postaci kleju przewodzącego ciepło, jest połączony z płytą okablowaną 2. Powierzchnia podstawy ceramicznego wielowarstwowego dodatkowego elementu nośnego 20 jest z jednej strony większa niż powierzchnia podstawy obwodu scalonego, z drugiej jednak strony na tyle mała, że dodatkowy element nośny 20 może być naklejony na płytę okablowaną 2 pomiędzy przyłączami 10 ścieżek przewodzących 9, w obszarze przeznaczonym do umieszczenia obwodu scalonego. Na nie objętej przez obwód scalony 30, części powierzchni 25 ceramicznego wielowarstwowego dodatkowego elementu nośnego 20 znajdują się powierzchnie przyłączeniowe 21 i 22 w postaci ścieżek mikromontażowych. Powierzchnie przyłączeniowe 21 są poprzez druty mikromontażowe 23 połączone z przyłączami obwodu scalonego 30. Powierzchnie przyłączeniowe 22 są z kolei poprzez inne druty mikromontażowe 12 połączone z przyłączami 10 ścieżek przewodzących 9. Ponadto na powierzchni 25 pomiędzy pierwszymi powierzchniami przyłączeniowymi 21 i drugimi powierzchniami przyłączeniowymi 22 znajduj ją się, wykonane techniką cienkich warstw, dyskretne elementy oporowe 24 do eliminowania elektrycznych sygnałów zakłócających. Elementy oporowe 24 są bezpośrednio lub poprzez inne, znajdujące się na górnej powierzchni 25, ścieżki przewodzące połączone z powierzchniami przyłączeniowymi 21 i 22. Ścieżki przewodzące i elementy oporowe można wykonać alternatywnie również techniką grubych warstw. Ponadto ścieżki przewodzące i elementy oporowe można umieścić na górnej powierzchni 25 również poniżej obwodu scalonego. Jest to korzystne zwłaszcza wówczas, gdy jako dodatkowy element nośny 20 zastosowana jest jednowarstwowa płyta ceramiczna. Obwód scalony jest wówczas nasadzany oddzielnie, za pomocą izolującego elektrycznie kleju, na górną powierzchnię 25 ze ścieżkami przewodzącymi i elementami oporowymi. Jeżeli dodatkowym elementem nośnym 20 jest ceramiczny element wielowarstwowy, jak w przykładzie ukazanym na fig. 1, wówczas także na wewnętrznych warstwach ceramicznego wielowarstwowego dodatkowego elementu nośnego 20 znajdują się ścieżki przewodzące, które poprzez styki przelotowe (vias) są połączone ze ścieżkami przewodzącymi i powierzchniami przyłączeniowymi 21, 22 na górnej powierzchni 25. Na górnej powierzchni 25 i wewnętrznych
183 923 warstwach ceramicznego wielowarstwowego dodatkowego elementu nośnego 20 znajduje się zatem większa część połączeń elektrycznych pomiędzy elementem scalonym 30 i elementami oporowymi 24. Na płycie okablowanej 2 można zatem zmniejszyć gęstość ścieżek przewodzących i ilość warstw. Poza ścieżkami przewodzącymi i dyskretnymi elementami oporowymi 24, na górnej powierzchni 25 lub jednej z wewnętrznych warstw dodatkowego elementu nośnego 20 znajdują się inne elementy pojemnościowe 28 i elementy indukcyjne 27. Elementy pojemnościowe 28, jak na przykład kondensatory, mogą być przy tym wykonane w znany sposób z umieszczonych płasko na poszczególnych warstwach, służących jako elektrody, ścieżek przewodzących, oddzielonych dielektrycznymi warstwami pośrednimi. Elementy indukcyjne, na przykład cewki, mogą być wykonane z poszczególnych ścieżek przewodzących o odpowiedniej długości i kształcie.
Dzięki mającym drobną strukturę ścieżkom przewodzącym, elementom oporowym 24 oraz elementom pojemnościowym 28 i elementom indukcyjnym 27 na górnej powierzchni 25 i wewnętrznych warstwach ceramicznego elementu wielowarstwowego, stanowiącego dodatkowy element nośny 20, a także dzięki umieszczeniu powierzchni przyłączeniowych 21, 22 na nie objętej przez obwód scalony 30 części górnej powierzchni 25 moduł multichipowy może być mniejszy i tańszy do wykonania niż moduły znane dotychczas.
183 923
183 923 c-m
Departament Wydawnictw UP RP. Nakład 50 egz
Cena 2,00 zł.

Claims (8)

  1. Zastrzeżenia patentowe
    1. Moduł multichipowy zawierający płytę nośną, na której powierzchni montażowej umieszczony jest co najmniej jeden obwód scalony i inne elementy elektroniczne, połączone ze sobą za pomocą przewodzących elektrycznie połączeń, przy czym z powierzchni montażowej na dolną powierzchnię płyty nośnej są przeprowadzone styki przelotowe, połączone z umieszczonymi na dolnej powierzchni stykami lutowanymi do elektrycznego połączenia modułu, multichipowego z nośnikiem podzespołów, oraz z umieszczonym na płycie nośnej, dodatkowym elementem nośnym, zaopatrzonym w ścieżki przewodzące i/lub elementy, przy czym powierzchnia podstawy dodatkowego elementu nośnego jest większa niż powierzchnia podstawy co najmniej jednego obwodu scalonego, zaś na nie objętej przez obwód scalony, górnej powierzchni dodatkowego elementu nośnego znajdują się pierwsze i drugie powierzchnie przyłączeniowe, przy czym pierwsze powierzchnie przyłączeniowe są poprzez druty mikromontażowe połączone elektrycznie z obwodem scalonym, natomiast drugie powierzchnie przyłączeniowe są poprzez inne druty mikromontażowe połączone z przyłączami na powierzchni montażowej płyty nośnej, znamienny tym, że na górnej powierzchni (25) dodatkowego elementu nośnego (20) znajdują się elementy elektryczne (24) do eliminowania elektrycznych sygnałów zakłócających, mające postać dyskretnych elementów oporowych, połączonych elektrycznie z pierwszymi i drugimi powierzchniami przyłączeniowymi (21,22).
  2. 2. Moduł według zastrz. 1, znamienny tym, że dodatkowy element nośny (20) stanowi podłoże krzemowe.
  3. 3. Moduł według zastrz. 1, znamienny tym, że dodatkowy element nośny (20) stanowi podłoże ceramiczne.
  4. 4. Moduł według zastrz. 3, znamienny tym, że dodatkowy element nośny (20) stanowi ceramiczne podłoże wielowarstwowe, w którym ścieżki przewodzące i elementy (24, 27, 28) są rozmieszczone w kilku warstwach, oddzielonych od siebie izolacyjnymi warstwami ceramicznymi i połączonych elektrycznie za pomocą styków przelotowych.
  5. 5. Moduł według zastrz. 4, znamienny tym, że elementy (24) w postaci elementów oporowych i ścieżki przewodzące są cienko- lub grubowarstwowe.
  6. 6. Moduł według zastrz. 5, znamienny tym, że na górnej powierzchni (25) lub jednej z wewnętrznych warstw dodatkowego elementu nośnego (20) w postaci ceramicznego podłoża wielowarstwowego umieszczone są elementy indukcyjne (27) i/lub elementy pojemnościowe (28).
  7. 7. Moduł według zastrz. 1 albo 2, albo 3, albo 4, albo 5, albo 6, znamienny tym, że dodatkowy element nośny (20) jest naklejony na płytę nośną (2).
  8. 8. Moduł według zastrz. 7, znamienny tym, że dodatkowy element nośny (20) jest naklejony na płytę nośną (2) za pomocą kleju (11), przewodzącego ciepło.
PL97326074A 1996-08-09 1997-04-26 Moduł multichipowy PL183923B1 (pl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19632200A DE19632200C2 (de) 1996-08-09 1996-08-09 Multichipmodul
PCT/DE1997/000856 WO1998007193A1 (de) 1996-08-09 1997-04-26 Multichipmodul

Publications (2)

Publication Number Publication Date
PL326074A1 PL326074A1 (en) 1998-08-17
PL183923B1 true PL183923B1 (pl) 2002-08-30

Family

ID=7802251

Family Applications (1)

Application Number Title Priority Date Filing Date
PL97326074A PL183923B1 (pl) 1996-08-09 1997-04-26 Moduł multichipowy

Country Status (11)

Country Link
US (1) US5953213A (pl)
EP (1) EP0855090B1 (pl)
JP (1) JP2000509560A (pl)
KR (1) KR19990063681A (pl)
CZ (1) CZ105798A3 (pl)
DE (2) DE19632200C2 (pl)
HU (1) HUP9901430A3 (pl)
PL (1) PL183923B1 (pl)
SK (1) SK43298A3 (pl)
TW (1) TW468265B (pl)
WO (1) WO1998007193A1 (pl)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830158C2 (de) * 1997-09-30 2001-05-10 Tyco Electronics Logistics Ag Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente
WO1999050791A1 (en) * 1998-03-27 1999-10-07 Koninklijke Philips Electronics N.V. Data carrier comprising an implanted module based on a metal lead frame with a double-sided chip cover
JP2000068007A (ja) * 1998-08-20 2000-03-03 Fujitsu Takamisawa Component Ltd ケーブル付き平衡伝送用コネクタ
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6137174A (en) * 1999-05-26 2000-10-24 Chipmos Technologies Inc. Hybrid ASIC/memory module package
US6297551B1 (en) * 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
US6380623B1 (en) * 1999-10-15 2002-04-30 Hughes Electronics Corporation Microcircuit assembly having dual-path grounding and negative self-bias
JP4224924B2 (ja) * 2000-03-30 2009-02-18 株式会社デンソー 指示計器の製造方法
JP3796099B2 (ja) * 2000-05-12 2006-07-12 新光電気工業株式会社 半導体装置用インターポーザー、その製造方法および半導体装置
US6448507B1 (en) * 2000-06-28 2002-09-10 Advanced Micro Devices, Inc. Solder mask for controlling resin bleed
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6787926B2 (en) * 2001-09-05 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Wire stitch bond on an integrated circuit bond pad and method of making the same
JP3888263B2 (ja) * 2001-10-05 2007-02-28 株式会社村田製作所 積層セラミック電子部品の製造方法
US6534844B1 (en) * 2001-10-30 2003-03-18 Agilent Technologies, Inc. Integrated decoupling networks fabricated on a substrate having shielded quasi-coaxial conductors
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
TW577153B (en) * 2002-12-31 2004-02-21 Advanced Semiconductor Eng Cavity-down MCM package
TWI264973B (en) * 2003-09-19 2006-10-21 Fujitsu Ltd Printed wiring board
DE102004013733B4 (de) * 2004-03-18 2006-04-06 Infineon Technologies Ag Halbleiterbauteil in Stapelbauweise mit einem optisch aktiven Halbleiterchip und Verfahren zu seiner Herstellung
JP2007081146A (ja) * 2005-09-14 2007-03-29 Fuji Electric Device Technology Co Ltd インダクタ付半導体装置
US7402442B2 (en) * 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7473102B2 (en) * 2006-03-31 2009-01-06 International Business Machines Corporation Space transforming land grid array interposers
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US9313874B2 (en) 2013-06-19 2016-04-12 SMART Storage Systems, Inc. Electronic system with heat extraction and method of manufacture thereof
FR3024506B1 (fr) * 2014-07-30 2016-07-29 Saint Gobain Vitrage comprenant un pion et procede de fabrication du vitrage.

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造
FR2611986B1 (fr) * 1987-03-03 1989-12-08 Thomson Semiconducteurs Structure de circuit hybride complexe et procede de fabrication
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
DE4108154A1 (de) * 1991-03-14 1992-09-17 Telefunken Electronic Gmbh Elektronische baugruppe und verfahren zur herstellung von elektronischen baugruppen
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
FR2716037B1 (fr) * 1994-02-10 1996-06-07 Matra Marconi Space France Procédé pour connecter des circuits électoniques dans un module multi-puces à substrat co-cuit, et module multi-puces ainsi obtenu.
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
JPH0888474A (ja) * 1994-09-16 1996-04-02 Taiyo Yuden Co Ltd 積層混成集積回路素子
US5729438A (en) * 1996-06-07 1998-03-17 Motorola, Inc. Discrete component pad array carrier
US5751555A (en) * 1996-08-19 1998-05-12 Motorola, Inc. Electronic component having reduced capacitance

Also Published As

Publication number Publication date
TW468265B (en) 2001-12-11
KR19990063681A (ko) 1999-07-26
SK43298A3 (en) 1999-05-07
DE59709052D1 (de) 2003-02-06
DE19632200C2 (de) 2002-09-05
DE19632200A1 (de) 1998-02-12
EP0855090B1 (de) 2003-01-02
CZ105798A3 (cs) 1998-11-11
WO1998007193A1 (de) 1998-02-19
EP0855090A1 (de) 1998-07-29
JP2000509560A (ja) 2000-07-25
HUP9901430A2 (hu) 1999-08-30
PL326074A1 (en) 1998-08-17
US5953213A (en) 1999-09-14
HUP9901430A3 (en) 2002-03-28

Similar Documents

Publication Publication Date Title
PL183923B1 (pl) Moduł multichipowy
JP4264375B2 (ja) パワー半導体モジュール
US5132613A (en) Low inductance side mount decoupling test structure
US6219253B1 (en) Molded electronic package, method of preparation using build up technology and method of shielding
US8895871B2 (en) Circuit board having a plurality of circuit board layers arranged one over the other having bare die mounting for use as a gearbox controller
US5440171A (en) Semiconductor device with reinforcement
US5412539A (en) Multichip module with a mandrel-produced interconnecting decal
US6344682B1 (en) Semiconductor device comprising a semiconductor element mounted on a substrate and covered by a wiring board
US20020089831A1 (en) Module with one side stacked memory
US20050167811A1 (en) Module power distribution network
WO2004021435A1 (ja) モジュール部品
JPH033290A (ja) 電子回路アセンブリ用サーマルシヤント及びその製造方法
JP2001250873A (ja) 防護装置および装置を有する電気的な構成素子
US20060097370A1 (en) Stepped integrated circuit packaging and mounting
JP3247634B2 (ja) 半導体デバイス・パッケージ及び組み立て方法
JP2011505077A (ja) ジャンクションボックス
US7530819B2 (en) Device for controlling a vehicle
JPH05198732A (ja) 集積回路モジュールの機能を変更する方法および装置
KR100733684B1 (ko) 소자의 전기 접촉을 위한 방법 및 장치
WO2000021133A1 (en) Embedded capacitor multi-chip modules
US5880935A (en) Device for using in an electronic controller
US6366469B1 (en) Electrical component stacking system
US5260602A (en) Hybrid integrated-circuit device having an asymmetrical thermal dissipator
KR100720410B1 (ko) 수동소자가 패턴된 반도체 패키지용 섭스트레이트
CN114930646A (zh) 印刷电路板连接器和包括印刷电路板连接器的模块装置

Legal Events

Date Code Title Description
LAPS Decisions on the lapse of the protection rights

Effective date: 20050426