PL109105B1 - Homogenous matrix structure cell - Google Patents

Homogenous matrix structure cell Download PDF

Info

Publication number
PL109105B1
PL109105B1 PL20013977A PL20013977A PL109105B1 PL 109105 B1 PL109105 B1 PL 109105B1 PL 20013977 A PL20013977 A PL 20013977A PL 20013977 A PL20013977 A PL 20013977A PL 109105 B1 PL109105 B1 PL 109105B1
Authority
PL
Poland
Prior art keywords
information
cell
inputs
links
logical
Prior art date
Application number
PL20013977A
Other languages
Polish (pl)
Other versions
PL200139A1 (en
Inventor
Valerij F Gusev
Gennadij N Ivanov
Genrich I Krengel
Vjaceslav J Kremlev
Mansur Z Sagivaleev
Jurij I Scetianin
Azat U Jarmuchametov
Original Assignee
Gusev Valery
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to SU762398612A priority Critical patent/SU624295A1/en
Application filed by Gusev Valery filed Critical Gusev Valery
Publication of PL200139A1 publication Critical patent/PL200139A1/en
Publication of PL109105B1 publication Critical patent/PL109105B1/en

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
    • G11C11/414Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction for memory cells of the bipolar type

Description

Opis patentowy opublikowano: 31. 07. 1981 109105 Int. C1.2G06F7/00 CZYTELNIA U* ^du Pa*e»to*i ^qo Twórcy wynalazku: Velerij Fedorovic Gusev, Gemnadij Nikolaevic Ivanov, Genrich Isaevic Krengel, Mansur Zakirovic Sagivaleev, Azat Usmanovic Jarmuchametovf Vladimir Jakovlevic Kontarev, Vjaceslav Jakovlevic Kremlev, Jurij Ivanovic Scetimin Uprawniony z patentu: Valerij Fedorovia Gusev, Kazan; The patent description was published on: 31.07.1981 109105 Int. C1.2G06F7 / 00 READING ROOM U * ^ du Pa * e »to * i ^ qo Inventors: Velerij Fedorovic Gusev, Gemnadij Nikolaevic Ivanov, Genrich Isa Mansevic Krengel, Zakirovic Sagivaleev, Azat Usmanovic Jarmuchametovf Vladimir Jakovlevic Kontarev, Vjaceslav Jakovlevic Kremlev, Jurij Ivanovic Scetimin Patent holder: Valerij Fedorovia Gusev, Kazan; Gennadij Nikolaevi6 lvanov, Kazan; Gennadij Nikolaevi6 lvanov, Kazan; Genrich Isaevic Krengel, Kazan; Genrich Isaevic Krengel, Kazan; Mansur Zakirovic Sagivaleev, Kazan; Mansur Zakirovic Sagivaleev, Kazan; Azat Usmanovic Jarmuchametov, Kazan; Azat Usmanovic Jarmuchametov, Kazan; Vladimir Jakovlevic Kontarev, Moskwa; Vladimir Jakovlevic Kontarev, Moscow; Vjaceslav Jakovlevic Kremlev, Moskwa; Vjaceslav Jakovlevic Kremlev, Moscow; Jurij lvanovic Scetinin, Moskwa (Zwiazek Socjalistycznych Republik Radzieckich) Komórka jednorodnej struktury macierzowej Dziedzina wynalazku jest automatyka i technika obliczeniowa, natomiast przedmiotem' wynalazku jest komórka jednorodnej struktury macierzysrtej. Yurij Ivanovic Scetinin, Moscow (Union of Soviet Socialist Republics) Homogeneous Matrix Structure Cell The field of the invention is automation and computational technique, while the subject matter of the invention is a homogeneous matrix cell.

Wynalazek moze byc zastosowany przy konstruo¬ waniu elektronicznych maszyn cyfrowych, zbudo¬ wanych z wykorzystaniem zunifikowanych i spe¬ cjalnych sitruktur jednorodnych. The invention can be used in the construction of digital electronic machines built with the use of unified and special homogeneous sieve structures.

Ze znanych rozwiazan najbardziej zblizonym do przedmiotu wynalazku rozwiazaniem technicznym jest komórka jednorodnej struktury macierzowej, opisano w swiadectwie autorskim, wydanym w ZSRR za numerem 395 832. Znana jednorodna ko¬ mórka macierzowa zawiera przerzutnik RS z lo¬ gicznymi elementami wejsciowymi I, polaczonymi z laczem informacyjnym zapisu i laczem adreso¬ wym. Of the known solutions, the technical solution closest to the subject of the invention is a homogeneous matrix cell, described in the copyright certificate issued in the USSR under the number 395 832. The known homogeneous matrix cell contains an RS trigger with logic input elements I, connected to an information link. and an address link. Wyjscie przerzutnika RS jest dolaczone do wyjsciowych elementów logicznych I, realizuja¬ cych wymagana funkcje, które to wyjsciowe ele¬ menty logiczne I sa polaczone z drugim laczem informacyjnym odczytu. The output of the flip-flop RS is connected to output logic I elements performing the required function, which output logic I elements are connected to a second read information link.

Aby dokonac zapisu informacji w komórce jed¬ norodnej struktury macierzowej, nalezy doprowa¬ dzic sygnal jedynkowy do lacza adresowego, a sy¬ gnal zapisu do wejscia sterujacego komórki. In order to write information in a cell of a homogeneous matrix structure, one must apply a single signal to the address link and the write signal to the cell's control input. Ten sygnal powoduje zapisanie w komórce informacji z lacza informacyjnego zapisu. This signal causes information from the record info link to be written to the cell. Na laczu informa¬ cyjnym odczytu przy doprowadzeniu sygnalu od¬ czytu pojawi sie sygnal, odpowiadajacy zadanej funkcji logicznej. A signal will appear on the reading information link when the reading signal is supplied, corresponding to the logical function set.

Znana komórka wymaga istnienia osobnych lacz 10 15 20 25 informacyjnych do odczytu i zapasu informacji. A known cell requires separate information links to read and store information. To utrudnia konstruowanie wieloelementowych macie¬ rzy zbudowanych z komórek, zrealizowanych we¬ dlug znanego rozwiazania technicznego, czyni ste¬ rowanie taka macierza bardzo skomplikowanym, ogranicza klase realizowanych przez macierz funk¬ cji. This hinders the construction of multi-element matrices made of cells implemented according to known technical solutions, makes the control of such a matrix very complicated, limits the class of functions performed by the matrix. Poza tym znana komórka ma jedno wejscie informacyjne i jedno wyjscie, co pozwala prowa¬ dzic przekazywanie informacji tylko w jednym kierunku. Moreover, the known cell has one information input and one output, which allows the transmission of information in one direction only.

Celem wynalazku jest rozszerzanie mozliwosci funkcjonalnych komórki jednorodnej struktury ma¬ cierzowej i zwiekszenie szybkosci realizacji zada¬ nej funkcji. The aim of the invention is to extend the functional capabilities of the cell of a homogeneous matrix structure and to increase the speed of performance of the assigned function.

Natomiast zadaniem wynalazku jest zaprojekto¬ wanie komórki jednorodnej struktury macierzowej, która umozliwilaby zapisywanie i odczytywanie informacji iz tych samych lacz informacyjnych i przekazywanie informacji jednoczesnie w kilku kierunkach. On the other hand, the object of the invention is to design a homogeneous matrix cell that would enable the writing and reading of information from the same information links and the transmission of information simultaneously in several directions.

Zadanie zostalo zrealizowane w wyniku zapro¬ jektowania komórki jednorodnej struktury macie¬ rzowej, wykonanej w ukladzie przerzutnika pola¬ czonego z laczami informacyjnymi i adresowymi zapisu i odczytu. The task was accomplished as a result of designing the cell of a homogeneous matrix structure, made in the circuit of a flip-flop connected with information and address links for writing and reading.

Zgodnie z wynalazkiem komórka zrealizowana jest w ukladzie przerzutnika D, do którego wyj¬ scia sa dolaczone równolegle wejscia informacyjne elementów logicznych I — NIE, których liczba równa jest liczbie wejsc informacyjnych przerzut- 109 105 ¦^109 105 3 4 nika D. Wejscie sterujace kazdego elementu I — Nie jest dolaczone do jednego z laczy adresowych odczytu, a wyjscie kazdego z elementów logicz¬ nych I — NIE jest dolaczone do jednego z wejsc informacyjnych przerzutnika D, którego wejscia sterujace sa dolaczone do odpowiednich lacz adre¬ sowych zapisu.. According to the invention, the cell is realized in the flip-flop system D, the outputs of which are connected in parallel with information inputs of logical elements I - NO, the number of which is equal to the number of information inputs of the flip-109 105 ¦ ^ 109 105 3 4 of the D switch. Control input of each element I - It is not connected to one of the read address links, and the output of each logical element I - is NOT connected to one of the information inputs of the D-trigger, whose control inputs are connected to the corresponding write address links.

Korzystnym jest, gdy wejscia sterujace prze¬ rzutnika D sa polaczone z laczami adresowymi za¬ pisu poprzez inwertery kompensujace. It is advantageous if the control inputs of the converter D are connected to the write address links via the compensating inverters. Pozwala to na zwiekszenie wspólczynnika:zgrupowania wedlug komórce jednorodnej struktury macierzowej. This allows to increase the coefficient: grouping according to the cell of a homogeneous matrix structure.

Korzystnym jest równiez, gdy w rozwiazaniu technicznym wedlug wynalazku zapewnia sie przy tym mozliwosc grupowania wyjsc elementów lo¬ gicznych, I — NIE. It is also advantageous if the technical solution according to the invention provides for the possibility of grouping the outputs of the logic elements, AND NOT.

Istota rozwiazania technicznego wedlug wyna¬ lazku jest blizej wyjasniona w przykladzie reali¬ zacji wynalazku w oparciu o zalaczony rysunek, przedslawiajacy schemat blokowy komórki jedno¬ rodnej struktury macierzowej wedlug wynalazku. The essence of the technical solution according to the invention is explained in more detail in an example of an embodiment of the invention on the basis of the attached drawing, which shows a block diagram of a homogeneous matrix cell according to the invention.

Komórka 1 jednorodnej struktury macierzowej, przedstawiona na zalaczonym rysunku, ma wejscia informacyjne 2 dolaczone do lacz informacyj¬ nych 3, wejscia sterujace 4 zapisu dolaczone do lacz adresowych 5 zapisu, oraz wejscia sterujace 6 odczytu dolaczone do lacz adresowych 7 odczytu. The cell 1 of the homogeneous matrix structure, shown in the attached drawing, has information inputs 2 connected to information links 3, control inputs 4 of write connected to address links 5 of write, and control inputs 6 of readings connected to address links 7 of readings.

Komórka 1 zrealizowana jest w ukladzie przerzut¬ nika 8 typu D, który jest zbudowany z elementów logicznych I — NIE 9, 10. Wyjscie kazdego z tych elementów logicznych I — NIE 9, 10 jest pola¬ czone z jednym wejsciem drugiego elementu lo- ""^ gicznego. The cell 1 is implemented in the D-type flip-flop 8, which consists of logical elements I - NO 9, 10. The output of each of these logical elements I - NO 9, 10 is connected with one input of the other element lo- " "^ gic. Drugie wejscia elementów logicznych I — iNIE 9, 10 sa polaczone z wyjsciami odpowiednich -cementów logicznych LU&—NIE 11, 11. Wejscie kazdego z tych elementów logicznych LUBANIE 11, 12 jest polaczone z wyjsciem odpowiedniego elementu logicznego I 13, 14. Pierwsze wejscia elementów logicznych I 13 sa polaczone z pierw¬ szymi wejsciami elementów logicznych I 14 i sta¬ nowia wejscia stertujace przerzutnika 9 typu D. The second inputs of the logical elements I - iNIE 9, 10 are linked to the outputs of the respective logical cements LU & —NO 11, 11. The input of each of these logical elements LUBANIE 11, 12 is linked to the output of the corresponding logical element I 13, 14. First inputs of the elements logical elements I 13 are connected to the first inputs of the logic elements I 14 and are the control inputs of the D-type trigger 9.

Moga one byc dolaczone bezposrednio do lacz adre¬ sowych 5 zapasu. They may be connected directly to the address lines 5 of the stock.

Jednakie celowym jest dolaczac wejscia steru¬ jace przerzutnika D 8 do lacz adresowych 5 za¬ pisu poprzez inwertery kompensujace 15, jak to pokazano na rysunku. However, it is advisable to connect the control inputs of the trigger D 8 to the address links 5 of the write via compensating inverters 15 as shown in the figure. Parametry kiwerterów kom¬ pensujacych 15 sa dobierane w ten sposób, aby potencjal na ich wyjsciach byl mniejszy od po¬ tencjalu na wyjsciach elementów logicznych 16 $—NIEL Drugie wejscia elementów logicznych I 14 sa Halacjjone do wyjscia elementów logicznych LUB¬ NIE li. The parameters of the compensating kiverter 15 are selected in such a way that the potential at their outputs is smaller than the potential at the outputs of logic elements 16 A -NIEL. The second inputs of logical elements I 14 are halated to the output of logical elements OR NOT li.

Elementy logiczne I—NIE 16, których liczba rów¬ na jest liczbie wejsc informacyjnych przerzutnika typu D 8, wykonane sa tak, iz zapewniono mozli¬ wosc ich grupowania od strony 'wyjsc, na przyklad wedlug zasady logiki tranzystorowo-tranzystorowej ifTIL) o otwartych wyjsciach kolektorowych. The logical elements I-NO 16, the number of which is equal to the number of information inputs of the D-type trigger 8, are made in such a way that they can be grouped from the output side, for example according to the principle of transistor-transistor logic (ifTIL) with open outputs collector.

Wejscia informacyjne elemmtów logicznych I— NIE 16 sa dolaczone równolegle do wyjscia prze¬ rzutnika typu D 8. Wejscie sterujace kazdego z nich jest dolaczone do jednego z lacz adresowych 7 od- czytu. The information inputs of the logic elements I— NO 16 are connected in parallel to the output of the D-type transformer 8. The control input of each of them is connected to one of the readout address links 7. Wyjscia elementów^ logicznych I—NIE 16 sa polaczone z odpowiednimi drugimi wejsciami ele¬ mentów logicznych I 13. Te drugie wejscia sa wejsciami informacyjnymi przerzutnika typu D 8. 5 Liczba wejsc informacyjnych 2 komórki 1 moze byc rózna w zaleznosci od rozwiazanego zadania. The outputs of the logic elements I — NO 16 are connected to the corresponding second inputs of the logic elements I 13. These second inputs are information inputs of the D-type latch 8. 5 The number of information inputs of the 2nd cell 1 may be different depending on the task to be solved.

W konkretnym przykladzie realizacji wynalazku przedstawiono komórke 1, która ma trzy wejscia informacyjne 2 trzy wejscia sterujace 4 zapisu io i trzy wejscia sterujace 6 odczytu i która jest przedstawiona jako wspólpracujaca z trzema lacza¬ mi informacyjnymi 3, trzema laczami adresowy¬ mi 5 zapisu i trzema laczami adresowymi 7 od¬ czytu. In a specific embodiment of the invention, there is shown a cell 1 that has three information inputs 2, three write control inputs 4 and three read control inputs 6, and is shown to work with three information links 3, three write address links 5 and three with address links 7 of the reading. 15 Komórka jednorodnej struktury macierzowej pracuje w sposób nastepujacy. A cell of a homogeneous matrix structure works as follows. t Przy doprowadzeniu z lacza adresowego 5' za¬ pisu sygnalów zapisu do jednego lub do kilku wejsc sterujacych 4 zapisu komórki 1, sygnaly te 20 przechodza przez odpowiednie inwertery kompen¬ sujace 15 i umozliwiaja doprowadzenie informacji z odpowiednich lacz informacyjnych 3 do odpo¬ wiednich wejsc informacyjnych przerzutnika D 8. When applying write signals from the address link 5 'to one or more control inputs 4 of the write cell 1, these signals 20 pass through the corresponding compensating inverters 15 and enable information to be fed from the respective information links 3 to the respective inputs. information on the D8 trigger.

Ta informacja zostaje zapamietana w przerzut- 25 niku D 8, przy czym, jezeli zapis dokonywany byl od razu z kilku wejsc informacyjnych 2, wówczas przerzutnik typu D 8 zapamietuje informacje od¬ powiadajaca operacji logicznep LUB. This information is stored in the flip-flop D 8, whereby, if the recording was made immediately from several information inputs 2, then the flip-flop D 8 stores the information corresponding to the logic operation OR.

W celu odczytania informacji, zapisanej w ko- 30 morce 1 jednorodnej struktury macierzowej, wy¬ starczy doprowadzic sygnal odczytu jednym lub kilkoma laczami 7 odczytu do wejsc odpowiednich elementów logicznych I—NIE 16. Przy tym do od¬ powiednich lacz informacyjnych 3 wyjsciami (wej- 35 sciami informacyjnymi i) doprowadza sie sygnal, odpowiadajacy zawartosci przerzutnika typu D 8. In order to read the information stored in the cell 1 of a homogeneous matrix structure, it is sufficient to apply the read signal with one or more read connections 7 to the inputs of the respective logic elements I-NO 16. At the same time, to the relevant information connections with 3 outputs ( - 35 information networks i) are fed a signal corresponding to the content of the trigger type D 8.

Zawartosc przenzutnika typu D 8 moze byc wy¬ prowadzona jednoczesnie na wszystkie lacza infor¬ macyjne 8, z których to lacz z jednego z nich in- 40 formacja ta byla zapisana w komórce 1. The content of the D-type switch 8 can be output simultaneously to all information links 8, of which together from one of them this information was recorded in cell 1.

Komórka 1 wedlug wynalazku umozliwia kon¬ struowanie macierzy o jednorodnej strukturze, w których to macierzach jedno wejscie (wyjscie) kazdej komórki 1 macierzy jest dolaczone do jed- 45 nego z lacz informacyjnych 3. Zapewnia sie to dzieki zastosowaniu elementów logicznych I—NIE 16, wykonanych tak, iz zapewniono mozliwosc ich grupowania od strony wyjsc. Cell 1 according to the invention makes it possible to construct a matrix with a homogeneous structure, in which matrices one input (output) of each cell 1 of the matrix is ​​connected to one of the information links 3. This is ensured by the use of logical elements I-NOT 16, made in such a way that they can be grouped from the exit side. W takiej macierzy przy doprowadzeniu sygnalu odczytu z lacz adre- 50 sowych 7 odczytu do wejsc sterujacych 6 odczytu komórek 1 na odpowiednich laczach informacyj¬ nych 3 pojawia sie informacja, odpowiadajaca ope¬ racji logicznej I. Zalaczenie inwerterów kompen¬ sujacych 1S miedzy laczami adresowymi 5 i wej- 55 sciami sterujacymi przerzutnika typu D 8, pozwala skompensowac prady, pobierane przez wejscia in¬ formacyjne przerzutnika D 8. In such a matrix, when the reading signal is fed from the read address links 7 to the control inputs 6 of the reading cells 1, the information corresponding to the logical operation I appears on the corresponding information links 3. Connection of the 1S compensating inverters between the address links 5 and control inputs of the trigger of the D 8 type, it allows to compensate the currents drawn by the information inputs of the trigger of D 8.

Zapewnia sie to dzieki temu, ze potencjal na wyjsciu inwertera kionpensujaoego 15 jest znacz- 60 nie mniejszy od potencjalu na wyjsciu elementu logicznego I—WIE lt, a wiec równiez na wejsciu informacyjnym przerzutnika typu D 8. Nastepuje taki rozdzial pradów na wejsciu elementu logicz¬ nego 13, iz pobór pradu z lacza informacyjnego 3 65 jest znacznie mniejszy niz z wyjscia inwertora5 109 105 6 kompensujacego 15. Dzieki temu do lacz informa¬ cyjnych 3 mozna dolaczac znacznie wiecej komó¬ rek 1, co zwieksza mozliwosci funkcjonalne ma¬ cierzy. This is ensured by the fact that the potential at the output of the inverter 15 is significantly lower than the potential at the output of the logic element I — WIE lt, and thus also at the information input of the D-type flip-flop 8. This is the distribution of currents at the input of the logic element. 13, and the current consumption of the information link 65 is much smaller than that of the inverter 15 109 105 6 of the compensating inverter 15. As a result, much more cells 1 can be connected to the information link 3, which increases the functional possibilities of the matrix. Przetwarzanie informacji jest dokonywane w procesie przekazywania informacji laczami in¬ formacyjnymi 3 z jednej komórki 1 do drugiej komórki 1 lub przy jednoczesnej pracy kilku ko¬ mórek 1. Information processing is carried out in the process of transmitting information via information links 3 from one cell 1 to another cell 1, or by the simultaneous operation of several cells 1.

Zastosowanie elementów logicznych I—NIE 16 stwarza warunki do zwiekszenia mozliwosci funk¬ cjonalnych komórek jednorodnej struktury macie¬ rzowej, poniewaz przy zalaczaniu tych komórek w ukladzie macierzowym powstala mozliwosc pra¬ cy z niezaleznymi laczami informacyjnymi, stero¬ wanymi autonomicznie, to znaczy powstala mozli¬ wosc prowadzenia zapisywania i odczytywania in¬ formacji z jednych i tych -samych komórek macie¬ rzy jednoczesnie w kilku kierunkach, co prowadzi poza tym do uproszczenia macierzy, do zwiekszenia szybkosci realizacji zadanej ^funkcji i do zwieksze¬ nia niezawodnosci macierzy. The use of logical elements I-NO 16 creates conditions for increasing the functional possibilities of cells of a homogeneous matrix structure, because when connecting these cells in a matrix system, it was possible to work with independent information links, controlled autonomously, i.e. The ability to record and read information from one and the same matrix cells simultaneously in several directions, which also leads to the simplification of the matrix, to the increase in the speed of realization of the given function and to the increase of the matrix reliability.

Claims (2)

Zastrzezenia patentowePatent claims
1. Komórka jednorodnej struktury macierzowej, zrealizowana w ukladzie przerzutnika, polaczonego z laczami informacyjnymi i laczami adresowymi zapisu i odczytu, znamienna tym, ze komórka jest zrealizowana w ukladzie przerzutnika typu D (8), do którego wyjscia dolaczone sa równolegle wejscia informacyjne elementów logicznych I—NIE (16), z których kazdy element logiczny jest zrealizo¬ wany z zachowaniem mozliwosci grupowania ich od strony wyjscia i których liczba równa jest licz¬ bie wejsc informacyjnych przerzutnika typu D (8), z których to elementów logicznych I—NIE (16) kaz¬ dy ma wejscie sterujace dolaozone do jednego z lacz adresowych (6) odczytu i wyjscie dolaczone do jednego z wejsc informacyjnych przerzutnika typu D (8), którego kazde wejscie sterujace jest polaczone z jednym z lacz adresowych (5) zapisu.1.Cell of a homogeneous matrix structure, realized in a flip-flop system, connected with information links and write and read address links, characterized in that the cell is made in a D-type flip-flop (8), to the outputs of which information inputs of logical elements I are connected in parallel —NO (16), of which each logical element is realized with the possibility of grouping them from the output side, and the number of which is equal to the number of information inputs of the D-type flip-flop (8), of which logical elements I — NO (16 ) each has a control input added to one of the read address links (6) and an output connected to one of the information inputs of the D-type latch (8), each control input of which is linked to one of the write address links (5).
2. Komórka wedlug zastrz. 1, znamienna tym, ze wejscia sterujace przerzutnika typu D (8) sa do¬ laozone do lacz adresowych 45) zapisu poprzez in- wertery kompensujace (15). 10 15109 105 ZGK 2, zam. 1273/80 125 egz. Cena 45 zl2. Cell according to claim The method of claim 1, characterized in that the control inputs of the D-type flip-flop (8) are added to the write address links 45) by compensating inverters (15). 10 15 109 105 ZGK 2, order 1273/80 125 copies Price PLN 45
PL20013977A 1976-08-17 1977-08-09 Homogenous matrix structure cell PL109105B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762398612A SU624295A1 (en) 1976-08-17 1976-08-17 Storage cell for homogeneous matrix structure

Publications (2)

Publication Number Publication Date
PL200139A1 PL200139A1 (en) 1978-04-24
PL109105B1 true PL109105B1 (en) 1980-05-31

Family

ID=20674913

Family Applications (1)

Application Number Title Priority Date Filing Date
PL20013977A PL109105B1 (en) 1976-08-17 1977-08-09 Homogenous matrix structure cell

Country Status (10)

Country Link
JP (1) JPS5341139A (en)
BG (1) BG30596A1 (en)
DD (1) DD132688A1 (en)
DE (1) DE2736061C2 (en)
FR (1) FR2362471B1 (en)
GB (1) GB1545338A (en)
IN (1) IN147561B (en)
PL (1) PL109105B1 (en)
RO (1) RO73483A (en)
SU (1) SU624295A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60226090A (en) * 1984-04-25 1985-11-11 Nec Corp Static random access memory circuit

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638204A (en) * 1969-12-19 1972-01-25 Ibm Semiconductive cell for a storage having a plurality of simultaneously accessible locations
US3675218A (en) * 1970-01-15 1972-07-04 Ibm Independent read-write monolithic memory array

Also Published As

Publication number Publication date
JPS5341139A (en) 1978-04-14
GB1545338A (en) 1979-05-10
SU624295A1 (en) 1978-09-15
DD132688A1 (en) 1978-10-18
FR2362471B1 (en) 1980-07-11
PL200139A1 (en) 1978-04-24
DE2736061C2 (en) 1982-05-06
IN147561B (en) 1980-04-12
BG30596A1 (en) 1981-07-15
DE2736061A1 (en) 1978-02-23
FR2362471A1 (en) 1978-03-17
RO73483A (en) 1981-11-04

Similar Documents

Publication Publication Date Title
CA1309471C (en) Programmable logic device
US5485627A (en) Partitionable massively parallel processing system
US5136188A (en) Input/output macrocell for programmable logic device
TW478252B (en) Multi-scale programmable array
US6097212A (en) Variable grain architecture for FPGA integrated circuits
US4467443A (en) Bit addressable variable length memory system
US4878200A (en) Product term sharing/allocation in an EPROM array
EP0530985B1 (en) Programmable logic array integrated circuits
US9256575B2 (en) Data processor chip with flexible bus system
US4910665A (en) Distributed processing system including reconfigurable elements
KR0147060B1 (en) Data processor system and video processor system provided with such a data processor system
EP1349171B1 (en) Data exchange device between scan chains
EP0226632B1 (en) A packet switching network with multiple packet destinations
EP0746102B1 (en) Programmable logic array integrated circuit
CN101727429B (en) Interconnection system
JP2535093B2 (en) Communication switching element
US6223242B1 (en) Linearly expandable self-routing crossbar switch
JP3939698B2 (en) Programmable gate array with interconnect logic supporting embedded fixed logic circuits
CA1245305A (en) Full-duplex one-sided cross-point switch
US7577789B2 (en) Upgradable memory system with reconfigurable interconnect
US5764080A (en) Input/output interface circuitry for programmable logic array integrated circuit devices
US6696316B2 (en) Integrated circuit (IC) package with a microcontroller having an n-bit bus and up to n-pins coupled to the microcontroller
US5208491A (en) Field programmable gate array
US6897679B2 (en) Programmable logic array integrated circuits
DE4404962C2 (en) Method and arrangement for configuring functional units in a master-slave arrangement