NL192144C - Information processing apparatus. - Google Patents

Information processing apparatus.

Info

Publication number
NL192144C
NL192144C NL8105849A NL8105849A NL192144C NL 192144 C NL192144 C NL 192144C NL 8105849 A NL8105849 A NL 8105849A NL 8105849 A NL8105849 A NL 8105849A NL 192144 C NL192144 C NL 192144C
Authority
NL
Grant status
Grant
Patent type
Prior art keywords
memory
signals
address
page
data
Prior art date
Application number
NL8105849A
Other languages
Dutch (nl)
Other versions
NL192144B (en )
NL8105849A (en )
Original Assignee
Wang Laboratories
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10Address translation
    • G06F12/1027Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation

Description

1 192144 1 192144

Informatieverwerkende Inrichting Information Processing Apparatus

De uitvinding heeft betrekking op een voor meerdere taken geschikte informatieverwerkende inrichting, voorzien van een virtueel geheugen met een aantal segmenten, welke informatieverwerkende inrichting 5 omvat: een centrale processor met inbegrip van een grendelregister, een geheugenadresiegister en een geheugen-dataregister, een stuurgeheugen gekoppeld met de centrale processor, een bus gekoppeld met de centrale processor en omvattende adressignaallijnen voor ontvangst van 10 datasignalen van het geheugendataregister en het leveren van datasignalen aan het geheugendataregister, een fysisch geheugen bestemd voor het opbergen van datasignalen die representatief zijn voor data en macro-instructies, omvattende een relatief langzaam toegankelijk secundair geheugen gekoppeld met de genoemde bus omvattende een aantal pagina's waarbij elke pagina een aantal van de genoemde datasignalen bevat, en 15 een relatief snel toegankelijk hoofdgeheugen, dat gekoppeld is met de genoemde bus, voor het on The invention relates to a multi-tasks suitable information processing device, comprising a virtual memory having a plurality of segments, which information-processing device 5 comprises: a central processor including a latch register, a geheugenadresiegister, and a memory data register, a control memory coupled to the central processor, a bus coupled to the central processor and including address signal lines for reception of 10 data signals from the memory data register, and supplying data signals to the memory data register, a physical memory for the storage of data signals which are representative of data and macro-instructions, comprising coupled to a relatively slow access secondary memory with said bus comprising a plurality of pages wherein each page includes a plurality of said data signals, and 15, a relatively fast access main memory, which is coupled to said bus, for the on tvangen en leveren van datasignalen en voor ontvangen van adressignalen, welk hoofdgeheugen een aantal paginaframes omvat, ook bestemd om eenzelfde hoeveelheid datasignalen te herbergen als aanwezig is in een pagina van het genoemde secundaire geheugen en adiesseerbaar door fysische adressignalen omvattende paginaframenummersignalen en offsetsignalen, 20 welke centrale processor, stuurgeheugen en bus tezamen de middelen verschaffen voor het besturen van het kopiëren van een groep datasignalen ter grootte van een pagina vanuit het genoemde secundaire geheugen in de geadresseerde paginaframes van het hoofdgeheugen en omgekeerd, welke informatieverwerkende inrichting bestemd is om te reageren op bepaalde datasignalen representatief voor macro-instructies en opgeslagen in het genoemde fysische geheugen, welke centrale processor en 25 stuurgeheugen tezamen reageren op signalen die representatief zijn voor bepaalde geheugentoegang-macro-instructies voor lezen of schrijven teneinde virtuele received from it and supplying data signals and for receiving address signals, said main memory comprises a plurality of page frames, is also intended to accommodate the same amount of data signals as is present in a page from said secondary memory and adiesseerbaar by the physical address signals comprising page frame number signals and offset signals, 20 which central processor, control memory, and bus together provide the means for controlling the copying of a from said secondary memory group data signals, the size of a page in the addressed page frames of main memory and vice versa, said information processing device is adapted to respond to certain data signals representative of macro-instructions, and stored in said physical memory, the central processor 25, and control memory react together to signals which are representative of certain memory access-macro-instructions for reading or writing in order virtual adressignalen te genereren met inbegrip van segmentnummersignalen, paginanummersignalen en offsetsignalen en het leveren van deze virtuele adressignalen aan het genoemde grendelregister, welke centrale processor en stuurgeheugen verder reageren op de genoemde geheugentoegang-macro-30 adresinstructies voor het uitvoeren van een translatie van de genoemde virtuele adressignalen in corresponderende fysische adressignalen, welke translatie omvat het aanbieden van de genoemde segmentnummer-en paginanummersignalen aan het i loofdgeheugen voor het adresseren van bepaalde delen van het hoofdgeheugen, welke de paginaframenummersignalen bevatten, en de overdracht van de paginaframe-nummer vanuit het hoofdgeheugen tezamen met van het grendelregister afkomstige offsetsignalen naar het 35 geheugenadresregister, welke centrale processor en stuurgeheugen verder reageren op de geheugentoegang-macro-instructies voor leesbewerkingen door het aanbieden van datasignalen afkomstig van de geadresseerde hoof to generate address signals including segment number signals, page number signals, and offset signals and supplying this virtual address signals to said latch register, said central processor and control memory is further responsive to said memory access-macro-30 address instructions for performing a translation of said virtual address signals into corresponding physical address signals, which translation comprises the provision of said segment number and page number signals to the i loofdgeheugen for the addressing of certain parts of the main memory, which contains the page frame number signals, and the transmission of the page frame number from the main memory together with of the latch register offset derived signals to the memory address register 35, said central control processor and memory further responsive to said memory access-macro-instructions for read operations by offering data signals from the addressed main dgeheugen-paginaframes aan het geheugendataregister, en reageren op geheugentoegang-macro-instructies voor schrijfbewerkingen door het aanbieden van de geadresseerde hoofdgeheugenpaginaframesignalen van het 40 geheugendataregister. dgeheugen page frames to the memory data register, and respond to memory access macroinstructions for write operations by offering the addressed main memory page frame signals from the memory data register 40.

Een dergelijk stelsel is bekend uit het Duitse Offenlegungsschrift DE 2.641.722. Such a system is known from the German Offenlegungsschrift DE 2,641,722. In dit bekende stelsel worden de geheugenpagina's die behoren bij één van de diverse processen die in het systeem worden uitgevoerd herladen in een secundair geheugen vanaf het hoofdgeheugen wanneer het proces dat gerelateerd is aan deze pagina's actief wordt doordat de uitvoering ervan wordt hervat. In this known system, the memory pages associated with one of the various processes in the system are carried out reloaded in a secondary memory from the main memory to be when the process which is related becomes active to these pages as the execution is resumed thereof. Aangegeven wordt 45 dat de geheugenpagina's, die geassocieerd waren met het proces toen het proces voor het laatst actief was, als groep worden herladen in het secundaire geheugen wanneer de uitvoering van het proces wordt hervat en niet individueel worden herladen als naar de betreffende pagina wordt verwezen tijdens de uitvoering van het proces. Indicated 45 that the memory pages, which were associated with the process when the process was last active will be reloaded as a group in the secondary memory when the execution of the process resumes and will not be individually reloaded as to the relevant page reference during the execution of the process.

De uitvinding heeft nu ten doel de werksnelheid van het stelsel te verhogen door het reduceren van de 50 tijdsduur die nodig is voor de translatie van virtuele adressen naar fysieke adressen. The invention now has for its object to increase the speed of operation of the system by reducing the length of time 50 that is required for the translation of virtual addresses to physical addresses.

Aan deze doelstelling wordt bij een stelsel van in de aanhef genoemde soort voldaan, door een geïndexeerd willekeurig toegankelijk geheugen binnen de centrale processor voorzien van indexering-smiddelen gekoppeld met bepaalde uitgangen van het grendelregister, multiplexermiddelen waarvan de uitgangen zijn verbonden met de ingangen van het geheugenadresregister, 55 welke middelen twee groepen van ingangen bezitten, waarbij de uitgangen van het willekeurig toegankelijke geheugen zijn gekoppeld met de eerste groep van ingangen en de uitgangen van het grendelregister zijn gekoppeld met de tweede groep van ingangen, 192144 2 welke centrale processor en stuurgeheugen tezamen aanvankelijk reageren op de genoemde geheugentoegang-macro-instructie voor het aanbieden van signalen die representatief zijn voor het virtuele adrespaginanummer vanuit het grendelregister naar de indexeringsmiddelen van het willekeurig toegankelijke geheugen teneinde aan de uitgangen ervan de groep van signalen opgebor This object is achieved with a system of the type mentioned in the preamble is satisfied, by an indexed random access memory within the central processor provided with indexing-foodstuffs connected to certain outputs of the latch register, multiplexer, whose outputs are connected to the inputs of the memory address register , 55 which means two groups of inputs have, in which the outputs of the random access memory are coupled are coupled to the first group of inputs and the outputs of the latch register to the second group of inputs, 192 144 2, which central processor and control store together initially responding to said memory access macroinstruction for providing signals representative of the virtual address page number from the latch to the indexing means of the random access memory so as to output it to the group of signals opgebor gen op de geïndexeerde 5 plaats aan te bieden met inbegrip van signalen, die representatief zijn voor het genoemde paginaframe-nummer en een foutsignaal dat een van twee toestanden kan aannemen, welke multiplexermiddelen reageren op een eerste toestand van het genoemde foutsignaal voor het overdragen van de geïndexeerde paginaframenummersignalen van het genoemde willekeurig toegankelijke geheugen naar het geheugenadresregister voor het adresseren van het hoofdgeheugen, en reageren op 10 een tweede toestand van het foutsignaal voor het overdragen van virtuele adressignalen afkomstig van het grendelregister naar het geheugenadresregister ter translatie, welke centrale processor en stuurgeheugen verder reageren op de tweede toestand van het genoemde foutsignaal door uitvoeren van de translatie van de virtuele adressignalen en het aanbieden van signalen die representatief zijn voor het genoemde vertaalde paginaframenummer aan de geïndexeerde locatie in het 15 willekeurig toegankelijke g gene on to provide the indexed 5 site including signals, which are representative for said page frame number and an error signal that can assume one of two states, said multiplexer means responsive to a first state of said error signal for transferring the indexed page frame number signals to said random access memory to the memory address register for addressing said main memory, and responding to 10 a second state of the error signal for the transmission of virtual address signals from the latch register to the memory address register in the translation, said central processor and control memory further responsive to said second state of said error signal by carrying out the translation of the virtual address signals and the provision of signals representative of said translated page frame number to the indexed location in the random access 15 g eheugen tezamen met een foutsignaal dat de eerste toestand heeft, een monitorbit in het genoemde hoofdgeheugen geassocieerd met elk virtueel geheugensegment, welk bit een van twee toestanden aanneemt en een stapelsignaalgeheugen in de centrale processor, welke centrale processor en stuurmiddelen tezamen reageren op de genoemde tweede toestand van het 20 foutsignaal en op de virtuele adressegmentnummersignalen gedurende de translatie van het genoemde virtuele adres teneinde het monitorbit voor elk segment te adresseren en de toestand ervan te testen, welke centrale processor en stuurmiddelen reageren op de eerste toestand van het genoemde monitorbit door het aanbieden van virtuele adrespaginanummersignalen aan de stapelsignaafgeheugenmiddelen voor opslag daarin, 25 welke centrale processor en stuurmiddelen reageren op een omschakeling van taken gedurende het bedrijf van de genoemde inrichting door het ophalen van opgeborgen virtuele adrespaginanummersignalen uit de stapelsignaafgeheugen eheugen along with an error signal having the first state, a monitor bit in said main memory associated with each virtual memory segment, said bit takes on one of two states, and a stack of signal memory in the central processor, said central processor and control means is responsive jointly to said second state, of the 20 error signal and the virtual address segment number signals during the translation of said virtual address in order to address the monitor bit for each segment, and to test their condition, said central processor and control means responsive to the first state of said monitor bit by the provision of virtual address page number signals to the stack of signal discount memory means for storage therein, 25, said central processor and control means is responsive to a switching of tasks during the operation of said device by retrieving stored virtual address page number signals from the stack signa discount memory middelen en het aanbieden van de opgeborgen signalen als indexeringssignalen aan het willekeurig toegankelijke geheugen voor het instellen van het foutsignaal in zijn genoemde tweede toestand. agents, and the provision of the stored signals as an indexing signals to the random access memory for setting the error signal are in said second state.

30 Reductie van de translatietijd wordt bereikt door reductie van het aantal translaties en reductie van het translatieproces zelf. 30 Reduction of the translatietijd is achieved by reducing the number of translations and reduction of the translation process itself. Volgens de uitvinding wordt de reductie bereikt door pagina's vanuit het fysieke geheugen in het hoofdgeheugen op te nemen door middel van een referentie/wijzigingstabel die opgeslagen is in een lokale RAM en door het niet volledig wissen van het geheugen maar selectief wissen daarvan tijdens een taakwisseling naar een nieuw gebruikerssegment. According to the invention the reduction is achieved by pages from to take up the physical memory in the main memory by means of a reference / change table that is stored in a local RAM, and by failure to completely erase the memory but selectively erasing thereof during a task change to a new user segment.

35 Opgemerkt wordt dat het Amerikaanse octrooischrift US 3.976.978 een werkwijze beschrijft voor het vertalen van virtuele adressen in fysieke adressen. 35 It is noted that the American patent specification US 3,976,978 describes a method for translating virtual addresses into physical addresses. Deze werkwijze heeft echter geen betrekking op het verhogen van de snelheid waarmee pagina's in een geheugen kunnen worden geadresseerd. However, this method does not relate to the increase of the speed at which pages can be addressed in a memory.

Opgemerkt wordt verder dat in het artikel ''Dynamic Address Translation (DAT) for Multiprocessing System”, gepubliceerd in IBM Technical Disclosure Bulletin, volume 14, nr. 5, pagina's 1608-1609 een deel 40 van de materie van de onderhavige aanvrage wordt beschreven dat gericht is op het opslaan van fysieke adressen corresponderend met eerder vertaalde adressen in een T/RAM zodat deze snel toegankelijk zijn. It is further noted that, in the article entitled '' Dynamic Address Translation (DAT) for Multi-Processing System ", published in IBM Technical Disclosure Bulletin, volume 14, no. 5, pages 1608-1609 there is disclosed a portion 40 of the subject matter of the present application which is aimed at storing the physical addresses corresponding to addresses previously translated into a T / RAM so that they are rapidly accessible. Het gebruik van een monitorbit, waarmee aangegeven wordt dat bepaalde pagina's van de virtuele adresruimte worden gedeeld door alle processen die momentaan op het systeem actief zijn, wordt hierin echter niet genoemd. The use of a monitor bit, which indicates that particular pages of the virtual address space are shared by all of the processes which are presently active on the system, however, is not mentioned therein.

45 45

Andere doelstellingen, kenmerken en voordelen zullen duidelijk worden aan de hand van de volgende gedetailleerde beschrijving van de uitvinding waarin wordt verwezen naar de tekeningen. Other objects, features and advantages will become apparent by reference to the following detailed description of the invention in which reference is made to the drawings.

Figuur 1 toont een schematisch overzicht van een informatieverwerkende machine. Figure 1 shows a schematic overview of an information processing machine.

Figuur 2 toont een vereenvoudigd blokschema van de centrale processor van de informatieverwerkende 50 inrichting uit figuur 1. Figure 2 shows a simplified block diagram of the central processor of the data processing apparatus 50 from Figure 1.

Figuur 3 toont een schematische indeling van de virtuele adresruimte van de informatieverwerkende inrichting uit figuur 1. Figure 3 shows a schematic layout of the virtual address space of the information-processing device of figure 1.

Figuur 4 toont het formaat van een ingevoerd gegeven in de translatie-RAM. Figure 4 shows the format of an input data in the translation RAM.

Figuur 5 toont het formaat van een virtueel adres. Figure 5 shows the format of a virtual address.

55 Figuur 6 toont het formaat van een ingevoerd gegeven in de paginatabel. 55 Figure 6 shows the format of an input data in the page table.

Figuur 7 toont het formaat van een segmentstuurregister. Figure 7 shows the format of a segment control register.

Figuur 8 toont het formaat van een fysisch adres. Figure 8 shows the format of a physical address.

3 192144 3 192144

Figuur 9 toont schematisch het stuurgeheugen en de bijbehorende uitgangen. Figure 9 shows diagrammatically the control memory and the corresponding outputs.

Figuur 10 toont de schakelingen voor het af leiden van bepaalde stuursignalen uit bepaalde uitgangssignalen van het stuurgeheugen. Figure 10 shows the circuitry for the lead off of certain control signals from certain output signals of the control memory.

Figuur 11 toont in détail de schakeling van het T/RAM-adresgrendelregister. Figure 11 shows in detail the circuitry of the T / RAM address latch.

5 Figuur 12 toont in detail de schakeling van de T/RAM. 5 Figure 12 shows in detail the circuitry of the T / RAM.

Figuren 13,14 en 15 tonen schakelingen voor het afleiden van bepaalde stuursignalen. Figures 13,14 and 15 show circuits for the derivation of certain control signals.

Figuur 16 toont de schakeling van de T/RAM multiplexer in detail. Figure 16 shows the circuitry of the T / RAM multiplexer in detail.

Figuur 17 toont de schakeling van de referentie/wijzigingstabei in detail. Figure 17 shows the circuitry of the reference / wijzigingstabei in detail.

Figuur 18 toont de tijdsbepalende signalen die gebruikt worden voor het besturen van de werking van de 10 informatieverwerkende inrichting. Figure 18 shows the timing signals which are used for controlling the operation of the information processing device 10.

Figuur 19 toont in detail de elementen van de centrale processor die betrekking hebben op de monitor-functie. Figure 19 shows in detail the elements of the central processor, which relate to the monitor function.

Figuur 20 illustreert in concept de werkwijze voor het wissen van waargenomen ingevoerde gegevens in de T/RAM. Figure 20 illustrates, in concept, the method for erasing of observed data entered in the T / RAM.

15 Figuur 21 toont de schakeling van de geheugenadresregistermultiplexer in detail. 15 Figure 21 shows the circuitry of the geheugenadresregistermultiplexer in detail.

Figuren 22 en 23 tonen de tijdsrelaties bij toegang tot de T/RAM en bij het laden van een in te voeren gegeven in de T/RAM. Figures 22 and 23 show the timing when access to the T / RAM, and when loading of a time to be provided in the T / RAM.

In de bijgaande figuren, en in het bijzonder in figuur 1, is een informatieverwerkende inrichting, gebruik 20 makend van en virtueel geheugen, schematisch geïllustreerd. In the accompanying figures, and in particular in Figure 1, is an information processing device, using 20 and making use of virtual memory, is schematically illustrated. De informatieverwerkende inrichting 10 is voorzien van een centrale processor (CPU) 12, die direct toegang heeft tot een stuurgeheugen 14, waarin groepen van stuursignalen zijn ondergebracht voor het sturen van de hardware van de informatieverwerkende inrichting. The information-processing device 10 is provided with a central processor (CPU) 12, which has direct access to a forwarding memory 14, in which groups of control signals have been placed for controlling the hardware of the information processing device. Bepaalde groepen van stuursignalen worden aangesproken in responsie op instructies ingevoerd via perifere eenheden, of in responsie op de huidige bedrijfstoestanden binnen de centrale 25 processor, alles op een uit de stand der techniek bekende wijze. Certain groups of control signals are accessed in response to instructions entered via peripheral units, or in response to the current operating conditions within the central processor 25, all in one of the prior art in a known manner.

De informatieverwerkende inrichting 10 omvat verder een hoofdgeheugen 16 en een geheugenstuur-eenheid 18, die als functie heeft het verdelen van de adrestoegankelijkheid tussen de centrale processor en de perifere eenheden. The information-processing device 10 further comprises a main memory 16 and a memory control unit 18, which has a function of distributing the access address between the central processor and the peripheral units. Tot de perifere eenheden behoort een secundair geheugen 20, en andere eenheden zoals een toetsenbord, een beeldschermeenheid, een afdrukeenheid, telecommunicatiekoppelschakelingen 30 en dergelijke. Up to the peripheral units include a secondary memory 20, and other units such as a keyboard, a display unit, a printing unit, telecommunication coupling circuits 30 and the like. Het hoofdgeheugen 16 wordt geadresseerd door de centrale processor via de bus 15 (waartoe data- en adreslijnen behoren) en de geheugenstuureenheid 18. The main memory 16 is addressed by the central processor via the bus 15 (which includes data and address lines) and the storage control unit 18.

Het hoofdgeheugen 16 heeft een capaciteit van 8 megabytes (8.388.608 bytes) met een woordgrootte van 32 bits (vier bytes). The main memory 16 has a capacity of 8 megabytes (8,388,608 bytes), with a word size of 32 bits (four bytes). Het hoofdgeheugen 16 wordt geadresseerd over 24 lijnen, via welke een 24-bit fysisch adres wordt aangeboden. The main memory 16 is addressed over 24 lines, via which a 24-bit physical address is presented. De inhoud van het hoofdgeheugen 16 wordt verdeeld in paginaframes. The contents of the main memory 16 is divided into page frames.

35 Een paginaframe heeft een grootte van 2 Kbytes. 35 A page frame has a size of 2 Kbytes. Zoals blijkt uit figuur 8 omvat het 24-bits fysische adresformaat een 13-bit paginaframenummer en een 11-bit offsetinfomnatie waarmee een byte binnen het paginaframe wordt gespecificeerd. As is apparent from Figure 8, the 24-bit physical address format includes an 13-bit page frame number, and a 11-bit offsetinfomnatie with which a byte is specified in the page frame. (Het (meest significante) extra bit in het paginaframenummer maakt een toekomstige uitbreiding van het geheugen met een factor 2 mogelijk). (The (most significant) bit extra in the page frame number is a future memory expansion by a factor of two possible).

De inhouden van de bestandsgeheugeneenheden ofwel het secundaire geheugen 20 zijn verdeeld in 40 pagina's, waarbij elke pagina dezelfde afmeting heeft als het paginaframe in het hoofdgeheugen 16, dat wil zeggen 2 Kbytes groot is. The contents of the file memory units of either the secondary memory 20 are divided into 40 pages, where each page is the same size as the page frame in the main memory 16, i.e., 2 Kbytes is large. Data wordt overgedragen tussen het secundaire geheugen en het hoofdgeheugen in blokken, in het bijzonder in pagina's. Data is transferred between secondary memory and main memory in blocks, particularly in pages. De betreffende wijze waarop dit wordt gerealiseerd maakt geen deel uit van de uitvinding. The particular manner in which this is achieved is not a part of the invention.

In figuur 2 zijn een aantal elementen van de centrale processor 12, die in verband met de uitvinding van 45 belang zijn, in meer detail dan in figuur 1 in een blokschema geïllustreerd. In Figure 2, a number of elements of the central processor 12, 45 which are of interest in connection with the invention, in more detail than in Figure 1 illustrated in a block diagram. De centrale processor 12 bevat in het bijzonder een rekenkundige eenheid (ALU) 22 van bekend ontwerp, voorzien van twee 32-bits ingangsbussen, de A-bus 21 en de B-bus 23, terwijl de uitgang gekoppeld is met een 32-bits bestemmings-bus, de C-bus 24. De Obus 24 vormt, naast andere bestemmingen, de ingang voor een stapelgeheugen 30, omvattende 256 registers van elk 32 bits, van een Obus/geheugenmultiplexer 32, van een T/RAM 50 adresgrendelregister 38, en van een 24-bits virtueel adresregister 26. Een deel van het stapelgeheugen 30 is aangegeven als het monitorgebied 34, omvattende registers met 128 woorden van elk 32 bits. The central processor 12 comprises, in particular, an arithmetic logic unit (ALU) 22, of known design, is provided with two 32-bit input buses, the A-bus 21 and the B bus 23, while the output is coupled to a 32-bit destination bus, the C-bus 24. the Obus 24 forms, in addition to other destinations, the input for a stack memory 30, comprising 256 registers of 32 bits each, of a shell / geheugenmultiplexer 32, a T / RAM 50 address latch 38, and of a 24-bit virtual address register 26. a portion of the stack memory 30 is referred to as the monitor area 34, including registers, with 128 words each of 32 bits. Zoals uit het volgende nog zal blijken wordt het monitorgebied 34 gebruikt voor het opslaan van een lijst van kortgeleden vertaalde virtuele adressen. As the following will appear the display area 34 is used to store a list of recently translated virtual addresses. De functie van het monitorgebied zal uit het volgende nog blijken en in het bijzonder duidelijk worden uit de beschrijving van figuur 19. The area of ​​the monitor function will still be apparent from the following and are evident in particular from the description of Figure 19.

55 Een verder deel 36 van het stapelgeheugen 30 wordt gebruikt voor het opslaan van een groep signalen samen aangeduid als de tabel van segmentbeschrijvingswoorden. 55 is a further part 36 of the stack 30 is used for storing a group of signals, collectively referred to as the words of segment descriptor table. Er zijn 8 van deze segmentbeschrijvings-woorden in de tabel, een voor elk segment van de virtuele adresruimte, gerealiseerd op een bepaald 192144 4 moment door de hardware. There are 8 of these segmentbeschrijvings-words in the table, one for each segment of the virtual address space, realized at a certain moment, 4 192 144 by the hardware. Het formaat van een segmentbeschrijvingswoord is getoond in figuur 7 en de toepassing etvan zal bij de beschrijving van figuur 19 worden verklaard. The format of a segment descriptor word is shown in Figure 7, and the application Etvan will be explained in the description of Figure 19.

De C-bus/geheugenmultiplexer 32 wordt geschakeld door geheugenstuursignalen, die in verband met de uitvinding van minder belang zijn, teneinde ofwel data vanaf het hoofdgeheugen ofwel vanaf de C-bus 24 5 door te geven via de uitgang van de multiplexer 32 naar een groep van 5 geheugendataregisters (0-4) 40. De uitgangssignalen van de geheugendataregisters 40 worden ofwel toegevoerd aan een databuffer 44 en vandaar naar het hoofdgeheugen 16, ofwel toegevoerd aan een groep werkregisters en verschuivings- en veimenigvuldigingslogicaschakelingen, die niet in detail getoond zijn, omdat hun bepaalde configuratie geen deel uitmaakt van de uitvinding. The C-bus / geheugenmultiplexer 32 is switched by the memory control signals, which in connection with the invention are of less interest in order to either data from the main memory or from the C-bus 24 5 to pass through the output of the multiplexer 32 to a group of of 5 memory data registers (0-4) 40. the output signals of the memory data registers 40 can be either supplied to a data buffer 44 and from there to the main memory 16, or fed to a set of work registers, and shift and veimenigvuldigingslogicaschakelingen, which are not shown in detail because their particular configuration is not part of the invention.

10 Het 32-bits statusregister 46 is niet gekoppeld met de A-, B- of C-bus; 10, the 32-bit status register 46 is not coupled to the A-, B- or C-bus; de bits ervan worden individueel ingesteld en afgetast door de hardware van de CPU 12 tijdens het bedrijf. its bits are set individually and scanned by the hardware of the CPU 12 during operation. De bepaalde statusbits die in verband met de uitvinding van belang zijn zijn de bits ”M2H” en ”M2B” die op een nog te beschrijven wijze ingesteld worden door de schakeling van figuur 17, en ''STATE”, hetgeen het ingangssignaal is van de schakeling van figuur 14. Dit ”STATE”-bit indiceerd ofwel de ''systeemtoestand” (STATE = 0) ofwel de 15 ''gebruikerstoestand” (STATE = 1); The specific status bits that are of importance in connection with the invention, the bits "M2H" and "M2B" that are adjusted in a manner to be described by the circuit of Figure 17, and "" STATE ", which is the input signal is from the circuitry of Figure 14. This "sTATE" bit is contraindicated or the "" system condition "(sTATE = 0) or the 15 '" user state "(sTATE = 1); het bedrijfssysteem loopt in de systeemtoestand, terwijl alle programma's lopen in de gebruikerstoestand. the operating system running on the system status, while all programs run in user mode. Bepaalde machinefuncties kunnen in de ene of de andere toestand niet beschikbaar zijn; Certain machine functions may not be available in one or the other state; de details zijn in verband met de uitvinding niet relevant. the details are not relevant in connection with the invention.

Het hoofdgeheugen 16 wordt geadresseerd door een groep van drie geheugenadresregisters (MAR 0-2) tezamen aangeduid door het referentiecijfer 28. De MAR's 28 worden geladen vanuit de MAR-multiplexer 20 52, die in meer detail in figuur 21 is getoond. The main memory 16 is addressed by a group of three memory address registers (MAR 0-2) collectively referred to by the reference numeral 28. The MARs 28 are loaded from the MAR-20 multiplexer 52, which is shown in more detail in Figure 21. De drie individuele MAR-registers hebben respectievelijk een lengte van 24, 32 en 32 bits. The three individual MAR registers, respectively, a length of 24, 32 and 32 bits. Individuele registers van deze drie geheugenadresregisters worden geselecteerd voor het uitvoeren van verschillende functies door de CPU 12, maar deze selectie is in verband met - de uitvinding van minder belang en zal in het volgende niet worden gespecificeerd. Individual registers of these three memory address registers to be selected for the execution of various functions by the CPU 12, but this selection is in connection with - the invention is of minor importance and will not be specified in the following. De uitgangssignalen van de MAR's 28 worden toegevoerd aan de B-bus 23 en aan een (niet getoond) geheugenadresgrendel-25 register, van waar de (fysische) adressignalen worden afgegeven voor het adresseren van het hoofdgeheugen 16 op een conventionele wijze, hetgeen ook weer geen deel uitmaakt van de uitvinding. The output signals of the MAR's 28 are applied to the B bus 23 and to a (not shown), memory address latch 25, register, from which the (physical) address signals are issued for the addressing of the main memory 16 in a conventional manner, which again does not form part of the invention.

Teneinde in overeenstemming met de uitvinding voordelen te realiseren in het geheugenbeheer omvat de centrale processor 10 verder een lokaal willekeurig toegankelijk geheugen 42, aangeduid met de term translatie-RAM of T/RAM, voorzien van 4K (4096) geheugenplaatsen van elk 16 bits. In order, in accordance with the invention, to achieve advantages in the memory, the central processor 10 further includes a local random access memory 42, referred to as the translation-RAM or T / RAM, provided with 4K (4096) memory locations of 16 bits each. De T/RAM 42 wordt 30 geïndexeerd door 12 lijnen die tezamen een 12-bits index verschaffen en bevat een ingevoerd gegeven per pagina (elke pagina bevat 2 Kbytes) voor de gehele 8 megabyte grote virtuele adresruimte, die door de hardware kan worden gerealiseerd. The T / RAM 42 is 30 indexed by 12 lines, which together provide a 12-bit index, and includes a data input per page (each page contains 2 Kbytes) for the entire 8 megabyte large virtual address space, which can be realized by the hardware.

In een voor meerdere taken bestemde informatieverwerkende inrichting kan de virtuele adresruimte worden beschouwd als verdeeld in segmenten. In a multiple tasks designated information processing device, the virtual address space may be considered to be divided into segments. In de hierin beschreven specifieke inrichting is de virtuele 35 adresruimte verdeeld in 8 segmenten, elk ter grootte van 1 megabyte. In the particular apparatus described herein, the 35 virtual address space is divided into 8 segments, each the size of one megabyte. Zoals blijkt uit figuur 3, waarin de door de hardware gerealiseerde virtuele adresruimte in concept is getoond, bevat het segment 0 de bedrijfsprogrammatuur van de informatieverwerkende inrichting, segment 1 bevat een gebruikerprogramma, segment 2 bevat een gebruikerprogramma en verdere segmenten zijn voor uitbreiding beschikbaar. As can be seen from Figure 3, in which the realized virtual address space is shown in concept by the hardware, the segment contains 0, the operating software of the data processing machine, segment 1 contains a user program, segment 2 has a user program and further segments are available for expansion. Elke gebmiker van de machine ziet een virtuele adresruimte van 8 segmenten, waarbij de bedrijfsprogrammatuur 40 aanwezig is in segment 0 van deze ruimte, terwijl zijn eigen programma en data aanwezig zijn in de resterende segmenten. Each gebmiker of the machine sees a virtual address space of 8 segments, in which the operating software 40 is included in segment 0 of this space, while its own program and data are present in the remaining segments.

Het 24-bits virtuele adresformaat is getoond in figuur 5. Het eerste (meest significante) bit (VO) in de virtuele adressignalen is een ongeldig-bit, hetgeen in een geldig 23-bits adres gelijk is aan 0; The 24-bit virtual address format is shown in Figure 5. The first (most significant) bit (VO) in the virtual address signals is a valid-bit, which is the same as in a valid 23-bit address is 0; als dit bit gelijk is aan 1, dan is het adres groter dan toegestaan. If this bit is 1, the address is larger than allowed. (Het 24-bits virtuele adresformaat maakt een toekomstige 45 uitbreiding van de door de hardware gerealiseerde virtuele adresruimte mogelijk). (The 24-bit virtual address format allows future expansion 45 of the realized virtual address space by the hardware available). De toestand van het meest significante bit VO wordt getest door de hardware in de inrichting, zoals zal worden beschreven. The state of the most significant bit VO is tested by the hardware in the apparatus, as will be described. De bits V1 en V12 vormen een eenheid, aangeduid als de T/RAM-index. The bits V1 and V12 form a unit, referred to as the T / RAM index. Dit deel van het adres wordt logisch verdeeld in twee gedeelten, een segmentnummer en een paginanummer, tijdens het bedrijf van de centrale processor. This part of the address is logically divided into two portions, a segment number and a page number, during the operation of the central processor. Er wordt echter in hardware geen onderscheid gemaakt. However, there is no difference in hardware. De T/RAM-index wordt vertaald 50 gedurende het proces waarin het virtuele adres wordt afgebeeld op het fysische adres, op een wijze zoals nog zal worden beschreven. The T / RAM index is translated 50 during the process in which the virtual address is mapped to the physical address, in a manner as will be described. Het overblijvende deel van het virtuele adres (V13-V23) vormt de 11-bits offset, ofwel de plaats van het byte binnen de pagina. The remaining portion of the virtual address (V13-V23) is the 11-bit offset, or the position of the byte within the page. Dit deel van het adres wordt niet vertaald, omdat het zowel voor het virtuele als voor het fysische adres gelijk is. This portion of the address is not translated, because it has both the virtual and the physical address is the same.

Voor het opbergen van signalen in de T/RAM of voor het ophalen van signalen daaruit wordt de T/RAM 55 geïndexeerd door de twaalf ”T/RAM index” signalen afgegeven door het T/RAM-adresgrendelregister 38, dat 24 virtuele adressignalen (zoals getoond in figuur 5) ontvangt de C-bus 24. Tijdens het bedrijf van de informatieverwerkende inrichting wordt de T/RAM met telkens een gegeven tegelijkertijd geladen vanuit het 5 192144 virtuele adresregister 26 op een nog nader te beschrijven wijze. For the storage of signals in the T / RAM, or for the retrieval of signals therefrom through the twelve "T / RAM index" signals, the T / RAM 55 is indexed issued by the T / RAM address latch 38, 24 virtual address signals (such shown in Figure 5), the C-bus 24. During the receiving operation of the data processing device, the T / RAM is loaded in each case with a data at the same time from the 5 192144 virtual address register 26 in a manner to be further described.

Het formaat van een in de T/RAM ingevoerd gegeven is getoond in figuur 4. Dit gehele gegeven omvat 16 bits; The format of a data is shown input to the T / RAM in Figure 4. This includes whole data 16 bits; bit 0 is een foutbit, bit 1 is een leesbeschermbit, bit 2 is een schrijfbeschermbit, en de bits 3-15 bevatten het paginaframenummer. bit 0 is an error bit, bit 1 is a leesbeschermbit, bit 2 is a schrijfbeschermbit, and the bits 3-15 contain the page frame number. Zoals blijkt uit figuur 2 worden de paginaframenummersignalen van een 5 geadresseerd ingevoerd gegeven uitgelezen uit de T/RAM 42 en toegevoerd aan de T/RAM multiplexer 54* die tevens een ingangssignaal ontvangt van het T/RAM-adresgrendelregister 38. De werking van de T/RAM multiplexer 54 zal nog aan de hand van figuur 16 worden besproken. As is apparent from Figure 2, the page frame number signals from a fifth data input addressed is read out from the T / RAM 42 and supplied to the T / RAM multiplexer 54 *, which also receives an input signal from the T / RAM address latch 38. The operation of the T / RAM multiplexer 54 will be discussed with reference to Figure 16.

Het paginaframenummergedeelte (de bits 3-15) van het uitgangssignaal van T/RAM 42 wordt eveneens gebruikt voor het indexeren van de referentie- en wijzigingstabel 50, welke een 2-bits ingevoerd gegeven 10 per paginaframenummer bevat. The page frame number portion (bits 3-15) of the output signal from T / RAM 42 is also used for indexing of the reference and change table 50, which contains a 2-bit input data 10 per page frame number. Het gebruik van een referentie- en wijzigingstabel is op zichzelf bekend en zal derhalve niet in detail worden besproken. The use of a reference and change table is known per se and will therefore not be discussed in detail. De twee bits omvatten een referentiebit en een wijzigingsbit voor elk paginaframe; The two bits include a reference bit and a change bit, for each page frame; het referentiebit wordt hoog ingesteld om een referentie naar dat paginaframe In het hoofdgeheugen aan te geven; the reference bit is set high to indicate a reference to the page frame in the main memory; het wijzigingsbit wordt hoog ingesteld om aan te geven dat het corresponderende ingevoerde gegeven in het hoofdgeheugen is gewijzigd. The change bit is set high to indicate that given the corresponding input is changed in main memory. Als deel van zijn ''huishoudelijke” bewerkin-15 gen refereert de bedrijfsprogrammatuur aan het wijzigingsbit en herschrijft het corresponderende deel van het secundaire geheugen teneinde dit in overeenstemming te houden met het hoofdgeheugen. As part of its 'home' proce-15 gene refers the business software to change bit and rewrites the corresponding part of the secondary memory in order to keep it in line with the main memory. De referentie- of wijzigingsbïts worden alleen ingesteld wanneer een translatie wordt uitgevoerd, niet bij elke geheugen referentie. The reference or wijzigingsbïts be set only when a translation is carried out, not on every memory reference. (Het optreden van niet op translatie betrekking hebbende geheugenreferenties zal nog in het volgende worden besproken). (The occurrence of non-translation-related memory references will be further discussed in the following). De referentie- en wijzigingsbits worden teruggesteld wanneer het 20 paginaframe opnieuw wordt gebruikt, dat wil zeggen wanneer een verschillend gedeelte van het secundaire geheugen wordt gelezen in dat paginaframe van het hoofdgeheugen, normaal op een tijdstip waarop de informatieverwerkende inrichting van taak wisselt. The reference and change bits are reset when the 20 page frame is re-used, that is to say, where a different portion of the secondary memory is read into the page frame in the main memory, normally at a time at which exchanges the information processing apparatus of task.

In verband met de uitvinding is het van belang dat de geheugenadresregisters 28 langs twee wegen ingangssignalen ontvangen. In connection with the invention, it is important that the memory address registers 28, provided along two paths input signals. Allereerst worden bij het optreden van de ”T/RAM-fout”, die nog in het 25 volgende wordt besproken, (virtuele) paginanummersignalen ontvangen van het T/RAM-adresgrendelregister 38. Anderzijds, wanneer er geen fout optreedt in de T/RAM, dan worden de (fysische) paginaframenummersignalen ontvangen van de T/RAM multiplexer 54. In beide gevallen worden de offsetsignalen (de elf minder significante bits) ontvangen van het T/RAM-adresgrendelregister 38. First of all, upon the occurrence of the "T / RAM error", which is further discussed in the 25 next, (virtual) page number signals received from the T / RAM address latch 38. On the other hand, when no error occurs in the T / RAM , then, the (physical) page frame number signals received from the T / RAM multiplexer 54. In both cases, the offset signals are received (the eleven least significant bits) of the T / RAM address latch 38.

Zoals blijkt uit figuur 9 bevat het stuurgeheugen 14 stuursignalen die worden aangesproken in groepen 30 van 48 signalen, afgegeven aan de uitgang op 48 parallelle lijnen. As is apparent from Figure 9, the control memory 14 control signals which are addressed in groups 30 of 48 signals, emitted at the output on 48 parallel lines. Het signaal op elke lijn kan ofwel hoog; The signal on each line may be either high; (1) ofwel laag (0) zijn, en wordt direct toegevoerd aan de hardwareschakelingen van de centrale processor 12, teneinde de werking daarvan te besturen. (1) or low (0), and is directly supplied to the hardware circuits of the central processor 12, so as to control the operation thereof. Van de signalen op de lijnen zijn er slechts enkele in verband met de uitvinding van belang. From the signals on the lines, there are only a few in connection with the invention is of importance. Dat zijn de signalen 0-6, die als groep worden aangeboden aan een decodeerschakeling (figuur 10) teneinde een van de stuursignalen, geïdentificeerd door de mnemonics 35 ''LT/RAM" (laden van een gegeven in de T/RAM), ”TRCT” (test referentie/wijzigingstabel), en ”RRCT' (terugstellen referentie/wijzigingstabel) indiceren, de signalen 22 en 23, die een van de drie MAR-registers 28 selecteren en waarvan de toepassing nog in het volgende zal worden besproken; en de signalen 27-29, die als groep worden aangeboden aan een decodeerschakeling (figuur 10) voor het afleiden van een van beide translatiestuursignalen geïdentificeerd door de mnemonics ”WT' (translatiebewerking van het 40 schrijftype) en ”TRAN” (translatiebewerking). De bepaalde toepassing van de afgeleide stuursignalen zaf uit het volgende nog duidelijk blijken. These are the signals 0-6, which are offered as a group to a decoding circuit (figure 10) to one of the control signals, identified by the mnemonics 35 '' LT / RAM "(loading of a data in the T / RAM)," TRCT "(test reference / change table), and" RRCT '(reset reference / change table) indicate, the signals 22 and 23, which select one of the three MAR-registers 28 and the application of which will be further discussed in the next one; and the signals 27-29, which as a group are applied to a decoding circuit (figure 10) for deriving from one of the two translatiestuursignalen identified by the mnemonics "WT" (translatiebewerking of the 40 write type) and "TRAN" (translatiebewerking). the particular application of the control signals derived from the following zaf remains to be seen clearly.

De algemene wijze van aanspreken van bepaalde groepen van stuursignalen in responsie op macro-instructies en machinetoestanden vormt geen deel van de uitvinding en zal op zichzelf duidelijk zijn uit de stand der techniek van het besturen van informatieverwerkende inrichtingen. The general mode of address of certain sets of control signals in response to macro-instructions, machine states, and forms no part of the invention and will be obvious per se from the prior art of the management of information processing devices. Het aanspreken van bepaalde 45 groepen, die in verband met de uitvinding van belang zijn, zal in het volgende nog worden beschreven. The response of certain groups 45, which are of importance in connection with the invention, will be described in the following.

In figuur 11 is de schakeling van het T/RAM-adresgrendelregister 38 in detail getoond. In Figure 11, the circuitry of the T / RAM address latch 38 is shown in detail. De bits 8-31 van de 32-bits C-bus 24 waarover het virtuele 24-bits adres wordt getransporteerd, worden ingevoerd in het grendelregister 38. Het grendelregister 38 wordt bestuurd door een signaal op de ingang ”CK”, omvattende een stuursignaal en een kloksignaal; The bits 8-31 of the 32-bit C bus 24 over which the virtual 24-bit address will be conveyed, are entered into the latch 38. The latch 38 is controlled by a signal on the input "CK", comprising a control signal, and a clock signal; het stuursignaal is een van de signalen aangeduid met TRAN, 50 LT/RAM, TRCT, of RRCT, waarvan de afleidingen zijn getoond in figuur 10, terwijl het kloksignaal is aangeduid met ”T2” (figuur 18). the control signal is one of the signals indicated by TRAN, 50 LT / RAM, TRCT, RRCT, or, of which the leads are shown in Figure 10, while the clock signal is referred to as "T2" (Figure 18). Onder klokpulssturing zorgt het grendelregister voor overdracht van de bits 0-13, waartoe behoort het bit VO ("IVA”) en de 12 bits van de T/RAM index (zie figuur 5) van het virtuele adres. De resterende uitgangssignalen van het grendelregister 38 omvatten de 11-bits offset (zie figuur 5) en worden aangeboden aan de MAR multiplexer 52. Under the clock pulse control causes the latch register for transmission of the bits 0 to 13, which includes the bit VO ( "SAA"), and the 12 bits of the T / RAM index (see Figure 5) of the virtual address. The remaining output signals of the latch 38 include the 11-bit offset (see Figure 5), and are applied to the multiplexer 52 MAR.

55 In figuur 12 is de schakeling van de T/RAM 42 in detail getoond. 55 In Figure 12, the circuitry of the T / RAM 42 is shown in detail. De twaalf T/RAM indexbits van het grendelregister 38 (figuur 11) worden aangeboden voor het indexeren van de T/RAM ofwel voor de ingang laden ofwel voor de uitgang translatie. The twelve T / RAM index bits of the latch 38 (Figure 11) are provided for the indexing of the T / RAM either to load for the input or output of the translation. Signalen, die een in de T/RAM in te voeren gegeven vertegenwoordt- 192144 6 gen, kunnen aan de T/RAM worden aangeboden aan de data-ingangspoorten ("Dl”), afkomstig van het virtuele adresregister (26) bij aanbieden van het stuursignaal ''LT/RAM” (van de schakeling volgens figuur 10) tezamen met het kloksignaa! T2 (figuur 18). De signalen worden opgeborgen op de geïndexeerde plaats. Signalen representatief voor het geïndexeerde ingevoerde gegeven worden uitgevoerd via de 5 data-uitgangspoorten (”DO”) en de bits 3-15 (die het paginaframenummer vertegenwoordigen) worden aangeboden aan de T/RAM multiplexer 54 (figuur 16), waarvan de werking nog zal worden beschreven. Signals, which is a are provided to introduce into the T / RAM data vertegenwoordt- 192144 6 gene, may release to the T / RAM to the data input ports ( "DI"), derived from the virtual address register (26) in the provision of the control signal "" LT / RAM "(out of the circuit shown in Figure 10) together with the kloksignaa! T2 (Figure 18). the signals are stored in the indexed location. signals representative be performed for the given indexed entered via the five data-output ports ( "DO"), and the bits 3-15 (which represent the page frame number) are presented to the T / RAM multiplexer 54 (Figure 16), the operation of which will be described.

Zoals blijkt uit figuur 4 bevatten de als ingevoerd gegeven in de T/RAM opgeborgen signalen een foutbit (F), een leesbeschermbit (RP) en een schrijf bescherm bit (WP) alsmede een paginaframenummer van 13 bits. As is apparent from Figure 4, the data as input to the T / RAM stored signals an error bit (F), a leesbeschermbit (RP) and a write protect bit (WP) and a page frame number of 13 bits. Zoals blijkt uit figuur 12 worden deze zestien signalen afgegeven via de data-uitgangspoorten (DO) van 10 de T/RAM 42. Figuur 13 toont dat het foutbit tezamen met het "IVA” bit van het T/RAM adresgrendelregister 38 (figuur 11), de stuursignalen CM 22 en 23 van het stuurgeheugen 14 (MAR selectiesignalen), en TRAN (van figuur 10) worden aangeboden aan de logische translatietrapschakeling 56, die een van de twee mogelijke trapsignalen TTO en TT1 genereert. Dit zijn beide translatietrapsignalen; het onderscheid ertussen hangt alleen af van het feit welk van de geheugenadresregister de adressignalen moeten ontvangen, 15 hetgeen in verband met de uitvinding niet van belang is. As is apparent from Figure 12, these sixteen signals are output via the data output port (DO) of 10, the T / RAM 42. Figure 13 shows that the fault bit, together with the "IVA" bit of the T / RAM address latch 38 (Figure 11) , the control signals CM 22 and 23 of the control memory 14 (MAR select signals), and TRAN (of Figure 10) are presented to the logical translatietrapschakeling 56, which generates one of the two possible trap signals TTO and TT1 these are both translatietrapsignalen;. the distinction between them depends only on the fact which of the memory address register to receive the address signals, 15 which is not of interest in connection with the invention.

Zoals blijkt uit figuur 14 worden de WP en RP bits van de T/RAM 42 tezamen met het STATE statusbit (figuur 2) en de WT en TRAN stuursignalen (van figuur 10) aangeboden aan een logische beschermings-trapschakeling 58. Deze schakeling genereert een trapsignaal TT2. As can be seen from Figure 14, the WP and RP bits of the T / RAM 42 together with the STATE status bit (Figure 2), and the WT and TRAN control signals (of Figure 10) is presented to a logic protection-stage circuit 58. This circuit generates a trap signal TT2. Het gebruik van beschermingsbits is in het algemeen beken en zal niet in detail worden beschreven. The use of protection bits is, in general, streams and will not be described in detail.

20 De drie trapsignalen worden aangeboden aan de schakeling 60 van figuur 15, die indien er geen trapsignaal is gegenereerd (dat wil zeggen dat er noch een T/RAM fout noch een beschermingsfout optreedt) een ''geen trap” stuursignaal TT opwekt. 20 The three-stage signals are applied to the circuit 60 of Figure 15, which, if there is no position signal is generated (that is to say that there is neither a T / RAM fault or a protection fault occurs), a "" no kick "TT control signal generates. De verdere functie van de drie trapsignalen zal in het volgende nog worden beschreven. The further function of the three-stage signals will be further described in the following.

Zoals blijkt uit figuur 16 wordt het stuursignaal TT tezamen met het klokpulssignaal T1 aangeboden aan 25 de T/RAM multiplexer 54 voor het selecteren van een van zijn twee ingangen (elke ingang bestaat uit een groep van lijnen). As can be seen from Figure 16, the TT control signal is, together with the timing signal T1 applied to the 25 T / RAM multiplexer 54 for selecting one of its two inputs (each input consists of a set of lines). Indien er geen trapsignalen optreden dan wordt het 13-bit paginaframenummergedeelte van het ingevoerde T/RAM gegeven, dat uit de T/RAM 42 is uitgelezen (als fysisch adres) overgedragen door de multiplexer 54 via de lijnen TR 0-12 naar de MAR multiplexer 52 (figuur 2). If there is no trap signals occur than the 13-bit page frame number part of the input T / RAM is given, which is transmitted from the T / RAM 42 is read out (as a physical address), by the multiplexer 54 via the line TR 0-12 to the MAR multiplexer 52 (Figure 2). Als echter een trapsignaal optreedt, dan worden de C-bus bits 8-20 (virtueel adres) overgedragen via de lijnen TR 0-12 30 naar de MAR multiplexer 52. However, if a trap signal, then the C-bus, bits 8-20 (virtual address) is transferred via the lines 30, TR 0-12 to the multiplexer 52 MAR.

In figuur 17 is de referentie/wijzigingstabel 50 in meer detail getoond. In Figure 17, the reference / change table 50 is shown in more detail. De stuursignalen, die de werking van deze tabel besturen, zijn aangeduid met de mnemonics WT (translatie-operatie van het schrijftype), RRCT (terugstellen referentie/wijzigingstabel), RF (instellen referentiebit), en TRCT (testen referentie/ wijzigingstabel), alle afkomstig van figuur 10; The control signals, which control the operation of this table, are indicated by the mnemonics WT (translation operation of the write type), RRCT (resetting reference / change table), RF (setting reference bit), and TRCT (test and reference / change table), all derived from Figure 10; TRAN (translatiebewerking), afkomstig van figuur 13; TRAN (translatiebewerking), derived from Figure 13; TT (geen 35 trapsignalen) afkomstig van figuur 15; TT (no stage 35) signals originating from Figure 15; CM 22 (een van de MAR selectiestuursignalen) afkomstig van figuur 9; CM 22 (one of the MAR selection control signals) originating from Figure 9; en CL9 en CL10, die worden afgegeven door het T/RAM grendelregister 38 (figuur 11). and CL9 and CL10, which are issued by the T / RAM latch 38 (Figure 11). De klokpuls-signalen T1 en TA (figuur 18) besturen verder de werking van de referentie/wijzigingstabel. The clock pulse signals T1 and TA (figure 18) further control the operation of the reference / change table. Het signaal RRCT zorgt voor het terugstellen van het 2-bits ingevoerde gegeven, geïndexeerd door de T/RAM bits 3-15 op ”00” (beide bits zijn op de lage toestand gesteld). The signal RRCT allows for resetting the 2-bit input data, indexed by the T / RAM bits 3-15 set to "00" (both bits are set to the low state). Het signaal RF zorgt voor het instellen van het 40 ''referentie” bit van het geïndexeerde ingevoerde gegeven in de hoge toestand. The RF signal takes care of setting up the 40 ' "reference" bit of the data indexed introduced in the high state. Het signaal WT zorgt met TT voor het instellen in de hoge toestand. The WT makes with TT signal for setting in the high state. Het gebruik van het paginaframenummer van T/RAM 42 voor het indexeren van de referentie/wijzigingstabel 50 resulteert in een toenemende snelheid en werkingsgraad van het bedrijf van de informatieverwerkende inrichting. The use of the page frame number of T / RAM 42 for indexing of the reference / change table 50 results in an increasing speed and efficiency of the operation of the information processing device.

Het signaal TRCT zorgt ervoor dat de statusbits "M2H” en ”M2B” in het statusregister 46 (figuur 2) 45 worden ingesteld op de waarden van de referentie- en wijzigingsbits van het geadresseerde ingevoerde gegeven. De statusbits worden later getest door de bedrijfprogrammatuur om vast te stellen welke delen van het secundaire geheugen beschreven moet worden om ze in overeenstemming te houden met de inhouden van het hoofdgeheugen. Deze procedure is in de stand der techniek betreffende de werking van informatieverwerkende machines bekend en maakt ook geen deel uit van de uitvinding. The signal TRCT ensures that the status bits "M2H" and "M2B" in the status register 46 (Figure 2) 45 are set to the values ​​of the reference and change bits of the addressed datum input. The status bits are later tested by the operating software to to identify which parts of the secondary memory must be described in order to keep them in line with the contents of the main memory. This procedure is in the state of the art relating to the operation of information processing equipment known per se and also does not form part of the invention.

50 Zoals blijkt uit figuur 9 worden de trapsignalen ttO, tt1 en tt2 gebruikt om toegang te verkrijgen tot bepaalde groepen van stuursignalen opgeborgen in het stuurgeheugen. 50 As can be seen from Figure 9, the staircase signals TTO, tt1 and tt2 used to gain access to certain groups of control signals stored in the control memory. De details van bepaalde stuursignalen voor het uitvoeren van geïndexeerde functies zullen afhangen van de gedetailleerde structuur van de machine, waarin zij moeten worden gebruikt en het valt binnen de kennis van ontwerpers van informatieverwerkende machines om dergelijke bepaalde signalen te selecteren. The details of certain control signals for the execution of indexed features will depend on the detailed structure of the machine, in which they are to be used, and it is well within the knowledge of designers of information processing equipment in order to select such certain signals. Derhalve zal dit aspect van 55 de werking van de inrichting slechts in zijn algemeenheid worden aangegeven zonder detail te beschrijving van de stuursignalen, met uitzondering van het signaal dat nodig is voor het laden van T/RAM. Therefore, the operation of the apparatus 55 of this aspect will be indicated only in general terms, without detail to the description of the control signals, with the exception of the signal which is needed for the loading of T / RAM.

In het algemeen bestuurt de T/RAM fouten behandelende groep van stuursignalen de CPU voor het 7 192144 kopiëren van signalen uit het gedeelte 36 van de stapel 30 (tabel van segmentbeschrijvingswoorden) in een van de geheugendataregisters 40, welke signalen representatief zijn voor een bepaald segment-beschrijvingswoord geïndiceerd door het segmentgedeelte (de drie hoogst significante bits) van de T/RAM index van de virtuele adressignalen, die zijn afgedragen naar een werkregister vanuit de geheugenadres-5 registers 28 via de B-bus 23. In general, controls the T / RAM errors treating group of control signals to the CPU for 7 192144 copying of signals from the portion 36 of the stack 30 (table of segment descriptor words) into one of the memory data registers 40, which signals are representative of a particular segment -beschrijvingswoord indicated by the segment portion (the three most significant bits) of the T / RAM index of the virtual address signals, which have been worn to a working register from the memory address-5 registers 28 via the B bus 23.

Uit figuur 7 blijkt dat elk segmentsbeschrijvingswoord bestaat uit 32 bits, waarvan het bit 0 wordt aangeduid als het ''monitoibit”, waarvan het gebruik nog nader zal worden beschreven; Figure 7 shows that each segment descriptor word consists of 32 bits, the bit 0 is referred to as the '' monitoibit ", the use of which will be described in more detail; de bits 1-10 vertegenwoordigen de lengte van de paginatabel voor het segment; the bits 1-10 represent the length of the page table for the segment; de bits 11-30 vertegenwoordigen het adres van de paginatabel voor het segment; 11-30, the bits representing the address of the page table for the segment; en bit 31 is een ''virlueel/fysisch” bit aangevende of het adres 10 virtueel of fysisch is. and bit 31 is '' virlueel / physical "bit indicating whether it is virtual or physical address 10. Als het paginatabeladres fysisch is dan behoeft het adres niet te worden vertaald; If the page table physical address is the address need not be translated; als het virtueel is dan moet het worden vertaald voorafgaande aan de verwerking. if it is a virtual then it must be translated prior to processing.

Het paginatabeladresgedeelte van de segmentbeschrijvingswoordsignalen wordt gebruikt voor het adresseren van de paginatabel in het hoofdgeheugen 16. Het formaat van een ingevoerd gegeven in de paginatabel is getoond in figuur 6 en daaruit blijkt dat dit identiek is met het formaat van een ingevoerd 15 gegeven in T/RAM. The page table address portion of the segment descriptor signals is used for the addressing of the page table in the main memory 16. The format of an inputted data is displayed in the page table in Figure 6, and it shows that this is identical to the format of an input 15 is given in T / RAM. Het bepaalde ingevoerde gegeven in een paginatabel wordt geadresseerd door gebruik te maken van het paginagedeelte van het T/RAM indexgedeelte (de bits V1-V13) van de virtuele adressignalen (die nu in het werkregister staan). The data certain imported into a page table is addressed by using the page portion of the T / RAM index portion (bits V1-V13) of the virtual address signals (which is now contained in the work register). De signalen, die representatief voor het geadresseerde ingevoerde gegeven in de paginatabel worden vanuit het hoofdgeheugen naar het virtuele adresregister 26 gebracht. The signals, which are representative of the addressed datum input in the page table transferred from the main memory to the virtual address register 26. De foutbit van de PTE wordt getest. The error bit of the PTE is tested. Indien het Foutbit = 1, dan bevindt de pagina zich niet in het 20 geheugen en moet met behulp van conventionele middelen daarnaar worden overgebracht, en het foutbit wordt teruggesteld op segment 0. Als het foutbit = 0, dan zorgen de stuursignalen LT/RAM (figuur 10) voor het iaden van de paginatabel-invoersignalen in de T/RAM op de geïndexeerde positie samen met het foutbit ingesteld op 0 en beschermingsbits waarvan de toestand wordt bepaald op een wijze die in velband met de uitvinding niet van belang is. If the Fault bit = 1, then is the page is not in the 20 memory and must with the aid of conventional means to be transferred thereto, and the fault bit is reset to segment 0. If the error bit = 0, then provide the control signals LT / RAM ( Figure 10) for iaden of the page table entry signals into the T / RAM together with the error bit in the indexed position is set to 0, and protection bits whose state is determined in a manner that is not of interest in velband with the invention.

25 Zoals blijkt uit figuur 19 wordt het ''monitorbit” van de segmentbeschrijvingswoordsignalen getest door de schakeling 62. Als het monitorbit laag is dan wordt de interpretatie van de macro-instructie opnieuw gestart. 25 As can be seen from Figure 19, the '' monitor bit "of the segment descriptor signals tested by the circuit 62. If the monitor bit is low then the interpretation of the macro-instruction is re-started. Als het monitorbit hoog is, dan wordt een stuursignaal ”MOVE VA” afgegeven, waardoor de virtuele adressignalen vanaf het werkregister worden aangeboden aan het stapelregister 30. De stapeladreslogica-schakeling 64 adresseert een plaats in het monitorgebied 34 van het stapelregister; If the monitor bit is high, then a control signal is "MOVE VA" is output, thus are offered to the virtual address signals from the working register in the stack register 30. The stack address logic circuitry 64 addresses a location in the monitor area 34 of the stack register; de virtuele adres-30 signalen worden opgeborgen binnen het monitorgebied. Virtual Address-30 signals are stored in the monitor area. Maximaal 128 virtuele adressen kunnen in het monitorgebied worden opgeborgen. Up to 128 virtual addresses can be stored in the monitor area. Er wordt een telling bijgehouden en gebruikt door de stapeladreslogica-schakeling 64 bij het laden van verdere virtuele adressen. a count is kept and used by the stack address logic circuit 64 in loading further virtual addresses. Nadat de virtuele adressen in het monitorgebied 34 zijn opgeslagen wordt de interpretatie van de macro-instructie opnieuw gestart. After the virtual addresses stored restarts the interpretation of the macro instruction in the monitor area 34.

De in het monitorgebied 34 opgeslagen virtuele adressignalen zijn voor gebruik beschikbaar bij het 35 wissen van bepaalde ingevoerde gegevens in T/RAM 42. Dat kan op diverse manieren worden uitgevoerd afhankelijk van bedrijfsomstandigheden die in verband met de uitvinding niet van belang zijn. The virtual address signals stored in the monitor area 34 are available for use by the 35 deletion of certain data input to T / RAM 42. This can be carried out in various ways, depending on operating conditions that are not of interest in connection with the invention. In het bijzonder wanneer de informatieverwerkende inrichting wisselt van de ene taak naar de andere, kunnen waargenomen ingevoerde gegevens worden gewist door de bedrijfsprogrammatuur in samenhang met andere ''huishoudelijke” operaties, die uitgevoerd worden in verband met de taakwisseling, hetgeen in 40 velband met de uitvinding verder niet van belang is. In particular, when the data processing machine switches from one job to another, are seen entries are cleared by the operating software in conjunction with other 'housekeeping' operations, which are performed in connection with task switching, which in 40 velband with invention is further not important. In figuur 9 wordt een ”taakwissel”signaal (afkomstig van de bedrijfsprogrammatuur) gebruikt om toegang te verkrijgen tot bepaalde stuursignalen in het stuurgeheugen teneinde de waargenomen ingevoerde gegevens te wissen. In Figure 9, is used as a "task change" signal (coming from the operating software) to obtain access to certain control signals in the control memory in order to erase the detected data entered.

Tijdens het wissen van een ingevoerd gegeven in de T/RAM worden, zoals blijkt uit het concept dat geïllustreerd is in figuur 20, de in het monitorgebied 34 van het stapelregister 30 opgeslagen virtuele 45 adressignalen toegevoerd aan het T/RAM adresgrendelregister 38 voor het indexeren van een bepaald ingevoerd te wissen gegeven. are During erasing an inputted data in the T / RAM, as shown by the concept illustrated in Figure 20, the fed in the monitor area 34 of the stack register 30 stored virtual 45 address signals at the T / RAM address latch 38 for indexing a particular input data erase. Het hoogst significante (fout) bit van het ingevoerde gegeven wordt in de hoge toestand ingesteld en de overblijvende bits worden in de lage toestand ingesteld op de geïndexeerde plaats teneinde het gegeven te wissen. The highly significant (error) bit of the input data is set in the high state and the remaining bits are set in the low state at the indexed location so as to delete the entry. Door gebruik te maken van adressen uit het monitorgebied kunnen de betreffende ingevoerde gegevens snel worden gewist zonder dat het nodig is om de gehele T/RAM te 50 wissen. By using addresses from the monitor area on the entered data can be erased quickly without the need for the entire T / RAM 50 to erase. Tegelijkertijd kunnen de niet bewaakte ingevoerde gegevens (zoals signalen die representatief zijn voor adressen van een segment van de bedrijfsprogrammatuur) in de T/RAM blijven en behoeven niet te worden gewist of te herladen bij een volgende geheugentoegang. At the same time the unattended entries (such as signals representative of addresses of a segment of the business software) remain in the T / RAM and need not be cleared or reloaded in a subsequent memory access. Dit bespaart verdere bedrijfstijd. This saves additional operating time.

Als voorbeeld wordt gekeken naar het gebruik van segment 1 van de virtuele adresruimte (figuur 3). As an example, we look at the use of one segment of the virtual address space (Figure 3). Wanneer het bedrijf van de informatieverwerkende inrichting begint, dan zijn er nog geen geldige inge-55 voerde gegevens in het T/RAM voor segment 1 van de virtuele adresruimte. When the information processing device of the company starts, then there are no valid pressed-55 supplied data in the T / RAM for segment 1 of the virtual address space. De bedrijfsprogrammatuur zorgt aanvankelijk voor het laden van het segmentbeschrijvingswoord voor segment 1, met M = 1 (waarmee een bewakingsfunctie wordt geïndiceerd, die figuur 7). The operating software initially takes care of the loading of the segment descriptor word for segment 1, with M = 1 (by which a monitoring function is indicated, which figure 7). De taak die van segment 1 gebruik maakt begint dan. The task makes use of Segment 1 then begins.

192144 8 192 144 8

Verondersteld wordt, dat bij de uitvoering van deze taak geheugenreferenties naar negen pagina's van segment 1 zijn betrokken voordat de taak wordt onderbroken. It is believed that in carrying out this task memory references to nine pages of Segment 1 are involved before the job is interrupted. Als elk van deze pagina's wordt aangesproken dan wordt zijn virtuele adres vertaald door referentie aan het segmentbeschrijvingswoord en de paginatabel; If any of these pages is addressed then virtual address is translated by reference to the segment descriptor and the page table; bij elke referentie wordt de toestand van het monitorbit genoteerd en terwijl elk fysisch adres 5 wordt opgeborgen in de T/RAM wordt het virtuele adres opgeborgen in het monitorgebied 34. Als de taak wordt ondetbroken dan moeten de in T/RAM ingevoerde gegevens van segment 1 worden gewist. at each reference is noted the status of the monitor bit, and as for each physical address 5 is stored in the T / RAM, the virtual address is stored in the monitor area 34. If the job is ondetbroken than the data entered in T / RAM segment have to 1 be deleted. In dit voorbeeld zullen er op dit tijdstip negen virtuele adressen opgeborgen zijn in het monitorgebied 34 van het stapelregister 30. Deihalve behoeven slechts deze negen in de T/RAM ingevoerde gegevens te worden gewist. In this example, there will be at this time nine virtual addresses stored in the monitor area 34 of stack register 30. Deihalve need only these nine in the T / RAM entries to be deleted. Tijdens bedrijf wordt de translatiefunctie opgeroepen gedurende de werking van de CPU 12 in 10 responsie op een macro-instructie, dat wil zeggen een instructie die deel uitmaakt van het door de informatieve rwerkende inrichting uit te voeren programma. During operation, the translation function is invoked during the operation of the CPU 12 in 10 response to a macro-instruction, ie an instruction that is part of the program to be implemented by the informative rwerkende device. De CPU 12 interpreteert elke macro-instructie en de hardware-elementen van de CPU 12 functioneren in overeenstemming met de interpretatie voor het uitvoeren van de gespecificeerde operatie. The CPU 12 interprets each macro-instruction and the hardware elements of CPU 12 operate in accordance with the interpretation to perform the specified operation. Deze hardware-interpretatie van macro-instructies is in de stand der techniek algemeen bekend en de details ervan maken geen deel uit van de uitvinding met uitzondering 15 van het hiernavolgend beschrevene. This hardware-interpretation of the macro-instructions, in the prior art well-known and its details do not form part of the invention, with the exception 15 of the hereinafter described.

In de loop van de interpretatie van de macro-instructie zal de CPU 12, indien de CPU 12 herkent, dat een geheugentoegangsoperatie is gespecificeerd, de betreffende stuursignalen uit het stuurgeheugen 14 aanspreken, met inbegrip van bepaalde signalen op de lijnen CM 27-29 (figuur 10). In the course of the interpretation of the macro-instruction, the CPU 12 if the CPU 12 recognizes that has been specified a memory access operation, the respective control signals address from the control store 14, including certain signals on lines CM 27-29 ( Figure 10).

Niet iedere toegang tot het geheugen vereist een translatiebewerking. Not every memory access requires translatiebewerking. Veelal zullen opeenvolgende 20 geheugenoperaties betrekking hebben op naburige geheugenplaatsen en in zo'n geval is het mogelijk om in plaats van een geheel adres van 23 bits voor elke opeenvolgende geheugenoperatie te genereren het reeds gegenereerde adres (dat aanwezig is in de MAR's 28) te verhogen of te verlagen teneinde de gespecificeerde plaats voor de volgende geheugenoperatie aan te geven. Often consecutive 20 memory operations will relate to adjacent memory locations, and in such a case, it is possible, instead of a set address of 23 bits to generate each successive memory operation, the address already generated (which is present in the MARs 28) to increase or down to indicate the specified location for the next memory operation. Deze verhogende of verlagende stap-functïes worden aangeduid als "golf'-operaties en in de hierin beschreven inrichting wordt de ”golf”-functie 25 gespecificeerd door combinaties van de stuursignalen op de lijn CM 27-29, anders dan die getoond in figuur 10. De selectie van de ''golf”- of ”translatie”-groepen van stuursignalen binnen het stuurgeheugen hangt af van andere aspecten van de interpretatie van de macro-instructies door de CPU 12, hetgeen in velband met de onderhavige aanvrage niet van belang is. This increment or decrement step-functions are referred to as "golf'-operations, and in the apparatus described herein, the" wave "function 25 specified by combinations of the control signals on the line 27-29 CM, other than those shown in Figure 10 . the selection of the "" wave "- or" translation "groups of control signals within the control memory will depend on other aspects of the interpretation of the macro-instructions by the CPU 12, which in velband with the present application is not relevant .

Als het volgende fysische adres door translatie moet worden vastgesteld, dan zullen in plaats van een 30 ''golf”-functie afhankelijk van het feit of het gaat om een schrijf- of leesoperatie, de via de drie lijnen CM 27-29 afgegeven signalen ofwel een "leeshoofdgeheugen met translatie”-operatie (RTRAN), of een ''schrijfhoofdgeheugen met translatie”-operatie (WTRAN) besturen. Er zijn twee typen "RTRAN”-operaties mogelijk, afhankelijk van bepaalde bedrijfsomstandigheden die in verband met de uitvinding niet van belang zijn. If the next physical address is to be determined by translation, it will be instead of one 30 '' wave "function dependent on the fact whether it is a write or read operation, the signals supplied via the three lines 27-29 either CM a "reading main memory with translation" operation (RTRAN), or a 'write main memory, "controlling -operation (WTRAN). There are two types" with translation RTRAN "operations possible, subject to certain operating conditions, which in connection with the invention does not its importance.

35 De groep van stuursignalen, waartoe de RTRAN of WTRAN combinaties van signalen op de lijnen CM 27-29 behoren, omvat ook C-bus-bestemmingsstuursignalen, welke ervoor zorgen, dat de signalen, die representatief zijn voor het virtuele adres, waar toegang tot het geheugen moet worden verkregen, worden geplaatst op de C-bus 24 en van de C-bus 24 worden aangeboden aan het virtuele adresregister 26 en aan het T/RAM adresgrendelregister 38. Het stuursignaal TRAN zorgt voor het grendelen van het T/RAM 40 indexgedeelte van de virtuele adressignalen uit het T/RAM adresgrendelregister 28 in T/RAM 42. Het geïndexeerde gegeven in T/RAM zorgt voor het invoeren van signalen afgegeven aan de data-uitgangspoorten van T/RAM 42. De fout- en beschermingsbits (TR 0-TR 2) worden aangeboden aan de trapschakelingen van de figuren 13 en 14, terwijl de paginaframenummerbits (TR 3-15) worden aangeboden aan de T/RAM multiplexer 54 (figuur 16). 35 The group of control signals, for which purpose the RTRAN or WTRAN combinations of signals belonging to the lines CM 27-29, also includes C-bus-destination control signals which ensure that the signals, which are representative of the virtual address, in which access to the memory is to be obtained, be placed are provided on the C bus 24 and from the C bus 24 to the virtual address register 26 and at the T / RAM address latch 38. the control signal TRAN provides for locking of the T / RAM 40 index portion of the virtual address signals from the T / RAM address latch 28 in T / RAM 42. the indexed data in T / RAM allows for inputting signals delivered to the data output ports of T / RAM 42. the error and protection bits (TR 0-TR 2) are applied to the stage circuits of figures 13 and 14, while the page frame number bits (TR 3-15) are presented to the T / RAM multiplexer 54 (Figure 16). Zijn er geen trappen aanwezig, dan zorgt het ''geen 45 trap”-signaal TT voor het schakelen van de multiplexer 54 voor het overdragen van de paginaframenummer-signalen naar de MAR multiplexer 52 (figuur 2), die deze dan overbrengt samen met de offsetsignalen (V14-23) naar de MAR's 28, waarin een groep van signalen wordt gevormd als representatie van het fysische adres. If there are no steps are present, causes the '' is not 45-kick "signal TT for the switching of the multiplexer 54 for transmission of the page frame number signals to the MAR multiplexer 52 (Figure 2), which it then transmits, together with the offset signals (V14-23) to the MAR's 28, in which a group of signals is formed as a representation of the physical address. Het geïndexeerde gegeven in de referentie/wijzigingstabel 50 wordt op dat moment bijgewerkt. The data indexed in the reference / change table 50 is updated at that time.

50 Als er anderzijds een T/RAM fout optreedt, dan wordt het foutbit (TR 0) ingevoerd in de schakeling 56 van figuur 13 en zorgt ervoor dat daar een translatietrapsignaal ttO of tt1 wordt gegenereerd. 50 If there is on the other hand a T / RAM error occurs, then the error bit (TR 0) is input to the circuit 56 of Figure 13 and makes sure that there is a translatietrapsignaal TTO or tt1 is generated. Het uitgangssignaal van de schakeling 60 (figuur 15) schakelt de multiplexer 54 op het doorgeven van TRAM adressignalen van de C-bus 24 naar de MAR multiplexer 52. Het translatietrapsignaal spreekt een bepaalde groep van stuursignaal in het stuurgeheugen 14 aan, welke ervoor zorgen dat een segmentbeschrijvings-55 woord in tabel 36 in het stapelregister 30 wordt gebruikt voor het in het geheugen 16 lokaliseren van de paginatabel voor dat segment. The output signal of the circuit 60 (Figure 15), the multiplexer 54 switches to the transmission of TRAM address signals from the C bus 24 to the MAR multiplexer 52. The translatietrapsignaal speaks a particular group of control signal in the control memory 14 at which to make sure that segmentbeschrijvings a 55-word is used in table 36 in the stack register 30 for locating in the memory 16 of the page table for that segment. Het paginatabelgegeven wordt gevonden in de segmentpaginatabel en het bepaalde gedecodeerde stuursignaal LT/RAM (figuur 10) zorgt ervoor dat paginatabelgegevenssignalen 9 192144 worden geladen in de T/RAM 42 (figuur 12), van V MAR 26, op de plaats die wordt aangegeven door de T/RAM indexsignalen van het T/RAM adresgrendelregister 38: het monitorbit van het segmentbeschrijvings-woord wordt getest door de schakeling 62 en indien dit bit hoog is dan worden de virtuele adressignalen opgeborgen in het monitorgebied 34 van het stapelregister 30 voor gebruik bij het selectief wissen van de 5 ingevoerde gegevens in de T/RAM op een later tijdstip. The page table data is found in the segment page table and the given decoded control signal LT / RAM (Figure 10) ensures that page table data signals 9 192 144 to be loaded into the T / RAM 42 (Figure 12), of V MAR 26, at the place which is indicated by T / RAM index signals from the T / RAM address latch 38: the monitor bit of the segmentbeschrijvings-word is tested by the circuit 62, and if that bit is high, the virtual address signals are stored in the monitor area 34 of the stack register 30 for use in the selectively erasing the data entered into the 5 T / RAM at a later time.

De interpretatie van de macro-instructie wordt dan opnieuw gestart. The interpretation of the macro instruction is then restarted. De WTRAN of RTRAN stuursignalen worden opnieuw aangeboden aan de schakeling van figuur 10, en de signalen van het geïndexeerde gegeven worden gelezen uit de T/RAM 42. Ditmaal maakt het foutbit = 0 het mogelijk dat de vertaalde paginaframenummersignalen worden geplaatst in de MAR's 28 teneinde de door de macro-instructie 10 gespecificeerde lees· of schrijfoperatie uit te voeren. The WTRAN or RTRAN control signals are again applied to the circuit of Figure 10, and the signals are read from the data indexed matter, the T / RAM 42. This time, the error bit = 0, it is possible that the translated page frame number signals are placed in the MAR's 28 in order read the 10 specified by the macro instruction · or perform write operation. De referentie/wijzigingstabel 50 wordt bijgewerkt op de door de paginaframenummersignalen (figuur 17) op dat moment aangegeven plaats. The reference / change table 50 is updated on the location indicated by the page frame number signals (Figure 17) at that time in place.

Indien er een beschermingsfout optreedt, gedetecteerd door de schakeling 58 van figuur 14, dan spreekt het beschermingstrapsignaal tt2 bepaalde stuursignalen in het stuurgeheugen 14 (figuur 9) aan om de juiste werking van de CPU 12 te initiëren op een wijze die in verband met de uitvinding verder niet van belang is. If there is a protection fault, detected by the circuit 58 of Figure 14, then the protection trap signal tt2 speaks certain control signals in the control memory 14 (Figure 9) in order to initiate the proper operation of the CPU 12 in a manner that in connection with the invention, furthermore, it is of no importance. 15 De tijdsrelaties bij het indexeren van de T/RAM 42 zijn getoond in figuur 22. Zoals uit deze figuur blijkt bevat een cyclus van de centrale processor (CP) vier tijdintervallen TA, TO, T1 en T2 (deze signalen worden gegenereerd op de wijze als geïllustreerd is in figuur 18). 15, the time relationships in the indexing of the T / RAM 42 are shown in Figure 22. As seen from this figure includes an cycle of the central processor (CP) comprises four time intervals TA, TO, T1 and T2 (these signals are generated in the manner as illustrated in Figure 18). Elke translatie-operatie vergt twee CP-cyclussen, een ”MOVE”-cydus en een "TRAN”-cyclus. De tijdsafhankelijkheid is dezelfde onafharttelijk of er een T/RAM fout optreedt. Each translation operation requires two CP-cycles, a "MOVE" -cydus and a "TRAN" cycle. The time dependence is the same onafharttelijk whether there is a T / RAM error occurs.

20 Het tijdsignaal T2 wordt ingevoerd in het T/RAM adresgrendelregister 38 (figuur 11) voor het vasthouden van de virtuele adressignalen van de C-bus 24 voor het indexeren van de T/RAM 42. De F, WP en RP bits van het T/RAM uitgangssignalen worden aangeboden aan de schakelingen van de figuren 13 en 14 voor het genereren van trapsignalen, en het uitgangssignaal van de schakeling 60 (figuur 15) wordt tezamen met het tijdsignaal T1 aangeboden aan de T/RAM multiplexer 54. In geval van een T/RAM fout worden de 25 virtuele adressignalen overgedragen naar de MAR multiplexer 52; 20, the timing signal T2 is input to the T / RAM address latch 38 (Figure 11) for retaining the virtual address signals from the C bus 24 for indexing the T / RAM 42. The F, WP and RP bits of the T / RAM output signals are applied to the circuits of figures 13 and 14 for the generation of step signals, and the output signal of the circuit 60 (Figure 15) is subjected together with the timing signal T1 applied to the T / RAM multiplexer 54. In the case of a T / 25 RAM error, the virtual address signals are transferred to the MAR multiplexer 52; in andere gevallen worden de paginaframenummersignalen (het fysische adres) overgedragen. in other cases the transfer of the page frame number signals (physical address). De uitgangssignalen van de MAR multiplexer 52 (figuur 23) worden geladen in de MAR's 28 door T2. The output signals of the MAR multiplexer 52 (Figure 23) are loaded into the MAR's 28 by T2. Tenslotte wordt de referentie- en wijzigingstabel 50 bijgewerkt op de volgende T1 (indien er geen T/RAM fout optreedt). Finally, the reference and change table 50 is updated on the next T1 (if there occurs no T / RAM error).

Zoals beschreven is wordt in het geval van een T/RAM fout een trapsignaal aangeboden aan het 30 stuurgeheugen 14 voor het aanspreken geschikte stuursignalen voor het behandelen van de fout. As described, is offered to a staircase signal in the case of a T / RAM 30, error at the control memory 14 for addressing control signals suitable for the treatment of the error. Een van de op deze wijze af te leiden signalen is LT/RAM (laden van T/RAM, figuur 10) die, zoals beschreven is, ervoor zorgt, dat de paginaframenummersignalen worden geladen in de T/RAM. One of the signals to derive in this way is LT / RAM (loading of T / RAM, Figure 10), which, as described, ensures that the page frame number signals are loaded in the T / RAM. De tijdsrelaties tijdens het laden van een gegeven in de T/RAM 42 na een T/RAM fout, zijn getoond in figuur 23. The timing relationships during the loading of a data in the T / RAM 42 after a T / RAM error, are shown in Figure 23.

Nadat de informatieverwerkende inrichting een deel van het eerste gebruikersprogramma heeft 35 uitgevoerd wordt de inrichting omgeschakeld voor het uitvoeren van het programma van een andere gebruiker. After the information processing device, the device is switched over 35 carried out a part of the first user program to the execution of the program for another user. Dat zal in het algemeen betekenen dat nieuwe data ingebracht moeten worden vanaf de bestandsgeheugens (secundaire geheugen 20, figuur 1) naar het hoofdgeheugen. That will mean in general, that new data is to be inserted from the file memory (secondary memory 20, figure 1) to the main memory. Een paginatabel (voor elk segment van de door de tweede gebruiker geldende virtuele adresruimte) wordt geconstrueerd door de bedrijfsprogrammatuur teneinde de bepaalde paginaframes in het hoofdgeheugen, waarin bepaalde pagina's 40 van het secundaire geheugen moeten worden geschreven, vast te leggen. A page table (for each segment of the virtual address space force by the second user) is constructed by the operating software in order to be written to the given page frames in the main memory, in which particular pages 40 of the secondary memory, capture. Deze paginatabellen zullen worden gebruikt voor het vertalen van virtuele in fysische adressen voor het virtuele geheugen, zoals dit wordt gezien door de tweede gebruiker. This page tables will be used for the translation of virtual addresses into physical to virtual memory, as it is seen by the second user. De paginatabellen voor het stelsel zoals dit werd gezien door de voorafgaande gebruiker zijn niet langer geldig (omdat het programma van de tweede gebruiker of de data nu kunnen worden gelokaliseerd in paginaframes die eerder werden gebruikt door de eerste gebruiker) en 45 gegevens in de T/RAM die verwijzen naar de eerste paginatabellen moeten ongeldig worden gemaakt. The page tables for the system, as this has been seen by the preceding user are no longer valid (because the program of the second user, or the data can now be located in the page frames that were previously used by the first user), and 45 data in the T / RAM referring to the first page tables must be invalidated.

De bedrijfsprogrammatuur reageert op deze taakomschakeling door het uitvoeren van een aantal ''huishoudelijke” operaties, met het begrip van het activeren van nieuwe paginatabellen door het overbrengen van nieuwe segmentbeschrijvingswoorden vanaf het hoofdgeheugen naar het deel 36 van het stapelregister 30 teneinde de paginatabellen aan te wijzen. The operating software reacts to this task switch by performing a number of "housekeeping" operations, the concept of activating new page tables by transferring new segment descriptors from main memory to the part 36 of the stack register 30 to designate the page tables . In de loop van deze operaties zal de besturings-50 programmatuur de waargenomen gegevens uit de T/RAM wissen, zoals getoond is in figuur 20, gebruik makend van de virtuele adressen die opgeborgen zijn in het monitorgebied 34 van het stapelregister 30 op de reeds beschreven wijze. In the course of these operations, the control 50 software shall be the detected data from the T / RAM erasing, as shown in Figure 20, using the virtual addresses that are stored in the monitor area 34 of the stack register 30 to the already described manner. Niet alle gegevens in de T/RAM zijn echter ongeldig; However, not all data in the T / RAM are invalid; diegene, die verwijzen naar het bedrijfsprogrammatuursegment (segment 0) blijven geldig. those that refer to the business software segment (segment 0) remain valid. Deze bedrijfsprogrammatuurdelen zijn bijvoorbeeld een inventarismodule, een pagineermodule, bestandsbeheerdiensten, of diensten in verband 55 met het beheer van een gegevensbestand. For example, the business software parts inventory module, a pagineermodule, file services, or services associated with 55 managing a database. In dergelijke gevallen zal het segmentbeschrijvingswoord voor het segment dat deze module bevat, een monitorbit hebben, dat op de lage toestand is ingesteld en als resultaat daarvan zal geen virtueel adres in dit segment worden opgeborgen in het monitorgebied 34. In such cases, the segment descriptor for the segment which contains this module, having a monitor bit, which is set to the low state and as a result, not a virtual address will be stored in this segment in the monitor area 34.

Claims (1)

  1. 192144 10 Derhalve zal geen van de voor dit segment in de T/RAM opgeslagen gegevens bij het wisselen van een taak worden gewist. 192 144 10 Thus, none of the data stored for this segment in the T / RAM are erased when changing a job. Volgens de uitvinding zullen alleen de gegevens van de paginatabel voor een waargenomen segment ongeldig worden gemaakt wanneer een nieuwe taak wordt geactiveerd. According to the invention, only the data of the page table for an observed segment are invalidated when a new task is activated. 5 Voor meerdere taken geschikte informatieverwerkende inrichting, voorzien van een virtueel geheugen met een aantal segmenten, welke informatieverwerkende inrichting omvat 10 een centrale processor met inbegrip van een grendelregister, een geheugenadresregister en een geheugendataregister, een stuurgeheugen gekoppeld met de centrale processor, een bus gekoppeld met de centrale processor en omvattende adressignaallijnen voor ontvangst van datasignalen van het geheugendataregister en het leveren van datasignalen aan het geheugendata-15 register, een fysisch geheugen bestemd voor het opbergen van datasignalen die representatief zijn voor data en macro-instructies, omvattende een relatief langzaam toegankelijk secundair geheugen gekoppeld met de genoemde bus omvattende een aantal pagina's waarbij elke pagina een aantal van de genoemde datasignalen bevat, en 20 een relatief snel toegankelijk hoofdgeheugen, dat gekoppeld is met de genoemde bus, voor het ontvangen en leveren van datasignalen 5 for a plurality of tasks suitable information processing device, comprising a virtual memory having a plurality of segments, said information processing device 10 comprises a central processor including a latch register, a memory address register and a memory data register, coupled to a control memory with the central processor, coupled to a bus with the central processor and including address signal lines receiving data signals from the memory data register, and supplying data signals to the memory data-15 register, a physical memory for the storage of data signals which are representative of data and macro-instructions including a relatively slow access secondary memory coupled to said bus comprising a plurality of pages wherein each page includes a plurality of said data signals, and 20 is a relatively fast access main memory, which is coupled to said bus, for receiving and providing data signals en voor ontvangen van adressignalen, welk hoofdgeheugen een aantal paginaframes omvat, ook bestemd om eenzelfde hoeveelheid datasignalen te herbergen als aanwezig is in een pagina van het genoemde secundaire geheugen en adresseerbaar door fysische adressignalen omvattende paginaframenummersignalen en offsetsignalen, 25 welke centrale processor, stuurgeheugen en bus tezamen de middelen verschaffen voor het besturen van het kopiëren van een groep datasignalen ter grootte van een pagina vanuit het genoemde secundaire geheugen in de geadresseerde paginaframes van het hoofdgeheugen en omgekeerd, welke informatieverwerkende inrichting bestemd is om te reageren op bepaalde datasignalen representatief voor macro-instructies en opgeslagen in het genoemde fysische geheugen, welke centrale processor 30 en stuurgeheugen tezamen reageren op signalen die representatief zijn voor bepaalde geheugentoegang-macro-instructies voor lezen of schrijven teneinde virtuele adressignalen te genereren met inbeg and for receiving address signals, said main memory comprises a plurality of page frames, is also intended to accommodate the same amount of data signals as is present in a page of said secondary memory, and addressable by the physical address signals comprising page frame number signals and offset signals, 25, said central processor, control memory, and bus together provide the means for controlling the copying of a from said secondary memory group data signals, the size of a page in the addressed page frames of main memory and vice versa, said information processing device is adapted to respond to certain data signals representative of macro-instructions, and stored in said physical memory, the central processor 30 and send memory along respond to signals which are representative of certain memory access-macro-instructions for reading or writing in order to generate a virtual address signals with inbeg rip van segmentnummersignalen, paginanummersignalen en offsetsignalen en het leveren van deze virtuele adressignalen aan het genoemde grendelregister, welke centrale processor en stuurgeheugen verder reageren op de genoemde geheugentoegang-macro-35 adresinstructies voor het uitvoeren van een translatie van de genoemde virtuele adressignalen in corresponderende fysische adressignalen, welke translatie omvat het aanbieden van de genoemde segmentnummer- en paginanummersignalen aan het hoofdgeheugen voor het adresseren van bepaalde delen van het hoofdgeheugen, welke de paginaframenummersignalen bevatten, en de overdracht van de paginaframenummer vanuit het hoofdgeheugen tezamen met van het grendelregister afkomstige 40 offsetsignalen naar het geheugenadresregister, welke centrale processor en stuurgeheugen verder reageren op de geheugentoegang-macro-instructies voor leesbewerkingen door het aanbieden van datasignalen afkomstig van de geadresseerde hoofd-geheugenpaginaframes aan het geheuge rip of segment number signals, page number signals, and offset signals and supplying this virtual address signals to said latch register, said central processor and control memory is further responsive to said memory access-macro-35 address instructions for performing a translation of said virtual address signals into corresponding physical address signals , which translation comprises the provision of said segmentnummer- and page number signals to the main memory for the addressing of certain parts of the main memory, which contains the page frame number signals, and the transmission of the page frame number from the main memory together with the latch-derived 40 offset signals to the memory address register, the central processor and control store further responsive to the memory access macroinstructions for read operations by providing data signals from the addressed main memory page frames on the memory ability ndataregister, en reageren op geheugentoegang-macro-instructies voor schrijfbewerkingen door het aanbieden van de geadresseerde hoofdgeheugenpaginafra-45 mesignalen van het geheugendataregister, gekenmerkt door een geïndexeerd willekeurig toegankelijk geheugen binnen de centrale processor voorzien van indexeringsmiddelen gekoppeld met bepaalde uitgangen van het grendelregister, multiplexermiddelen waarvan de uitgangen zijn verbonden met de ingangen van het geheugenadres-50 register, welke middelen twee groepen van ingangen bezitten, waarbij de uitgangen van het willekeurig toegankelijke geheugen zijn gekoppeld met de eerste groep van ingangen en de uitgangen van het grendelregister zijn gekoppeld met de tweede groep van ingangen, welke centrale processor en stuurgeheugen tezamen aanvankelijk reageren op de genoemde geheugentoegang-macro-instructie voor het aanbieden van signalen die representatief zijn voor het 55 virtuele adrespaginanummer vanuit het grendelregister naar de indexerin ndataregister, and respond to memory access-macro-instructions for write operations by offering the addressee hoofdgeheugenpaginafra-45 mesignalen of the memory data register, characterized by an indexed random access memory within the central processor provided with associated indexing means with certain outputs of the latch register, multiplexer means of which the outputs of which are connected to the inputs of the memory address 50 register, said means having two groups of inputs, wherein the outputs of the random access memory are coupled are coupled to the first group of inputs and the outputs of the latch register to the second group of inputs, said central processor and control memory together initially responsive to said memory access-macro-instruction for the provision of signals that are representative of the 55 virtual address page number from the latch register to the indexer gsmiddelen van het willekeurig toegankelijke geheugen teneinde aan de uitgangen ervan de groep van signalen opgeborgen op de geïndexeerde plaats aan te bieden met inbegrip van signalen, die representatief zijn voor het genoemde 11 192144 paginaframenummer en een foutsignaal dat een van twee toestanden kan aannemen, weJke multiplexermiddelen reageren op een eerste toestand van het genoemde foutsignaal voor het overdragen van de geïndexeerde paginaframenummersignalen van het genoemde willekeurig toegankelijke geheugen naar het geheugenadresregister voor het adresseren van het hoofdgeheugen, en 5 reageren op een tweede toestand van het foutsignaal voor het overdragen van virtuele adressignalen afkomstig van het grendelregister naar het geheugenadresregister ter translatie, welke centrale processor en stuurgeheugen verder reageren op de tweede toestand van het genoemde foutsignaal door uitvoeren van de translatie van de virtuele adressignalen en het aanbieden van signalen die representat gsmiddelen of the random access memory in order to the outputs thereof to provide the group of signals stored in the indexed location, including signals, which are representative of said 11 192144 page frame number and an error signal that can assume one of two states, weJke multiplexer responsive to a first state of said error signal for transferring of the indexed page frame number signals to said random access memory to the memory address register for addressing said main memory, and 5, responsive to a second state of the error signal for the transmission of virtual address signals from the latch register to the memory address register in the translation, said central processor and control memory further responsive to said second state of said error signal by carrying out the translation of the virtual address signals and the provision of signals that representat ief zijn voor het genoemde vertaalde paginaframenummer aan de geïndexeerde locatie in 10 het willekeurig toegankelijke geheugen tezamen met een foutsignaal dat de eerste toestand heeft, een monitorbit in het genoemde hoofdgeheugen geassocieerd met elk virtueel geheugensegment, welk bit een van twee toestanden aanneemt en een stapelsignaalgeheugen in de centrale processor, welke centrale processor en stuuimiddelen tezamen reageren op de genoemde tweede toestand van het 15 foutsignaal en op de virtuele adressegmentnummersignalen gedurende de translatie van het genoemde virtuele adres teneinde het monitorbit voor elk segment te adresseren en de toestand ervan te testen, welke centrale processor en stuurmiddelen reageren op de eerste toestand van het genoemde monitorbit door het aanbieden van virtuele adrespaginanummersignalen aan de stapelsignaalgeheugenmiddelen voor opslag daarin, 20 welke centrale processor en stuurmiddelen reageren op een omschakeling van taken gedurende het bedrijf v ief are for said translated page frame number to the indexed location in 10 the random access memory along with an error signal having the first state, a monitor bit in said main memory associated with each virtual memory segment, said bit takes on one of two states, and a stack of signal memory in the central processor, said central processor and stuuimiddelen together responsive to said second state of the 15 error signal and the virtual address segment number signals during the translation of said virtual address in order to address the monitor bit for each segment, and to test their condition, said central and processor control means is responsive to the first state of said monitor bit by the provision of virtual address page number signals to the stack of signal memory means for storage therein, said central processor 20, and control means responsive to a switching of tasks during the operation v an de genoemde inrichting door het ophalen van opgeborgen virtuele adrespaginanummersignalen uit de stapelsignaalgeheugenmiddelen en het aanbieden van de opgeborgen signalen als indexeringssignalen aan het willekeurig toegankelijke geheugen voor het instellen van het foutsignaal in zijn genoemde tweede toestand. an said device by retrieving stored virtual address page number signals from the stack of signal memory means, and the provision of the stored signals as an indexing signals to the random access memory for setting the error signal is in its said second state. Hierbij 13 bladen tekening In this drawing sheets 13
NL8105849A 1980-12-29 1981-12-24 Information processing apparatus. NL192144C (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US06220902 US4410941A (en) 1980-12-29 1980-12-29 Computer having an indexed local ram to store previously translated virtual addresses
US22090280 1980-12-29

Publications (3)

Publication Number Publication Date
NL8105849A true NL8105849A (en) 1982-07-16
NL192144B true NL192144B (en) 1996-10-01
NL192144C true NL192144C (en) 1997-02-04

Family

ID=22825488

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8105849A NL192144C (en) 1980-12-29 1981-12-24 Information processing apparatus.

Country Status (8)

Country Link
US (1) US4410941A (en)
JP (1) JPH0425579B2 (en)
BE (1) BE891653A (en)
CA (1) CA1165898A (en)
DE (1) DE3151745C2 (en)
FR (1) FR2497374B1 (en)
GB (1) GB2090448B (en)
NL (1) NL192144C (en)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464713A (en) * 1981-08-17 1984-08-07 International Business Machines Corporation Method and apparatus for converting addresses of a backing store having addressable data storage devices for accessing a cache attached to the backing store
US4525778A (en) * 1982-05-25 1985-06-25 Massachusetts Computer Corporation Computer memory control
JPS6047624B2 (en) * 1982-06-30 1985-10-22 Fujitsu Ltd
US4513371A (en) * 1982-07-29 1985-04-23 Ncr Corporation Computer interface apparatus using split-cycle lookahead addressing for faster access to paged memory
US4926316A (en) * 1982-09-29 1990-05-15 Apple Computer, Inc. Memory management unit with overlapping control for accessing main memory of a digital computer
US4524415A (en) * 1982-12-07 1985-06-18 Motorola, Inc. Virtual machine data processor
WO1984002784A1 (en) * 1982-12-30 1984-07-19 Ibm Virtual memory address translation mechanism with controlled data persistence
DE3300223A1 (en) * 1983-01-05 1984-07-05 Siemens Ag Arrangement for conversion of a virtual address into a physical address for an organized into pages Operative memory of a data processing system
US4580217A (en) * 1983-06-22 1986-04-01 Ncr Corporation High speed memory management system and method
US4538241A (en) * 1983-07-14 1985-08-27 Burroughs Corporation Address translation buffer
US4747043A (en) * 1984-02-10 1988-05-24 Prime Computer, Inc. Multiprocessor cache coherence system
US4669043A (en) * 1984-02-17 1987-05-26 Signetics Corporation Memory access controller
US4873629A (en) * 1984-06-20 1989-10-10 Convex Computer Corporation Instruction processing unit for computer
US4757438A (en) * 1984-07-12 1988-07-12 Texas Instruments Incorporated Computer system enabling automatic memory management operations
EP0182501A3 (en) * 1984-11-20 1988-01-20 Tektronix, Inc. Memory mapping method and apparatus
EP0203601B1 (en) * 1985-05-29 1992-08-05 Kabushiki Kaisha Toshiba Cache system adopting an lru system, and magnetic disk controller incorporating it
US4972338A (en) * 1985-06-13 1990-11-20 Intel Corporation Memory management for microprocessor system
US4698749A (en) * 1985-10-18 1987-10-06 Gte Communication Systems Corporation RAM memory overlay gate array circuit
JPH0814803B2 (en) * 1986-05-23 1996-02-14 株式会社日立マイコンシステム Address translation system
US4930065A (en) * 1987-08-20 1990-05-29 David Computer Corporation Automatic data channels for a computer system
US4937736A (en) * 1987-11-30 1990-06-26 International Business Machines Corporation Memory controller for protected memory with automatic access granting capability
US5155834A (en) * 1988-03-18 1992-10-13 Wang Laboratories, Inc. Reference and change table storage system for virtual memory data processing system having a plurality of processors accessing common memory
US5155826A (en) * 1988-12-05 1992-10-13 Fadem Richard J Memory paging method and apparatus
US5099415A (en) * 1989-02-15 1992-03-24 International Business Machines Guess mechanism for virtual address translation
US5644787A (en) * 1993-08-03 1997-07-01 Seiko Epson Corporation Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter
US5479628A (en) * 1993-10-12 1995-12-26 Wang Laboratories, Inc. Virtual address translation hardware assist circuit and method
US5842225A (en) * 1995-02-27 1998-11-24 Sun Microsystems, Inc. Method and apparatus for implementing non-faulting load instruction
US5838893A (en) * 1996-12-26 1998-11-17 Microsoft Corporation Method and system for remapping physical memory
US5956754A (en) * 1997-03-03 1999-09-21 Data General Corporation Dynamic shared user-mode mapping of shared memory
KR100546403B1 (en) * 2004-02-19 2006-01-26 삼성전자주식회사 Serial flash memory controller having reduced possession time of memory bus
US7506009B2 (en) * 2005-01-28 2009-03-17 Dell Products Lp Systems and methods for accessing a shared storage network using multiple system nodes configured as server nodes
GB0505289D0 (en) * 2005-03-15 2005-04-20 Symbian Software Ltd Computing device with automated page based rem shadowing and method of operation
US20070039060A1 (en) * 2005-08-12 2007-02-15 Jamieson Georges E Methods and systems for programming secure data into programmable and irreversible cells
US9588902B2 (en) * 2012-12-04 2017-03-07 Advanced Micro Devices, Inc. Flexible page sizes for virtual memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829840A (en) * 1972-07-24 1974-08-13 Ibm Virtual memory system
JPS5623232B2 (en) * 1975-03-24 1981-05-29
US3976978A (en) * 1975-03-26 1976-08-24 Honeywell Information Systems, Inc. Method of generating addresses to a paged memory
JPS52149444A (en) * 1976-06-08 1977-12-12 Fujitsu Ltd Multiplex virtual space processing data processing system
DE2641722C3 (en) * 1976-09-16 1981-10-08 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
JPS5717309B2 (en) * 1977-03-31 1982-04-09

Also Published As

Publication number Publication date Type
BE891653A (en) 1982-04-16 grant
CA1165898A1 (en) grant
JPS57135493A (en) 1982-08-21 application
CA1165898A (en) 1984-04-17 grant
GB2090448A (en) 1982-07-07 application
FR2497374A1 (en) 1982-07-02 application
US4410941A (en) 1983-10-18 grant
FR2497374B1 (en) 1988-05-06 grant
NL192144B (en) 1996-10-01 application
NL8105849A (en) 1982-07-16 application
DE3151745C2 (en) 1991-05-16 grant
BE891653A1 (en) grant
JPH0425579B2 (en) 1992-05-01 grant
GB2090448B (en) 1984-11-28 grant
DE3151745A1 (en) 1982-08-19 application

Similar Documents

Publication Publication Date Title
US3576544A (en) Storage protection system
US3569938A (en) Storage manager
Glaser et al. System design of a computer for time sharing applications
US3654621A (en) Information processing system having means for dynamic memory address preparation
US3401376A (en) Central processor
US5890222A (en) Method and system for addressing registers in a data processing unit in an indirect addressing mode
US4075686A (en) Input/output cache system including bypass capability
US4197580A (en) Data processing system including a cache memory
US4975836A (en) Virtual computer system
US4722049A (en) Apparatus for out-of-order program execution
US4164017A (en) Computer systems
US3735363A (en) Information processing system employing stored microprogrammed processors and access free field memories
US4951193A (en) Parallel computer with distributed shared memories and distributed task activating circuits
US3898624A (en) Data processing system with variable prefetch and replacement algorithms
US5386563A (en) Register substitution during exception processing
US4386402A (en) Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack
US5475827A (en) Dynamic look-aside table for multiple size pages
US4594660A (en) Collector
US3611306A (en) Mechanism to control the sequencing of partially ordered instructions in a parallel data processing system
US5381536A (en) Method and apparatus for separate mark and wait instructions for processors having multiple memory ports
US5341482A (en) Method for synchronization of arithmetic exceptions in central processing units having pipelined execution units simultaneously executing instructions
US4206503A (en) Multiple length address formation in a microprogrammed data processing system
US5317717A (en) Apparatus and method for main memory unit protection using access and fault logic signals
US5471607A (en) Multi-phase multi-access pipeline memory system
US4725947A (en) Data processor with a branch target instruction storage

Legal Events

Date Code Title Description
A85 Still pending on 85-01-01
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V2 Lapsed due to non-payment of the last due maintenance fee for the patent application

Free format text: 970701