KR970011488B1 - Flat display - Google Patents

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KR970011488B1
KR970011488B1 KR19940001770A KR19940001770A KR970011488B1 KR 970011488 B1 KR970011488 B1 KR 970011488B1 KR 19940001770 A KR19940001770 A KR 19940001770A KR 19940001770 A KR19940001770 A KR 19940001770A KR 970011488 B1 KR970011488 B1 KR 970011488B1
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KR
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flat display
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KR19940001770A
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다까시 후지사끼
아끼라 오쓰까
도시오 우에다
시게또시 도미오
마사야 다지마
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세끼자와 다다시
후지쓰 가부시끼가이샤`
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요약없슴 Summary None

Description

평면 표시 장치(flat display) Flat panel display (flat display)

제1도는 본 발명의 평면 표시 장치의 구성을 나타내는 개통도 First turning opening showing the configuration of a flat display apparatus according to the present invention;

제2도는 본 발명의 평면 표시장치에 사용되는 어드레스 주파수 제어수단의 일예의 구성을 나타내는 개통도 A second turning opening configuration representing one example of the address frequency control means for use in flat-screen display device of the present invention.

제3도는 제2도에 나타낸 어드레스 주파수 제어수단에 의해 처리되는 제어 데이타의 진리치표(true talbe) Third truth of turning control data processed by the address frequency control means shown in FIG. 2 chipyo (true talbe)

제4A도 및 4B도는 본 발명에 의한 어드레스 주파수 제어의 절차를 나타내는 플로우챠트 The Fig 4A and 4B turn flowchart showing a procedure of address frequency control according to the present invention

제5도는 본 발명에 의한 또다른 어드레스 주파수 제어수단에 의해 처리되는 제어데이타의 진리치표 The fifth truth turning of the control data processed by another address frequency control means according to the present invention chipyo

제6도는 종래의 평면 표시 장치의 일예의 개통도 The sixth turning one example the opening of a conventional flat display device is also

제7도는 종래의 평면 표시 장치 내의 셀 구조의 일예의 개통도 Seventh turn one example the opening of the cell structure in the conventional flat display device is also

제8도는 종래의 평면 표시 장치를 구동시키기 위한 회로의 개통도 Section 8 of the turning opening of the circuit for driving the conventional flat display device is also

제9도는 종래의 평면 표시 장치의 구동 사이클을 설명하는 파형도 Ninth turn a waveform chart for explaining the operation cycle of the conventional flat display device

제10도는 종래의 평면 표시 장치의 기입 및 지속적인 방전에 대한 타이밍 챠트 10th turning timing for the write-in and continuous discharge of a conventional flat display device chart

제11도는 종래의 평면 표시장치의 또다른 구동사이클을 설명하는 파형도 11th turn a waveform illustrating a further drive cycle of a conventional flat display device

제12도는 종래의 평면 표시장치에서 사용되는 서브 프레임 패턴들의 일예도 The examples 12 to turn one of the sub-frame patterns used in the conventional flat display device

본 발명은 플라즈마 표시장치 또는 전계발광(electroluminecent : EL) 표시 장치 등의 평면 표시 장치(flat display)에 관한 것이다. The present invention is a plasma display device or an electroluminescence (electroluminecent: EL) relates to a flat panel display (flat display) such as a display device.

좀더 구체적으로 본 발명은 평면 표시 장치 내의 휘도구동(brightness)에 사용되는 어드레스 전류 억제수단에 관한 것이다. The present invention more specifically relates to an address current suppressing means used to drive the luminance (brightness) in the flat display device.

플라즈마 표시장치와 전계발광 표시장치 등의 평면 표시장치는 깊이(두께)가 작다. Such as a plasma display device and a light emitting display flat display device is smaller that the depth (thickness).

또한 평면 표시 장치는 대형 화면 구성을 가능하게 한다. In addition, the flat display device enables a large screen configuration. 그러므로 평면 표시 장치의 응용 범위와 제조 규모가 급팽창하고 있다. Therefore, the application range and production scale of the flat display device inflation.

일반적으로 평면 표시장치는 전극들간에 축적된 전하를 이용하여 방전에 의해 표시용 광을 방출한다. In general, flat display apparatus using the electric charge accumulated between the electrodes emits light by discharge for display. 표시장치의 일반 원리를 더 잘 이해하기 위해, 예를 들어 플라즈마 표시장치의 구성과 동작에 대해 간단히 설명하면 다음과 같다. In order to better understand the general principle of the display device, for example, if a brief description of the construction and operation of a plasma display device as follows.

종래의 공지된 플라즈마 표시장치(AC형 PDP)로는 선택적인 방전(방전번지 지정)과 지속적인 방전을 위해 2전극을 사용하는 2전극형과 방전실행을 위해 3전극을 사용하는 3전극형이 있다. The conventionally known plasma display (AC type PDP) roneun has a selective discharge (a discharge addressing) and the three-electrode type that uses three electrodes for the two-electrode type and the discharge run using two electrodes for continuous discharge.

칼라 표시장치용 플라즈마 표시장치(PDP)에서는 방전에 의해서 생기는 적외선을 사용하여 방전셀들 내에 형성된 형광체를 여기시킨다. In the plasma display device (PDP) for a color display device using an infrared ray generated by the discharge excites the phosphor formed in the discharge cells. 형광체들은 방전에 의해 유기되는 이온 또는 양전하의 충격을 흡수할 수 있다. Phosphor may absorb the impact of ions or positive charge induced by the discharge.

상기 2전극형은 이온들에 의해 형광체를 직접 충격하는 구조이다. The two-electrode type has a structure that directly impact the phosphor by ions.

이 구조는 형광체의 수명을 단축시킨다. This structure shortens the life of the phosphor.

이러한 열화를 피하기 위해 칼라 플라즈마 표시 장치는 통상적으로 표면 방전에 기초하는 3전극구조를 사용한다. To avoid such deterioration of the color plasma display device typically uses a three-electrode structure based on surface discharge.

3전극형으로는 방전을 지속시키기 위한 제1 및 제2전극이 배치된 기판상에 제3전극을 형성하여 된 구성과, 제1 및 제2전극이 배치된 기파의 대향하는 다른 기판 상에 제1 및 제3전극을 형성하여 된 구성이 있다. A three-electrode type comprises a first and the other substrate opposite to the first the second electrode is a cost by forming a third electrode on the substrate arrangement and the first and second electrodes are provided gipa for the continued discharge the first and the third electrode may have a configuration to form.

3전극들을 동일 기판상에 형성하는 구성에서는 제3전극을 방전전 지속을 위한 2전극위 또는 밑에 배치할 수도 있다. In the configuration of forming the third electrode on the same substrate may be disposed a third electrode on or under the two electrodes for discharge around the last.

또한 형광체로부터 방출된 가시광을 관측용 형광체에 의해 전달 또는 반사될 수도 있다. Also, the visible light emitted from phosphors may be transmitted or reflected by the phosphors for observation.

상이한 형의 전술한 플라즈마 표시장치는 동일 원리를 갖는다. A plasma display device described above of the different type has a same principle. 그러므로 방전지속을 위한 제1 및 제2전극을 제1기판상에 형성하고 상기 제1기판을 대향 배치되는 제2기판상에 제3전극을 형성하여 된 평면 표시 장치라 할 수 있다. Therefore, it is possible to first and La form a second electrode on the first substrate and the third electrode of the flat display device by forming on a second substrate that is opposed to the first substrate for discharge sustain.

제6도는 전술한 3전극형 플라즈마 표시 장치(pDP)의 구성을 나타내는 개략 평면도이고, 제7도는 제6도에 보인 플라즈마 표시 장치 내에 형성된 방전셀들(10) 중 하나의 개략 단면도이다. Claim 6 is a schematic plan view showing the structure of turning the above-mentioned three-electrode type plasma display device (pDP), the seventh turn of the one of Figure 6 the discharge cells 10 formed in the plasma display device shown in schematic cross section.

제6 및 7도에서 명백한 바와 같이, 플라즈마 표시장치는 2 유리기판들(12, 13)로 구성된다. As is apparent from the Figure 6 and 7, the plasma display device is composed of two glass substrates (12, 13). 제1기판(13)은 제1전극(X 전극)(14)과 제2전극(Y 전극)(15)를 갖는다. The first substrate 13 has first electrodes (X electrodes) 14 and the second electrode (Y electrode) 15.

제1전극(14)과 제2전극(15)은 지속전극으로서 역할하고 서로 평행하게 배열되며 유전층(18)으로 차폐되어 있다. The first electrode 14 and second electrode 15 serving as the electrode continued to be arranged parallel to each other are shielded with a dielectric layer (18).

산화마그네슘(MgO)으로 된 피막(21)은 유전층(18)인 방전표면 위에 보호막으로서 형성된다. Film 21 of magnesium oxide (MgO) is formed as a protection film on the discharge surface of dielectric layer 18.

제1유리기판(13)에 대향하는 제2기판(12)의 표면상에는 제3전극 또는 어드레스 전극들로서 작용하는 전극들(16)이 지속 전극들(14, 15)과 교차하도록 형성된다. First formed the electrodes serving as the surface of the third electrode or the address electrode formed on the second substrate 12 opposite to the first glass substrate 13 (16) to intersect with the sustain electrode (14, 15).

어드레스 전극(16) 상에는 적, 녹 또는 청색 광방출 특성을 갖는 형광체들(19)이 어드레스 전극들이 배치된 제2기판(12)의 표면상에 형성된 벽들(17)에 의해 정해진 방전공간들(20) 내에 위치된다. Phosphor of having on the address electrode 16, red, green, or blue light-emitting characteristics (19) of the fixed discharge space by the walls (17) formed on a surface of the second substrate 12 disposed address electrodes (20 ) it is located within.

플라즈마 표시 장치내의 방전셀들(10)은 격벽에 의해 서로 분리되어 있다. Discharge cells 10 in the plasma display apparatus are separated from each other by a partition wall.

전술한 예의 플라즈마 표시장치(1)에는 제1전극들(X 전극들)(14)과 제2전극들(Y 전극들)(15)이 서로 평행하게 배치되어 쌍을 이룬다. Foregoing the plasma display device 1 is provided form the first electrodes (X electrodes) 14 and the second electrodes (Y electrodes) pair 15 is arranged in parallel to each other. 제2전극들(Y 전극들) (15)은 별도로 구동되는 한편 제1전극들(X 전극들)(14)은 단일 구동기에 의해 구동되며 공통 전극으로서 작용한다. The second electrodes (Y electrodes) 15 are driven separately, while the first electrodes (X electrodes) 14 are driven by a single actuator acts as a common electrode.

제8도는 제6 및 7도에 보인 플라즈마 표시장치를 구동시키기 위해 주변회로를 나타내는 개략 개통도이다. Section 8 of the turning opening schematic diagram showing a peripheral circuit to drive the plasma display device shown in claim 6 and 7, Fig.

어드레스 전극(16)은 어드레스구동기(31)에 하나씩 접속된다. Address electrodes 16 are connected one by one to an address driver (31). 방전을 번지지정하는 동안 어드레스 구동기(31)은 각 어드레스 전극에 어드레스 펄스를 입력한다. An address driver 31 for specifying the address discharge are input an address pulse to the address electrodes.

Y 전극들(15)은 Y-전극 주사구동기(34)에 하나씩 접속된다. Y electrodes 15 are connected one by one to the Y- electrode scan driver 34.

주사구동기(34)는 Y 전극 공통 구동기(33)에 접속된다. The scan driver 34 is connected to the Y-electrode common driver 33. 방전을 번지지정하기 위해 주사 구동기(34)에 의해 펄스들을 발생시킨다. It generates a pulse by the scan driver 34 to specify the address discharge. 방전지속을 위한 Y-전극 공통구동기(33)에 의해 펄스들을 발생시켜 Y 전극주사 구동기(34)를 통해 Y 전극(15)에 인가한다. It is applied to the Y electrodes 15 via the Y-electrode scan driver 34 generates a pulse by the Y- electrode common driver 33 for a discharge duration.

X 전극들(14)은 평면 표시장치의 판넬상의 모든 표시라인들에 대해 공통 접속된다. The X electrodes 14 are connected in common for all display lines on a panel of the flat display device.

X-전극 공통구동기(32)는 기입펄스와 지속펄스를 발생시켜 Y 전극(15)에 동시에 입력시킨다. X- electrode common driver 32 generates a write pulse and a pulse duration input thereby to the Y electrodes 15 concurrently.

이 구동기들은 제어회로에 의해 제어된다. The actuators are controlled by a control circuit. 제어회로는 외부 유니트에 의해 공급된 동기 신호와 표시 데이타 신호로 제어된다. Control circuit is controlled by a synchronization signal and a display data signal is supplied by an external unit.

제8도로부터 명백한 바와 같이 어드레스 구동기(31)는 제어회로(35)에 내장된 표시 데이타 제어부(36)에 접속된다. Section 8 of the address driver 31. As is apparent from the road is connected to a display data control part 36 built into the control circuit 35. 표시데이타 제어부(36)는 외부 유니트로부터 공급되는 표시 데이타인 표시 데이타 신호(DATA)와 돗트 클록신호(CLOCK)를 입력받아서 한 프레임 동안 선택될 어드레스 전극들을 번지 지정하는 시간에 따라 예를 들어 표시데이타 제어부(36) 내에 내장된 프레임 메모리(37)를 통해 데이타를 출력한다. Display data control section 36 displays, for example, according to the time specifying the address electrodes to be selected for one frame takes input to the display data supplied from the external unit display data signal (DATA) and a dot clock signal (CLOCK) address data and it outputs the data through a frame memory 37 incorporated in the controller 36.

Y 전극주사구동기(34)는 제어회로(35) 내에 내장된 판넬 구동 제어부(38) 내의 주사 구동기 제어부(39)에 접속된다. Y-electrode scan driver 34 is connected to the scan driver control unit 39 in a panel drive control unit 38 incorporated in the control circuit 35.

1프레임(또는 필드) 주사 개시를 지령하는 신호인 외부 유니트에 의해 공급되는 수직 동기신호(V SYNC )와 1 수평 주사주기의 개시를 지령하는 신호인 수평신호(H SYNC )에 응답하여 Y-전극 주사구동기(34)는 평면표시장치(1) 내의 복수의 Y전극들(15)을 하나씩 선택하도록 구동된다. In one frame (or field) in response to the level signal (H SYNC) signal for instructing the start of a vertical synchronizing signal (V SYNC) and one horizontal scanning period supplied by an external unit, the signal that instructs the scanning start and Y- electrodes the scan driver 34 is driven to select one by one the plurality of Y electrodes 15 in the flat display device 1. 따라서, 1프레임의 화상이 표시된다. Thus, the displayed image of one frame.

제8도에서 Y-DATA는 주사구동기제어부(39)에 의해 공급되며 Y 전극 주사구동기를 한 비트씩 턴온시키는데 사용되는 주사 데이타를 나타낸다. In an eighth even Y-DATA is supplied by the scan driver control part 39 indicates the scan data used to turn on the Y-electrode scan driver bit by one. Y-CLOCK은 Y-전극주사구동기를 1비트씩 턴온 시킬시에 사용하기 위한 전송 클록펄스를 나타낸다. Y-CLOCK denotes a transfer clock pulse for use in turning on to the Y- electrode scan driver bit by bit.

Y-STB1은 Y-전극 주사 구동기를 턴온시킬 시에 사용하기 위한 타이밍 신호를 나타낸다. Y-STB1 denotes a timing signal for use in to turn on the Y- electrode scan driver. Y-STB2는 Y-전극 주사 구동기를 턴오프시킬 시에 사용하기 위한 타이밍 신호를 나타낸다. Y-STB2 denotes a timing signal for use in the turn-off to the Y- electrode scan driver.

본 예에서 X-전극공통구동기(32)와 Y-전극공통구동기(33)가 제어회로(35) 내에 내장된 공통구동기 제어부(40)에 접속된다. X- electrode common driver 32 and the Y- electrode common driver 33 in this example is connected to the common driver control unit 40 incorporated in the control circuit 35.

X 전극들(14)과 Y 전극들(15)은 인가전압의 극성을 교대로 바꿔줌으로서 모두 함께 구동된다. X electrodes 14 and Y electrodes 15 are driven all together as a zoom is changed to shift the polarity of the voltage. 따라서, 전술한 지속방전이 실행된다. Therefore, the above-described sustained discharge is performed.

제8도에서, X-UD 신호는 공통 구동기 제어부(40)에 의해 공급되어 X 공통구동기의 ON/OFF 상태를 제어하는데 사용되며 또한 전압신호(V S , V W )를 포함한다. In an eighth road, X-UD signal is supplied by the common driver control part 40 is used to control the ON / OFF states of the X common driver further includes a voltage signal (V S, V W). 공통 구동기 제어부(40)에 의해 공급되는 Y-DD 신호는 Y-전극공통구동기의 ON/OFF 상태를 제어하기 위해 사용되며, 또한 GND레벨 신호를 포함한다. Y-DD signal supplied by the common driver control part 40 is used to control the ON / OFF state of the Y- electrode common driver, and also includes a GND level signal.

제9도는 제6 및 7도에 나타낸 플라즈마 표시장치(PDP)를 구동시키는 종래 방법의 제1예의 파형도를 나타낸다. Ninth turn of claim 6 and shows a prior art method of the first example of waveforms for driving the plasma display device (PDP) shown in Figure 7.

제9도는 라인순차 구동 및 자기소거 번지 지정 모드시의 1 구동사이클을 나타낸다. Ninth turn represents one drive cycle of the line-sequential drive and self-erase mode specified address.

이 예에서는 1 구동 사이클 동안의 순서(1)에 X 전극들의 전압들을 OV에 유지하고, 동시에 1 프레임을 구성하는 모든 서브 프레임들과 연관된 Y 전극들에-Vs 전압을 걸어준다. In this example 1 gives keep the voltage of the X electrode to OV in order (1) during the driving cycle, at the same time hang the -Vs voltage to the Y electrodes associated with all sub-frames constituting one frame.

그에 따라서 서브프레임들에 상응하는 모든 표시 라인들의 파형들은 위상에 따라 재형성된다. Thereby the waveform of all the display lines corresponding to the sub-frame are formed again according to the phases.

어느 위상이 종전 프레임 내의 서브프레임들에 상응하는 표시 라인용으로 최종으로 설정됐는지를 모르기 때문에, 각 표시 라인들의 위상을 서로 동기시켜 새로운 프레임을 형성하는 것이 좋다. Since one does not know the phase is set to the final gone for a display line corresponding to the subframe in the previous frame, in synchronization with the phase of each display line with each other it is good to form a new frame. 그것이 순시(1)에서의 동작이 필요한 이유이다. That is the reason for the operation of the instantaneous (1).

그 다음 제9도의 순시(2)에서 표시 데이타를 기입하기 위해 Y-전극 주사구동기와 공통구동기에 의해 선택된 표시라인(C)과 연관된 Y 전극들에 전압(-Vs)를 걸어주어 한편 선택된 표시라인을 제외하고 다른 표시라인들(D)과 연관된 Y 전극들에 전압(OV)를 걸어준다(전압(Vs)은 지속전압이다). The subject then walk down the voltage (-Vs) to the Y electrodes associated with the selected display line (C) by the Y- electrode scan driver and common driver to write display data in the ninth degree instantaneous (2) The selected display line and it gives the walk voltage (OV) to the Y electrodes associated with the other display lines (D) (the voltage (Vs) is a continuous voltage) except for.

본 예에서는 기입전압(Vw)를 동시에 X 전극들에 기입펄스로서 입력한다. In this example, and inputs the write voltage (Vw) at the same time as the write pulse to the X electrode. 이 순시에 방전 개시전압(Vf)을 초과하는 전압이 방전공간(19)에 걸린다. The instantaneous voltage that exceeds the firing voltage (Vf) takes in the discharge space (19). 이에 의해 방전이 개시된다. Therefore, the discharge is initiated.

선택된 표시라인은 전압(Vs+Vw)을 갖는 한편 비선택된 표시라인들은 전압(Vw)을 갖는다. Meanwhile, non-selected display line selected display line is having a voltage (Vs + Vw) have a voltage (Vw).

Vs+Vw>Vf(방전개시 전압)>Vw으로 설정되면, 선택된 표시라인만이 방전될 수 있다. When Vs + Vw> Vf (discharge start voltage)> Vw is set to, it may only display the selected line is to be discharged.

순시(2)에서, 선택된 라인과 연관된 모든 셀들(10)이 기입된다. In the instant (2), all the cells 10 associated with the selected line are written.

그러므로 벽들간에 출력된 양의 표면저하(“벽전하”라 함)는 선택된 라인(C)과 연관된 X 전극들(14) 위에 피복된 보호막(MgO막) 내에 축적되는 한편, 음의 벽전하는 선택된 라인과 연관된 Y 전극들 위에 피복된 보호막(MgO) 내에 축적된다. Therefore, lowering the surface of the output amount between the wall ( "wall charges" hereinafter) is selected line (C) that is accumulated in the X electrode 14, a protective film (MgO film) coated on a associated with the other hand, the selected wall charge - of negative It is accumulated in the Y electrodes associated with the line of the protective film (MgO) coated over.

방선이 전행될 때, 벽전하들은 방전공간들(19) 내의 전계를 감소시키는 극성을 갖는다. Bangseonyi when jeonhaeng, the wall charges have a polarity that reduces the electric field in the discharge space 19. 그러므로 방전이 정지하고 1~수마이크로초 동안만 지속된다. Therefore, the discharge is stopped and only lasts for one to several microseconds.

그 다음, 순시(4)에서, 전압(-Vs)의 지속 펄스가 선택된 표시라인과 연관된 X 전극들(14)과 Y 전극들(15)에 교호로 입력된다. Then, it is input alternately to the instantaneous (4), an X electrode sustain pulses associated with the selected display line of the voltage (-Vs) (14) and a Y electrode (15).

축적된 벽전하는 상기 입력전압에 가산된다. It is added to the input voltage charge accumulated wall. 그러므로 지속방전이 발광하지 않을 것들을 제외한 모든 셀들에서 반복된다. Therefore, the sustained discharge is repeated in all the cells except those not to emit light.

이 예에서는, 순시(3)에서, 지속 펄스가 발광하지 않을 셀들(10) 내의 X 전극들에 입력된다. In this example, in the instant 3, the pulse duration is inputted to the X electrodes in the light emitting cells are not (10). 음의 벽전하가 선택된 라인과 연관된 Y 전극 위의 MgO 피막내에 축적된 후, 선택된 라인과 연관된 Y 전극들에 처음 입력된 지속펄스가 동기하여 양의 전압(Va)의 어드레스 펄스(ADP)는 발광하지 않을 셀들(10) 내의 어드레스 전극들에 선택적으로 입력된다. After the negative wall of the charge accumulated in the MgO film of the Y-electrode above associated with the selected line, an address pulse (ADP) the first sustained pulse is synchronized with a positive voltage (Va) input to the Y electrodes associated with the selected line is the light emitting It does not are selectively input to the address electrodes in the cells 10.

지속방전은 선택된 표시라인과 연관된 모든 셀들 내에서 발생한다. Sustained discharge occurs in all the cells associated with the selected display line. 어드레스 전극들에 어드레스펄스(ADP)가 입력되는 셀들에서는 특히 지속방전이 어드레스 전극들과 Y 전극들 간의 방전을 트리거한다. The cells to the address electrodes that address pulse (ADP) to input a particular sustained discharge triggers a discharge between the address electrode and the Y electrode.

결과적으로 양의 벽전하가 Y 전극들 위에 MgO막 내에 과잉으로 축적된다. As a result, positive wall charge is accumulated excessively in the MgO film over the Y electrodes.

전압(Va)이 생성된 벽전하 자체가 방전개시 전압을 초과하도록 허용하는 값으로 설정되면 외부전압 제거후, 즉 X 와 Y 전극들을 OV에 설정하고 어드레스 전극들을 접지전압에 설정후 벽전하 자체의 전압이 방전을 개시한다. When a voltage (Va) is produced wall charge itself is set to a value acceptable to exceed the discharge start voltage, after removing the external voltage, i.e. after setting the X and Y electrodes to OV, and set the address electrodes in the ground voltage, the wall charges themselves It discloses a voltage discharge.

이 방전에 대해서는 X와 Y 전극들 간의 전위차가 OV이기 때문에 방전으로부터 결과되는 공간전하 또는 벽전하는 X와 Y 전극들 위의 MgO 피막내에 축적되지 않는다. This discharge is a potential difference between the X and Y electrodes does not accumulate in the MgO coat over the X and Y electrode charge space charge or wall resulting from the discharge since the OV for.

공간전하는 방전 공간 내에서 재결합되어 중화된다. Space charges are neutralized are reunited within the discharge space. 이러한 작용을 자기 소거방전이라 한다. This action is called a self-erase discharge.

그 후, 지속펄스(-Vs)가 X와 Y 전극들에 교호로 입력되더라도 지속방전이 발생하지 않고 소거가 행해진다. Then, the sustain pulses (-Vs) is not sustained discharge does not occur even if the input alternately to the X and Y electrodes are erased is performed. 발광할 셀들에 대해서는 어드레스펄스(ADP)가 셀들의 어드레스 전극들에 입력되지 않는다. For the cells to emit light pulses address (ADP) is not input to the address electrodes of the cells.

지속방전만 발생하고 자기 소거방전을 발생하지 않는다. Only sustained discharge occurs and does not occur in a self-erase discharge.

그 후 입력된 지속펄스로서 지속방전이 반복된다. The sustained discharges are repeated as the pulse duration input thereafter.

상술한 바와 같이 구동 사이클동안 선택된 표시라인에 대한 표시 데이타가 기입된다. The display data for the selected display lines during the drive cycle as described above is written.

본예에서는 각 표시라인마다 기입이 실행된다. In this example is written is performed for each display line.

제10도는 기입용 타이밍도표이고, 여기서, W는 기입용 구동 사이클을 나타내고, S는 지속방전전용 구동사이클을 나타내고, s는 종전 프레임(또는 필드)에 대한 지속방전전용 구동 사이클을 나타낸다. Claim 10 turns a timing chart for the writing, wherein, W denotes a drive cycle for writing, S denotes a discharge lasts only drive cycle, s denotes a drive cycle for sustained discharge only the previous frame (or field).

제11도는 제6 및 7도에 보인 플라즈마 표시장치(PDP)를 구동시키는 종래의 방법의 제2예의 파형도를 나타내며, 제11도는 번지 지정/지속방전 분리스타일의 기입 지령모드에서의 1 서브프레임(또는 서브필드) 주기(SF)를 나타낸다. Claim 11 degrees one subframe in claim 6 and 7 also showing the plasma display device shows a conventional method of the second example waveform of Fig for driving (PDP), an eleventh turn addressing / sustained discharge separated style writing command mode of It represents a (or sub-field) period (SF).

이 예에서는 1 서브 프레임 주기(SF)가 적어도 리세트주기(61), 번지지정주기(62) 및 지속방전 주기(63)로 구성된다. In this example, it consists of a first sub-frame periods (SF) at least a reset period 61, an addressing period 62 and a sustained discharge period 63. 리세트 주기(61)는 1 프레임의 새로운 화상을 표시하기 직전의 종전 프레임의 서브 프레임에 관한 데이타를 소거하기 위해 제공된다. The reset period 61 is provided to erase the data on the sub-frame of the previous frame immediately before displaying a new image of one frame.

리세트 주기(61) 동안, 모든 Y 전극들에는 OV를 걸고 동시에 X 전극들에는 기입펄스전압(Vw)을 걸어준다. During the reset period 61, all the Y electrodes at the same time to make a OV X electrode, the address pulse voltage gives walking (Vw).

그 후, Y 전극들에는 전압(Vs)를 X 전극들에는 OV를 걸어주면 모든 셀들에서 지속방전이 발생한다. Then, Y electrodes has a voltage of (Vs) X electrode has a major surface to walk to the OV sustained discharge is generated in all cells. 이에 의해 전체 스크린 기입이 실행되고 그에 의해 소거펄스(EP)가 X 전극들(14)에 입력되므로 모든 셀들(10) 내에 기록된 정보가 순간적으로 소거될 수 있다. As a result, the information recorded in all the cells 10, so that this run is the erase pulse (EP) whereby full screen write input to the X-electrodes 14 can be instantly cleared. 이것이 리세트 주기(60)이다. This is a re-set period (60).

이 예에서는 리세트 주기(60) 동안 우선 모든 Y 전극들을 OV로 하면, 동시에 모든 표시라인들과 연관된 모든 셀들이 방전한다. In this example, during the reset period 60, first when all the Y electrodes to OV, and at the same time to discharge all of the cells associated with all display lines. 즉 X 전극들에 기입펄스전압(Vw)이 입력된다. That is, the pulse voltage (Vw) written to the X electrode is input. 그 다음 Y 전극들에 전압(Vs)을 입력하고 X 전극들에 동시에 OV를 걸어주면 모든 셀들에서 지속방전이 된다. Then the input voltage (Vs) to the Y electrode and the main surface at the same time to walk to the OV to the X electrodes in all discharge cells is sustained. X 전극들과 Y 전극들간에 소거방전이 발생하므로 그에 의해 벽전하들이 소멸된다(벽전하의 일부는 중화된다). Because the erase discharge is generated to the X electrodes and between the Y electrode to the wall charge is extinguished by him (which is part of the wall charge is neutralized).

리세트주기(61)는 종전의 서브프레임 동안 셀들이 발광하는지 여부에 무관하게 모든 셀들을 동일 상태에 둘 때 유용하며, 또한 방전 어드레스를 트리거하는 벽전하를 지속펄스로서 방전을 개시하지 않는 전압에 유지시키도록 한다. The reset period 61 with the voltage, and more useful for all cells regardless of whether the cells emit light during the former sub-frame in the same state, and that does not start discharge, wall charges, which triggers the discharge address as the sustain pulses and to maintain.

이 예에서는 리세트 주기(61)의 뒤를 이어 번지지정 주기(62)가 연속된다. In this example, the reset period is specified, followed by address (62) of the period (61) is continuous. 번지지정 주기(62) 동안 번지지정 방전이 라인순서로 실행되므로 셀들에 놓일 표시 데이타에 따라 셀들을 턴온 또는 턴오프할 수 있다. Address can be turned on or off the cells according to display data, since the addressing discharge for a specified period (62) running in a line order is placed in the cells.

우선, OV의 주사펄스 SCP를 Y 전극들에 입력한다. First, input a scan pulse SCP of OV to the Y electrodes. 지속방전할 또는 발광할 셀들 내의 어드레스 전극들에 전압(Va)의 어드레스 펄스(ADP)가 입력된다. An address pulse (ADP) of the voltage (Va) is input to the address electrodes in the discharge to continue, or to light-emitting cells. 따라서 발광할 셀들은 기입을 위해 방전된다. Therefore, to the light-emitting cells are discharged for writing.

이는 어드레스 전극들과 Y 전극들 간에서 직접 식별할 수 없는 미소방전을 야기한다. This causes the micro discharge that can not be directly identified in between the address electrode and the Y electrode.

그 다음 셀드(10) 내에 소정량의 전하가 축적된다. Then an electric charge of a predetermined amount is accumulated in the seldeu 10. 따라서 1 표시라인의 기입(어드레스)이 종료된다. Therefore, a write (address) of the one display line terminates.

전술한 동작은 다른 표시라인들에 대해서도 순차로 수행된다. The above-described operation is performed sequentially for other display lines. 따라서 모든 표시라인들에 대한 새로운 표시 데이타가 기입될 수 있다. Therefore, new display data for all display lines can be written.

그 후, 지속방전주기(63)동안, X 전극들과 Y 전극들에는 교호로 지속펄스전압(Vs)이 입력된다. During that, the discharge duration period after 63, and the X electrodes and Y electrodes enter a duration pulse voltage (Vs) alternately. 따라서, 지속방전이 실행된다. Accordingly, the sustain discharge is performed. 화상은 1서브 프레임의 단위들로 표시된다. Image is displayed in units of one subframe.

번지지정/지속방전 분리스타일의 전술한 기입번지 지정모드에서, 표시 스크린의 휘도레벨은 지속방전주기의 길이 또는 지속펄스들의 수에 따라 결정된다. In addressing / sustained discharge separated style aforementioned write addressing mode of the luminance level of the display screen it is determined according to the number of sustain pulses or the length of the sustain discharge period.

표시스크린 내의 화소의 휘도레벨은 각 서브프레임마다 설정조건하에서 각 서브프레임마다 지속방전주기(63) 동안 수행된 지속방전 사이클의 수에 따라 달라진다. Luminance level of the pixel in the display screen depends on the number of sustained discharge cycles performed during each sub-frame under the setting conditions for each respective sustained discharge period 63 for each sub-frame. 간단히, 휘도레벨은 지속방전주기의 길이에 따라 달라진다. Briefly, the brightness level is dependent on the length of the sustain discharge period.

원리에 있어서, 지속방전주기(63)동안 수행된 지속방전 사이클의 수가 많을수록 휘도가 더 높아지고 반대가 되면 휘도가 낮아진다. In principle, the number of sustained discharge cycles performed during sustained discharge period 63, the more the lower the luminance is more increased luminance when the opposite.

휘도 레벨을 결정하기 위해, 지속방전사이클들의 수가 상이한 가중에 의해 서로 다른 다수의 소정 서브프레임 패턴들 중 최적의 패턴을 각 서브프레임마다 선택한 다음 지속방전을 서브 프레임마다 실행한다. To determine the luminance level, the optimum pattern of the plurality of different predetermined sub-frame pattern by a number of different weights for sustained discharge cycles selected for each sub-frame to the next sustained discharge is executed for each subframe. 이 동작이 1 프레임의 모든 서브 프레임들마다 실행된 후, 프레임에 대한 휘도 레벨이 결정된다. After this operation is executed for each of all the subframes of one frame, it is determined brightness level for the frame.

이 예에서는 제12도에 나타낸 바와 같이 1 프레임이 8 서브 프레임들(SF1~SF8)로 분할된다. In this example, one frame is divided into eight sub-frames, as shown in the Figure 12 (SF1 ~ SF8). 지속방전주기(63)의 길이는 서브프레임 간에 서로 다르다. The length of the sustained discharge period 63 is different from each other between sub-frames.

리세트주기(61)와 번지지정주기(62)는 서브 프레임들(SF1~SF8) 간의 길이가 동일하다. The reset period 61 and addressing period 62 are the same as the length between the subframes (SF1 ~ SF8). 그러나, 지속방전주기(63)의 길이는 서브프레임간에 다르다. However, the length of the sustain discharge period 63 is different between the sub-frame. 예를 들어 서브프레임들(SF1~SF8)에 대한 지속방전 사이클들의 수는 1 : 2 : 4 : 8 : 16 : 32 : 64 : 128의 관계를 갖도록 설정된다. For example, the number of sustained discharge cycles for sub-frames (SF1 ~ SF8) is from 1: 2: 4: 8: 16: 32: 64: 128 is set to have a relationship. 어드레스들을 사용하여 제12도 내의 서브프레임들(SF1~SF8)로서 나타낸 패턴들 중 하나를 선택함으로써 한 프레임 내의 서브프레임들에 대한 지속방전사이클들의 수가 적당히 변경될 수 있다. Using the address to claim 12 may also be changed appropriately the number of sustained discharge cycles for sub-frames in one frame, by selecting one of the patterns shown as the sub-frames (SF1 ~ SF8) undergarment.

이 예에서는 휘도가 256 레벨들 중 하나로 선택될 수 있다. In this example, the brightness can be selected as one of 256 levels.

번지지정/지속방전 분리스타일의 번지지정 모드에 근거한 이 예는 대량의 주사라인들(표시라인들에 상응함)을 갖는 표시장치 또는 복수의 휘도레벨들을 갖는 전칼라 표시장치에 유용하다. In this example based on the addressing / sustained discharge separated style addressing modes is also useful before a color display device having (also corresponding to the display lines) having a display device or a plurality of scanning lines of the luminance level of mass. 이 번지지정모드를 위한 구성 및 동작은 예를 들어 일특개평 4-195188에 개시되어 있다. The address structure and operation for setting mode, for example, in Laid-Open No. 4-195188 discloses ilteuk.

전술한 예에서 실제의 시간할당의 일예에 관한 아래에 설명한다. Will be described below relates to an example of actual time allocation in the above-described example. 60Hz로 스크린 재기입을 행할 경우, 1프레임을 재기입하기 위해 16.6ms(1/60Hz) 걸린다. When performing rewriting the screen by 60Hz, it takes 16.6ms (1 / 60Hz) to rewrite one frame.

1 프레임에 대한 지속방전사이클의 수를 510으로 할 경우, 서브프레임(SF1)에 대한 지속방전 사이클의 수는 2이고, 서브프레임(SF2)의 경우, 4, 서브프레임(SF3)의 경우 8, 서브프레임(SF4)의 경우 16, 서브프레임(SF5)의 경우 32, 서브프레임(SF6)의 경우 64, 서브프레임(SF7)의 경우 128, 서브프레임(SF8)의 경우 256이다. And if the number of the sustain discharge cycles for one frame 510, the number of the sustain-discharge cycle for the sub-frame (SF1) is 2, in the case of the subframe (SF2), 4, in the case of the subframe (SF3) 8, for a subframe (SF4) 16, a case 256 of a sub-frame when the (SF5) 32, when the sub-frame (SF6) 64, a subframe (SF7) for 128, the subframe (SF8). 지속방전 사이클을 완료하는데 8 마이크로초 걸릴 경우, 1 프레임에 대한 모든 지속방전 사이클을 완료하는데 4.08ms 걸린다. If it takes 8 microseconds to complete a sustained discharge cycle, it takes 4.08ms to complete all the sustain discharge cycles for one frame.

8 번지 지정주기들에 나머지 12밀리초가 할당된다. 8 address is 12 milliseconds remaining allocated to the specified period.

각 서브프레임마다 번지지정주기를 완료하는데 약 1.5밀리초가 걸린다. It takes about 1.5 milliseconds to complete the addressing period for each sub-frame. 각 번지 지정주기에 선행하는 리세트 주기에 대해 약 50밀리초가 걸린다고 가정하면 500 주사라인들을 갖는 판넬을 구동시키기 위한 각 번지지정 사이클을 완료하기 위해 3 마이크로초 걸린다. If it takes about 50 milliseconds assumed for the reset period preceding each addressing period it takes 3 microseconds to complete each addressing cycle for driving a panel having 500 scanning lines.

번지지정/지속방전분리스타일의 번지지정 모드는 현재 효과적인 시간이용을 위해 AC 플라즈마 표시장치(PDP) 또는 전자 발광(EL) 표시 장채 내에 메모리를 사용하는 것으로 상이한 휘도레벨들로 화상을 표시하기 위한 가장 효과적인 모드이다. Addressing mode for addressing / sustained discharge separated style is best for displaying images at different brightness levels by using the memory in the AC plasma display device (PDP), or electroluminescent (EL) display jangchae for the current effective-hour an effective mode.

전술한 구성을 갖는 AC 플라즈마 표시장치(PDP) 또는 전자발광(EL) 표시장치를 통해 흐르는 어드레스 전류는 크게 어드레스 전극 대 어드레스 전극 용량 방전전류(이하 AA 전류라 함), 어드레스 기입전류 및 어드레스 구동손실전류로 나뉜다. AC plasma display device (PDP) having the aforementioned configuration, or electroluminescent (EL) address the current flowing through the display device is larger address electrodes for the address electrode (hereinafter referred to as AA current) capacity, discharge current, address write current, and address driver loss divided by the current.

AA 전류는 최대 어드레스 전류에서 가장 지배적이다. AA current is the most dominant in a maximum address current.

AA 전류는 판넬 내의 어드레스 전극들 간의 부유 용량을 갖는 공간을 충전 또는 방전시키는데 사용된다. AA current is used to charge or discharge a space having a floating capacitance between address electrodes in a panel.

제6도를 참조하면, 2 어드레스 전극들(A1, A2)은 서로 인접해 있으므로 용량 성분으로서 구성될 수 있다. Referring to Figure 6, the second address electrode (A1, A2) are so close to each other can be configured as a capacitance component.

아래에 표현된 전압을 갖는 구형파는 어드레스 전극(A1)에 공급될 신호로서 간주된다. A square wave having a voltage expressed below is regarded as a signal to be supplied to the address electrode (A1).

V(t) = VmF(wt) V (t) = VmF (wt)

상기식에서 F(wt)는 0 또는 1의 주파수 인수를 나타낸다. Wherein F (wt) denotes a frequency factor of 0 or 1. 어드레스 전극 (A2)이 OV이고 어드레스 전극들(A1, A2) 간의 용량이 C12일 경우 하기식이 성립된다. If the address electrode (A2) and the OV days capacitance between the address electrodes (A1, A2) to C12 expression is established.

I(t) = C12VmF'(wt) I (t) = C12VmF '(wt)

그러므로 AA 전류는 AA 용량 AA 전위차 및 어드레스 주파수에 의해 결정된다. Therefore, the current is determined by the AA AA AA capacity potential difference, and address frequency.

C12와 Vm 값은 통상적으로 변동하지 않는다. C12 and Vm values ​​are usually not fluctuate. 그러므로 피이크 어드레스 전류는 어드레스 주파수에 직접 관련된다. Therefore, the peak current is directly related to the address on the address frequency.

셀들을 지그자그 패턴으로 배열할 경우, AA 전류는 최대가 된다. If the arrangement of the cells in the jig jageu pattern, AA current is a maximum.

이 AA 전류를 확보하기 위해, 대전원장치가 필요하다. To ensure the AA current, the charging source device is required. 따라서 코스트와 설치에 있어 단점이 있다. Therefore, there is a disadvantage in cost and installation.

그러나, 지그자그 패턴은 거의 사용하지 않기 때문에 대전원장치가 항상 필요하지 않다. However, jageu jig pattern is not a charging source device does not always need to be of little use.

어드레스 전류를 실제적으로 제어할 수 없는 종래의 플라즈마 표시장치(PDP)에서는 대전원 장치가 필요하다. In the conventional plasma display apparatus (PDP) addresses a current that can not be practically controlled by the charging source device is required.

본 발명의 목적은 종래의 전술한 문제점을 해결하기 위한 것으로 전력 소모를 줄이도록 어드레스 전류를 자동으로 제어하고 전원회로를 소형화하여 효율과 경제성을 향상시킨 평면표시장치를 제공하는 것이다. An object of the present invention to provide that to reduce power consumption to be made to solve the conventional problems described above of the automatic control of the current address and to improve the efficiency and economy to reduce the size of the power supply circuit plane display device.

전술한 목적을 달성하기 위해, 본 발명은 후술되는 기술구성을 채용한다. In order to achieve the above object, the present invention employs the technical configuration described below.

구체적으로 표면상에 전극들을 갖는 적어도 2 기판을 서로 대향 인접배치하여 전극들이 서로 교차 대향하도록 한다. Specifically, placing at least two substrates having electrodes on the surface opposed to the electrode adjacent to each other to be opposed to each other intersect. 전극들 간에 형성된 복수의 교차부들이 화소들과 연관된 셀들을 구성한다. Constitute the cell associated with a plurality of intersections formed between the pixel electrodes.

각 셀은 그 셀 내의 전극에 걸리는 전압에 따라 소정의 전하를 기억하기 위한 메모리의 능력을 갖는다. Each cell has a capability of a memory for storing a predetermined charge according to a voltage applied to the electrodes in the cell.

상술한 구성을 갖는 평면표시장치는 그 위에 표시될 각 프레임에 대해 소비되는 어드레스 전류값을 검출하기 위한 어드레스 전류검출 수단과, 상기 어드레스 전류검출수단에 의해 검출된 어드레스 전류값을 소정의 기준값과 비교하기 위한 비교기와, 표시프레임과 연관된 어드레스 전극들 각각에 의해 발생된 펄스의 주파수 또는 어드레스 주파수를 제어하기 위한 어드레스 주파수 제어회로를 포함한다. A flat display having the above-described configuration unit compares the address current value detected by the address current detecting means, said address current detecting means for detecting an address current consumed for each frame to be displayed thereon and the predetermined reference value It includes an address frequency control circuit for controlling the comparator, and a frequency or frequencies of the address pulse generated by the address electrode associated with each display frame to.

본 발명의 양호한 모드들 중 하나에서는 평면 표시장치상에 표시된 1 프레임이 주사라인들에 해당하는 복수의 서브 프레임으로 임시로 분할된다. In one of the preferred modes of the present invention it is divided into a temporarily into a plurality of sub-frames for one frame displayed on the flat panel display corresponding to the scan line. 각 서브프레임들은 복수의 셀들을 선택하여 표시 데이타를 기입하는 번지 지정주기와 표시 데이타를 기입하는 셀들이 방전하여 소정 주기 동안 광을 방출하는 지속 방전 주기로 구성된다. Each sub-frame are adapted to give sustained discharge for emitting light for a predetermined period to the discharge cells to write an address specified period and the display data to write the display data by selecting a plurality of cells. 각 서브프레임 내의 지속방전주기의 길이는 가중신호인 서브프레임 어드레스 신호에 따라 변동하므로 그에 의해 평면 표시장치상에 표시할 1 프레임의 휘도레벨이 변동한다. Length of the sustain discharge period in each subframe is so vary according to the sub-frame address signal is a weighted signal varies the brightness level of one frame to be displayed on the flat display device thereby.

본 발명에 의한 평면 표시장치는 전술한 기술 구성을 채용한다. Flat display according to the present invention employs the aforementioned technical construction. 플라즈마 표시장치(PDP) 또는 전자발광(EL) 표시 장치 등의 종래의 평면 표시장치를 사용하더라도 복수의 어드레스 전극들을 통해 흐르는 어드레스 전류는 어드레스 전극들에 입력된 데이타 펄스들의 주파수를 제어함으로써 활성적으로 제어될 수 있다. The plasma display device (PDP), or electroluminescent (EL), even with the conventional flat display device such as a display device the address current flowing through a plurality of address electrodes are actively by controlling the frequency of the data pulses input to the address electrodes It can be controlled. 심지어 수정 전원회로에 의해 평면 표시장치를 훌륭히 구동시킬 수 있다. Even can wonderfully driving the flat display device by modifying the power supply circuit.

첨부도면을 참조하여 본 발명에 의한 평면 표시장치의 실시예들을 상세히 설명하면 다음과 같다. More specifically embodiments of the flat display apparatus according to the present invention with reference to the accompanying drawings as follows.

제1도는 본 발명에 의한 평면 표시장치의 원리를 나타내는 설명도이다. The first turn is an explanatory view showing the principle of a flat display apparatus according to the present invention.

제1도에서, 표면상에 전극들을 갖는 적어도 2기판(12, 13)은 전극들이 교차하도록 상호 대향 인접배치한다. In the first Figure, at least a second substrate (12, 13) having electrodes on the surface are disposed adjacent facing each other so that the electrodes intersect. 기판들(12, 13) 간에 형광체(19)를 배치한다. And placing the phosphor (19) between the substrate (12, 13). 전극들 간에 형성된 복수의 교차부들이 셀들(10)을 구성한다. Constitute the plurality of cross-sections the cells 10 formed between the electrodes.

각 셀(10)은 셀들 내의 전극에 걸리는 전압에 따라 소정의 전하량을 기억하는 메모리 능력을 갖고 있으며 또한 방전능력과 광방출능력을 갖고 있다. Each cell 10 has a memory capacity for storing a predetermined amount of charge according to a voltage applied to the electrodes in the cells, and also has the ability to discharge and light emission capability. 이러한 구성을 갖는 평면 표시장치에서는 평면 표시 장치상에 표시될 1 프레임을 주사라인들에 상응하는 복사의 서브 프레임들(SF)로 임의로 분할된다. The flat display device having such configuration are divided randomly into sub-frames of the copy that corresponds to one frame to be displayed on the flat display device to the scan line (SF). 서브프레임들(SF) 각각은 복수의 셀들(10)을 선택하여 표시 데이타를 기입하는 번지지정주기(62)와 기입된 셀들(10)을 방전시켜 광을 소정기간 동안 방출시키는 지속방전주기(63)로 구성된다. Sub-frames (SF), each discharge cycle duration (63 to by discharging the cells 10 fill the selected addressing period 62 for writing the display data to the plurality of cells 10 emit light for a period of time ) it consists.

평면 표시 장치상에 표시될 1 프레임의 휘도 레벨은 각 서브프레임(SF)의 지속방전주기(63)의 길이를 적당히 가중함으로써 변동된다. Brightness level of one frame to be displayed on the flat display device is variable by appropriately weighting the length of the sustain discharge period 63 of each subframe (SF).

평면표시장치는 평면표시 장치상에 표시될 각 프레임마다 소비되는 어드레스 전류값을 검출하기 위해 어드레스 전류검출수단(3)과, 상기 어드레스 전류검출수단(3)에 의해 검출된 어드레스 전류값을 소정 기준값과 비교하기 위한 비교기(4)와 상기 비교기(4)의 출력에 응답하여 표시프레임에 관한 어드레스 주파수를 제어하기 위한 어드레스 주파수 제어수단(5)을 포함한다. Flat display device is given the address current value detected by the address current detecting means 3, the address current detecting means 3 for detecting an address current consumed for each frame to be displayed on the flat display device reference value in response to the output of the comparator 4 and the comparator 4 for comparison to include the address frequency control means 5 for controlling the address frequencies related to a display frame.

본 발명에 의한 평면 표시장치(1)는 플라즈마 표시장치 또는 전자발광 표시장치일 수 있다. Flat display 1 according to the present invention may be a plasma display or an electroluminescent display device.

본 발명은 메모리의 능력을 발휘하도록 전하를 유지하는 어떠한 평면 표시장치에나 적용할 수 있다. The present invention can be applied everywhere any flat display device for holding an electric charge to exert a capability of a memory.

제1도에 보인 바와 같이 본 발명에 의한 평면 표시장치(1)에서는 어드레스 저류(Ia)를 검출하기 위한 어드레스 전류 검출수단(3)이 전원회뢰(2)와 어드레스 구동기(31)간에 배치된다. In the flat-screen display 1 according to the present invention as shown in Figure 1, the address current detecting means 3 for detecting an address storing (Ia) is disposed between the power hoeroe 2 and the address driver 31. 어드레스 전류검출수단(3)은 어느 특정회로에 국한되지 않고 전류 검출능력을 갖는 것이면 공지된 어떤 것이라도 좋다. An address current detecting means 3 may be known as long as it has a current detection ability, but is not limited to any particular circuit if any.

제2도는 본 발명에 사용가능한 어드레스 전류 검출 수단(3)의 구성의 일예를 나타낸다. 2 gives the example of the configuration of the available address current detecting means 3 in the present invention.

이 예에 의하면 제1도에서 어드레스 전류 검출수단(3)은 전원장치(2)와 어드레스 구동기(31)를 결합하는 라인에 접속되어 있다. According to this example, the address current detecting means 3 in FIG. 1 is connected to line coupling a power unit (2) and the address driver 31. 저항(R4)가 이 라인에 접속되어 있다. A resistor (R4) is connected to the line. 바이폴라 트랜지스터들(TR1, TR2)의 에미터들은 저항(4)을 교차 접속하고 있다. Emitters of the bipolar transistors (TR1, TR2) are cross-connected to the resistor 4.

이들의 베이스들은 공통 접속되어 있다. These may be of the base are connected in common.

트랜지스터(TR2)의 콜렉터는 저항(R3)을 통해 접지되고 트랜지스터(TR2)의 베이스에 접속되어 있다. The collector of the transistor (TR2) is grounded through a resistor (R3) is connected to the base of the transistor (TR2).

트랜지스터(TR1)의 콜렉터는 저항(R1)을 통해 접지되고 저항(R2)을 통해 캐패시터(C1)의 일단에 접속된다. The collector of the transistor (TR1) is grounded through a resistor (R1) is connected to one end of the capacitor (C1) via the resistor (R2). 트랜지스터(TR1)와 캐패시터(C1) 간의 접속은 후술될 비교기(4)에 접속된다. The connection between the transistor (TR1) and a capacitor (C1) is connected to the comparator 4 it will be described later.

본 발명에 의한 어드레스 전류검출수단(3)에 의해 검출된 어드레스 전류값은 각 프레임마다 소비되는 어드레스 전류값이거나 또는 좀더 바람직하게 복수의 연속프레임들에 관해 검출된 어드레스 전류의 평균값이다. The address current value detected by the address current detecting means 3 according to the present invention is an average value of the address current detection with regard to the respective frame address or the value of the current consumed for each or more preferably a plurality of continuous frames.

본 발명에 채택된 기본 기술사상은 전술한 문제점의 원인이 된다. The basic technical idea employed in the present invention is the cause of the problems set forth above. 왜냐하면 화상 표시를 위해 휘도 레벨을 더 높게 설정하면, 화상이 더 밝아지고 스크린은 보기 쉬워지지만 각 어드레스 전극에 입력될 데이타펄스들의 수가 증가하기 때문이다. Because setting the brightness level for the image display higher, the image is brighter, but the screen is easy to view because the increase in the number of data pulses to be input to the respective address electrodes.

다시 말해 각각 어드레스 전극을 통해 흐르는 어드레스 전류는 데이타 펄스의 주파수가 커질수록 증가한다. In other words, the address current flowing through each of the address electrodes increases the larger the frequency of the data pulses.

전술한 문제점을 해결하려고 시도한 본 발명에서는 소정 화상을 표시할 예정이고 또한 어드레스 전극을 통해 흐르는 어드레스 전류가 검출될 때와 어드레스 전류값이 소정값을 초과할 때 어드레스 전극에 입력될 표시 데이타의 주파수가 낮아지고 그 결과 어드레스 전류가 소정값 이하에 유지되는 그러한 표시 장치이다. In the attempt to solving the above invention will display a predetermined image, and also the address electrode a frequency of the time the address current is detected flowing through the displayed address current value to be input to the address electrode when it exceeds a predetermined value, the data is As a result, the lower and the current address is one such display apparatus is held below a predetermined value.

본 발명에서는 검출된 어드레스 전류가 소정값을 초과할 때 각 서브프레임의 지속방전 주기내의 지속방전 사이클들의 어느 것이 실행되지 않는다. When the present invention, a detected address current exceeds a predetermined value which is not performed of the sustained discharge cycle in the sustained discharge period of each subframe. 다시 말해, 지속방전은 그것이 행해질 것으로 추측되는 소정의 순시에 수행되지 않는다. In other words, the sustained discharge is not performed at a predetermined instant, probably it is to be done. 또다른 방법으로 지속방전이 수행되더라도 정보가 출력되어 소정의 어드레스 전극에 의해 발생된 화소 표시데이타에 대한 ON/OFF 펄스의 주기가 외관상 단출될 수 있다. Further sustained discharge is performed by other means, even if the information is output is the period of the ON / OFF pulse for pixel display data generated by a given address electrode may be apparent danchul.

본 발명에서 제어될 어드레스 주파수는 복수의 어드레스 전극들의 각각에서 발생되는 펄스 주파수이다. An address frequency to be controlled in the present invention is a pulse frequency generated in each of the plurality of address electrodes.

본 발명에 의하면, 어드레스 전극을 통해 흐르는 어드레스 전류는 개별적으로 제어될 수도 있다. According to the invention, via address address current flowing through the electrode it may be individually controlled.

실제에 있어서, 평면 표시장치(1)의 판넬(30)의 전체를 통해 흐르는 어드레스 전류의 합은 좀더 효율적인 제어를 위해 검출된다. In practice, the sum of the address current flowing through the whole of the panel 30 of the flat panel display 1 is detected for more efficient control.

그러므로, 어드레스 전류값은 평면 표시장치 상에 표시될 1 프레임 단위로 또는 복수의 프레임 단위로 검출되어 전술한 제어에 사용하기 위해 평균화된다. Therefore, the address current value detected by 1 in units of frames or a plurality of frames to be displayed on the flat display device are averaged for use in the above-described control.

본 발명에 의한 평면 표시 장치내의 표시 스크린을 위한 휘도레벨 제어방법은 전술한 종래기술에 기초한다. Luminance level control method for a display screen in a flat display apparatus according to the invention is based on the prior art.

그러므로 구체적 설명은 생략한다. Therefore, detailed description thereof will be omitted. 휘도 레벨제어에서 1 프레임을 구성하고 Y 전극(15)과 연관된 복수의 서브프레임 또는 표시라인들 내의 지속방전주기들의 길이들 즉, 지속방전 주기들 내의 지속방전 사이클들의 수가 제12도의 서브프레임들(SF1~SF8)로서 나타낸 8단계 패턴들로부터 하나의 패턴 또는 복수의 패턴들을 선택함으로써 설정된다. The up one frame from the luminance level control and the Y electrode 15, a plurality of sub-frame or the lengths of the sustained discharge period within the display line that is, sustained-discharge cycle number of the 12th degree subframe of sustained discharge cycle in the associated with the ( It is set by selecting one pattern or a plurality of patterns from the pattern shown as step 8 SF1 ~ SF8). 지속방전 주파수들이 설정된 서브프레임들의 어드레스들 예를 들어 RDI0-RID7가 프레임의 표시데이타(DATA)에 첨부된다. The sustained discharge frequencies are set to the address of the sub-frame, for example RDI0-RID7 is attached to the display data (DATA) of the frame.

전술한 바와 같이, 8단계 서브프레임 패턴들(SF1~SF8) 중 하나 또는 그의 조합을 사용하여 256 레벨로 변화하는 휘도의 표시를 가능하게 한다. Use as described above, step 8, the sub-frame patterns (SF1 ~ SF8) one or a combination thereof to enable the display of brightness varying in 256 levels.

본 발명에서는 어드레스 주파수 제어수단(5)은 서브프레임 내의 어느 셀들이 선택될지를 결정하는 서브프레임 어드레스 신호 또는 RDI0-RDI7 중 어느 것을 입력하기 위한 입력포트(40)와 상기 비교기(4)의 출력 신호에 응답하여 제공되는 R0~R7 중 어느 하나 또는 제어신호를 입력하기 위한 입력포트(41)를 각각 가지며 서로 병렬로 접속되는 복수의 게이트 수단(42)을 포함한다. The output signal of the input port 40 and the comparator 4 for inputting to the present invention any of the address frequency control means 5, the sub-frame address signal or RDI0-RDI7 of determining whether any cells are selected in the sub-frame It has an input port 41 for inputting a control signal of response either or R0 ~ R7 which is provided to each one another includes a plurality of gate means 42 which are connected in parallel. 복수의 게이트 수단(42)을 제어함으로써, 소정의 서브프레임 어드레스 신호의 출력은 관련 어드레스 주파수를 감소시키도록 제어된다. By controlling the plurality of gate means 42, the output of a given sub-frame address signal is controlled so as to reduce the relevant address frequencies.

본 발명에 의한 비교기(4)는 예를 들어 제2도에 나타낸 바와 같이, 어드레스 전류검출수단(3)의 출력을 공급받는 A/D변환기(43)와, 어드레스 전류값에 관련하여 사용되는 기준 전류값을 기억하는 적당한 기억수단인 기준 데이타 출력수단(45)으로 구성된다. A comparator (4) according to the present invention may include, for example, the second as shown in Fig., The address and the current detection means (3) A / D converter 43 is supplied the output of the reference used in connection with the address current value is composed of a reference data output means (45) suitable storage means for storing a current value.

비교기(4)는 또한 A/D 변환기(43)에 의해 제공된 데이타를 기준데이타 출력수단(45)에 의해 제공된 데이타와 비교하여 A/D 변환기(43)에 의해 제공된 데이타가 기준 데이타보다 더 큰 값을 나타낼 때 소정의 제어신호를 출력하는 비교회로(46)와, 이들 수단의 작용을 제어하기 위한 연산논리부(CUP)(44)를 포함한다. Comparator 4 is also A / D converter, a larger value is compared with the provided by the reference data output means 45, the data provided by the 43 data and provided by the A / D converter (43) data than the reference data, to indicate includes arithmetic logic unit (CUP) (44) for controlling the comparison circuit 46 and the action of these means for outputting a predetermined control signal.

본 발명에 의한 비교기(4)는 제2도에서 나타낸 바와 같이 후술될 어드레스 주파수 제어 수단(5)에 3 독립 제어신호들(SFEN0, SFEN1, SFEN2)을 출력한다. The comparator according to the present invention (4), and outputs the three independent control signals (SFEN0, SFEN1, SFEN2) to the address frequency control means 5 which will be described later, as shown in FIG. 2. 제어신호들(SFEN0, SFEN1, SFEN2)은 검출된 어드레스 전류값에 따라 변화되는 논리상태를 갖는다. The control signals (SFEN0, SFEN1, SFEN2) has a logic state which changes depending on a detected address current value.

제3도는 비교기의 출력신호들(SFEN0, SFEN1, SFEN2)의 논리상태의 일예를 나타낸다. It shows an example of the logical state of the output signal of the comparator 3 turns (SFEN0, SFEN1, SFEN2).

본 발명에 의한 어드레스 주파수제어수단(5)은 제2도에 나타낸 바와 같이, 서브프레임 내의 어느 셀들이 선택될지를 결정하는 서브프레임 어드레스 신호 또는 RDI0~RD17 중 어느 것을 입력하기 위한 입력포트(40)와 어드레스 주파수 제어수단(5)에 내장된 제어신호발생 수단(50)의 출력신호들인 소정의 제어신호들을 출력하는 R0~R7 중 어느 것 또는 제어신호를 입력하기 위한 입력포트(41)를 포함한다. An address frequency control means according to the present invention (5) is a second degree input port 40 for inputting to, any of the sub-frame address signal or RDI0 ~ RD17 to determine whether any cells are selected in the subframe as shown in It includes the address frequency control means 5, the input port 41 for inputting R0 ~ R7 which one or a control signal of outputting a predetermined control signal, which are output signals of the control signal generating means 50 embedded in the .

복수의 게이트 수단(42)을 제어함으로써 소정의 서브프레임 어드레스 신호의 출력은 관련 어드레스 주파수를 변동하도록 발생된다. By controlling the plurality of gate means 42 outputs a predetermined sub-frame address signal is generated so as to change the relevant address frequencies.

본 발명에 의한 제어신호발생수단(50)은 비교기(4)의 출력신호들(SFEN0, SFEN1, SFEN2)에 응답하여 출력단자들(R0~R7)을 통해 제3도에 보인 전압 레벨들을 갖는 신호들을 출력하는 한 어느 논리회로라도 좋다. Control signal generating means 50 according to the present invention is a signal having the voltage levels shown in FIG. 3 in response to the output signal of the comparator (4) (SFEN0, SFEN1, SFEN2) via the output terminal (R0 ~ R7) a logic circuit which may even outputting.

제3도에 나열된 진리치는 제어신호발생 수단(50)에 의해 제공된 신호들의 논리상태를 결정한다. The determines the logic state of the signal provided by the Figure 3 control signal generating means 50, the truth values ​​are listed in.

즉, 비교기(4)의 출력신호들(SFEN0, SFEN1, SFEN2)의 논리상태들은 어드레스 전류의 검출값에 따라 변화한다. That is, the logic state of the output signal of the comparator (4) (SFEN0, SFEN1, SFEN2) are changed according to the detected value of address current. 제어신호발생수단(50)의 출력단자들로부터 나온 출력신호들의 논리상태들은 출력신호들(SFEN0, SFEN1, SFEN2)의 논리상태들의 조합에 의해 결정된다. The logic state of the output signal from the output terminal of the control signal generating means 50 are determined by a combination of logic states of the output signals (SFEN0, SFEN1, SFEN2).

이 예에서는 어드레스 주파수 제어수단(15)에 AND 게이트회로(42)를 포함하고, 서브프레임 어드레스신호(RDI7)가 큰 휘도레벨 또는 고지속방전주파수가 특정회된 서브프레임을 나타내는 어드레스를 나타내고, 또한 서브프레임 어드레스 신호(RDI0)가 적은 휘도 레벨 또는 저지속방전 주파수가 특정화되는 서브프레임을 나타내는 어드레스를 나타냈다고 가정하면, 이 경우에, 검출된 어드레스 전류값이 작으면, 비교기(4)의 출력신호들(SFEN0, SFEN1, SFEN2)은 로우(low)이다. In this example, it includes an AND gate circuit 42 to the address frequency control means 15, and the sub-frame address signal (RDI7) is a luminance level or a notice in the discharge frequency indicates the address for a specific time a sub-frame, and the output signal of the sub-frame address signal assuming (RDI0) is shown an address which indicates a small brightness level or a low sustained discharge subframe frequency is specified, in this case, if the detected address current value is small, the comparator 4 s (SFEN0, SFEN1, SFEN2) is low (low).

그러므로 제어신호발생수단(50)의 출력단자들로부터 출력된 출력신호들은 하이(high)로 구동된다. Therefore, the output signal outputted from the output terminal of the control signal generating means (50) are driven high (high).

검출된 어드레스 전류값이 상술한 바와 같이 작으면, 모든 AND 게이트회로(42)가 개방되기 때문에 서브프레임 어드레스신호들(RDI0~RDI7) 중 어느 것이 입력된다. If any of the detected address current value is small as described above, the sub-frame address signal, since all the AND gate circuit 42 is open (RDI0 ~ RDI7) that is input.

그 다음 어드레스 신호는 게이트 회로(47)를 통해 제어수단(15)에 의해 출력되어 판넬구동 제어부(38)내 이 공통 구동제어부에 공급된다. The next address signal is output by the control means 15 via the gate circuit 47 is supplied to the drive control unit in a common panel drive control section 38. 그 다음 지속 방전이 실행된다. Followed by continued discharge it takes place.

검출된 어드레스 전류값이 약간 더 크면, 비교기(4)의 출력신호(SFEN0)는 하이로 구동되는 한편 출력신호들(SFEN1, SFEN2)은 로우에 유지된다. The detected address current value is slightly larger, the output signal (SFEN0) of the comparator 4 is driven high while the output signals (SFEN1, SFEN2) is kept in low.

전술한 상태에서 제3도의 진리지표로부터 맹백한 바와 같이, 제어신호발생수단(50)의 출력단자(R0)로부터의 출력신호는 로우가 된다. The output signal from the output (R0) of the control signal generating means 50 as described maengbaek from 3 degrees true surface in the above-described state is low. 출력단자들(R1~R7)을 통해 제공된 다른 출력 신호들은 하이에 유지된다. Other output signals provided via the output terminals (R1 ~ R7) are kept in high.

서브프레임 어드레스 신호(RDI0)가 입력될 때라도, 서브프레임 어드레스 신호(RDI0)는 제어수단(5)에 의해 출력되지 않고 마스크된다. Even when the sub-frame address signal (RDI0) input, the sub-frame address signal (RDI0) is masked is not output by the control means 5. 이에 의해 마스크된 신호부분만큼 어드레스 주파수를 감소시킨다. In the signal portion to reduce the frequency as an address masked by.

다시 말해, 검출된 어드레스 전류값이 약간 더 크기 때문에 서브프레임 어드레스 신호들(RDI0~RDI) 중 어느 것이 전류의 증가를 보상하도록 마스크된다. In other words, the mask which is to compensate for the increase in current of the detected address current value of the sub-frame address signal due to some larger (RDI0 ~ RDI).

이에 의해 어드레스 주파수가 낮아진다. As a result, the frequency is lowered by the address.

본 발명에서는 제어신호발생수단(50)의 출력 단자(R0)로부터의 출력신호가 마스크된다. In the present invention, the output signal from the output (R0) of the control signal generating means 50 is masked. 왜냐하면, 출력신호가 적은 휘도레벨을 특정화하는 서브프레임을 나타내는 서브프레임 어드레스신호이기 때문이다. This is because it is the sub-frame address signal that indicates a sub-frame of the output signal is characterized by low luminance level. 즉, 그러한 서브프레임 어드레스신호가 제거되어 전체 프레임의 휘도의 변동에 거의 영향을 주지 않는다. That is, such a sub-frame address signal is removed little effect on the variation of the brightness of the entire frame.

마찬가지로 검출된 어드레스 전류가 큰 값을 가질 때, 비교기(4)의 출력신호들(SFEN0, SFEN1)은 제3도의 진리치표로부터 명백한 바와 같이 하이가 되지만 다른 출력신호(SFEN2)는 로우에 유지하고, 제어신호발생수단(50)은 출력단자들(R0~R2)로부터의 출력신호들은 로부터로우로 구동되지만 출력단자들(R3~R7)로부터의 다른 출력신호들은 하이에 유지된다. When the address current detecting likewise have a large value, the output signal s (SFEN0, SFEN1) is at a high, as is apparent from the third degree truth chipyo but different output signals (SFEN2) of the comparator 4 is maintained low and, control signal generating means (50) output signals from the output terminal (R0 ~ R2) are driven from a low but the other output signals from the output terminals (~ R3 R7) are kept in high.

전술한 상태에서, 서브프레임 어드레스신호들(RDI0~RDI2)이 데이타로서 입력되더라도 서브프레임 어드레스 신호들(RDI0~RDI2)은 제어수단(5)에 의해 출력되지 않고 마스크된다. In the foregoing state, the sub-frame address signal (RDI0 ~ RDI2) is inputted as the data of the sub-frame address signal (RDI0 ~ RDI2) is masked is not output by the control means 5.

이에 의해 마스크된 신호들의 주파수만큼 어드레스 주파수를 감소시킨다. In as much as the frequency of the signals masked by reducing the address frequency.

본 발명에 의한 휘도레벨 제어를 실행하기 위한 절차의 일예를 제4(A) 및 4(B)도의 플로우챠트를 참조하여 이하에 설명한다. An example of a procedure for executing brightness-level control according to the present invention, see claim 4 (A) and the flow chart 4 (B) degrees is described below.

본 발명의 평면 표시장치에서는 단계(1)에서 화상표시가 개시한다. The flat display apparatus according to the present invention is an image display started in step (1). 단계(2)에서, 주어진 조건들인 초기 데이타를 설정하도록 초기화를 실행한다. In step (2), and executes the initialization to set the initial data, which are given conditions.

그 다음 단계(3)으로 진행하여 1 프레임의 화상이 표시될 때, 어드레스 전류 검출의 서브루틴의 실행을 가능하게 하기 위한 인터럽트 이네이블 신호(interrupt enable signal)가 V SYNC 신호와 동기하여 출력된다. That when the image of the next one frame advances to step (3) display, an interrupt enable signal for enabling execution of the address of the current detecting subroutine (interrupt enable signal) is output in synchronism with the V SYNC signal. 그 다음 단계(4)로 진행하여 서브루틴이 개시된다. The process proceeds to the next step (4) is started subroutine.

단계(5)에서 검출된 어드레스 전류값(Ia)은 기준전류값(Ia REF )과 비교된다. The address current value detected in the step (5) (Ia) is compared with a reference current value (Ia REF). 만일 Ia 값이 Ia REF 값보다 크면, 단계(6)으로 진행한다. If the Ia value is larger than Ia REF value, the flow advances to step (6). 그 다음 전술한 제어가 실행된다. It is then executed the above-described control. 그 다음 단계(7)로 진행한 다음 단계(4)로 복귀된다. That one proceed to the next step 7, and returns to the next step (4).

만일 단계(5)에서 Ia 값이 Ia REF 갑보다 크지 않은 것으로 밝혀지면, 단계(7)로 곧바로 진행한 후 단계(4)로 복귀된다. When the ten thousand and one value Ia shown to not greater than REF shell Ia in step (5), it returns to step 4, then proceeding directly to step (7).

이 예에서는 칼라 표시 장치를 실시할 시에 전술한 제어수단(5)이 3색 즉, 적, 청, 녹 각색마다 제공된다. In this example, namely a control means 5, the three colors described above to be performed when a color display device, is provided for each red, blue, green adaptation. 그 다음 전술한 동작은 각색마다 실행된다. Then the above-mentioned operation is executed every color.

어드레스 주파수제어수단(5)의 다른 예에서는 제3도에 보인 AND 게이트회로들(42)이 예를 들어 OR 게이트 회로들로 교체될 수 있다. In another example of the address frequency control means 5 of the AND gate circuit shown in FIG. 3 (42), for example, may be replaced by an OR gate circuit. 이 경우에, 제5도에 보인 진리치표는 제어 신호발생수단(50)의 출력단자들로부터의 신호들을 제어하도록 채용된다. In this case, the truth chipyo shown in FIG. 5 is adopted to control signals from the output terminal of the control signal generating means (50).

이 예에서는, 전술한 예와 달리, 서브 프레임 어드레스 신호들(RDI0~RDI7) 중 어느 것도 입력되지 않더라도, 서브프레임 어드레스 신호들(RDI0~RDI7) 중 필요한 것들이 검출된 어드레스 전류값(Ia)에 따라 출력된다. In this example, unlike the example described above, even if none is entered in the sub-frames, the address signal (RDI0 ~ RDI7), according to the sub-frame address signals (RDI0 ~ RDI7) the address current value (Ia) detecting ones require, is output. 따라서 어드레스 주파수들이 제어될 수 있다. Thus, the address frequencies are to be controlled.

이 경우에는 제12도에 나타낸 진리치표가 채용된다. In this case, the truth is employed chipyo shown in the Figure 12. 선택된 서브프레임을 나타내는 모든 서브프레임 어드레스 신호들은 하이가 된다. All the sub-frame address signals indicating selected sub-frames are high.

지금까지 설명한 바와 같이, 본 발명에 의하면, 어드레스 주파수는 어드레스 전류의 증가에 대처하여 자동으로 제어된다. As described so far, according to the present invention, address frequencies are automatically controlled to cope with an increase in address current. 따라서 어드레스 전력이 기준값 이하로 제한될 수 있다. Therefore, the address power can be limited to less than or equal to the reference value.

이에 의해 소형 전원 장치가 가능하다. Thereby it is possible to compact the power unit.

본 발명의 평면 표시장치에 채용된 전술한 제어방법은 종래의 라인순차 자기소거형 또는 종래의 일괄식 기입/소거형의 번지지정 모드에 적용될 수 있다. The above-described control method employed in the flat display apparatus according to the present invention can be applied to a conventional line sequential self-erasure type or a conventional batch-type writing / addressing mode for erasing form.

Claims (10)

  1. 표면상에 전극들을 각각 갖는 적어도 2기판을 서로 대향 인접배치하여 상기 전극들이 서로 대향 교차되게 하고, 상기 전극들간에 형성된 복수의 교차부들은 화소로서 작용하며, 전극에 입력되는 전압에 따라 소정의 전하량을 기억하기 위한 메모리의 능력을 갖는 셀들을 구성하는 평면 표시장치에 있어서, 상기 평면 표시장치상에 표시될 각 프레임마다 소비되는 어드레스 전류값을 검출하기 위한 어드레스 전류검출 수단과, 상기 어드레스 전류검출수단에 의해 검출된 어드레스 전류값을 소정의 기준값과 비교하기 위한 비교기와, 상기 비교기의 출력에 응답하여 표시 프레임과 연관된 어드레스 전극들 각각에 의해 발생된 펄스의 주파수 또는 어드레스 주파수를 제어하기 위한 어드레스 주파수 제어수단을 포함하는 것이 특징인 평면 표시장치. By placing at least two substrates each having electrodes on the surface from each other opposite adjacent make the electrodes intersect are opposed to each other, and a plurality of intersections formed between said electrodes functions as a pixel, and a predetermined amount of charge according to the voltage applied to the electrode in the flat display device constituting a cell having a capacity of memory, the flat panel display address current detecting means for detecting an address current consumed for each frame to be displayed on the said address current detecting means for storing the an address frequency control for controlling the frequency or the address frequency of the pulse generated by the address electrodes, each associated with a comparator, a display frame in response to an output of the comparator to the detected address current value is compared with a predetermined reference value by the flat display device is characterized by comprising means.
  2. 제1항에 있어서, 상기 평면 표시장치는 플라즈마 표시장치인 것이 특징인 평면 표시장치. The method of claim 1, wherein the flat display device is a flat display device is characterized by the plasma display apparatus.
  3. 제1항에 있어서, 상기 평면 표시장치는 전자발광 표시장치인 것이 특징인 평면 표시장치. The method of claim 1, wherein the flat display device is a flat display device, characterized in that the electroluminescent display device.
  4. 제1항에 있어서, 상기 어드레스 전류 검출수단에 의해 검출된 상기 어드레스 전류값은 각 프레임마다 소비된 어드레스 전류값의 평균값인 것이 특징인 평균표시장치. The method of claim 1, wherein said address current detecting means to said address current value detected by the average value of the display device is characterized by having an average of address current consumed for each frame.
  5. 제1항에 있어서, 상기 어드레스 주파수 제어수단은 연관된 서브 프레임 내의 어느 셀들을 선택해야 할지를 결정하는 서브프레임 어드레스 신호를 입력하기 위한 입력포트와, 상기 비교기의 출력에 응답하여 제공되는 제어신호를 입력하기 위한 입력포트를 각각 갖는 서로 병렬로 접속된 복수의 게이트 수단을 포함하며, 상기 복수의 게이트 수단을 제어함으로써 소정의 서브프레임 어드레스 신호의 출력이 제어되어 상기 어드레스 주파수를 줄이는 것이 특징인 평면 표시장치. Claim to in input a control signal provided in response to an output of said address frequency control means includes an input port for inputting a sub-frame address signal that determines whether to select any cell in the associated sub-frame, the comparator to one of the preceding claims and the input port includes a plurality of gate means connected in parallel to one another having, respectively, by controlling said plurality of gate means predetermined output is controlling a flat display device is characterized by reducing the address frequency of the sub-frame address signal.
  6. 제1항에 있어서, 상기 어드레스 주파수 제어 수단은 연관된 서브프레임 내의 어느 셀들을 선택해야 할지를 결정하는 서브프레임 어드레스 신호를 입력하기 위한 입력포트와, 상기 비교기의 출력에 응답하여 제공되는 제어신호를 입력하기 위한 입력포트를 각각 갖는 서로 병렬로 접속된 복수의 게이트 수단을 포함하며, 상기 복수의 게이트 수단을 제어함으로써 소정의 서브프레임 어드레스 신호출력이 발생되어 상기 어드레스 주파수를 변동시키는 것이 특징인 평면 표시장치. Claim to in input a control signal provided in response to an output of said address frequency control means includes an input port for inputting a sub-frame address signal that determines whether to select any cell in the associated sub-frame, the comparator to one of the preceding claims and the input port includes a plurality of gate means connected in parallel with each other, each having, in the flat display device by controlling said plurality of gate means is output a predetermined sub-frame address signal is generated is characterized to change said address frequencies.
  7. 제1~6항 중 어느 한 항에 있어서, 상기 평면표시 장치상에 표시될 단일 프레임은 주사라인들에 대응하는 복수의 서브프레임들로 임시로 분할되고, 상기 각 서브프레임은 적어도 복수의 셀들이 선택되어 표시데이타를 기입하는 번지지정주기와 상기 표시 데이타로 기입되는 상기 셀들이 소정기간 동안 광을 방출하도록 방전되는 지속방전주기로 구성되며, 1 프레임의 서브프레임 내의 지속조기들의 길이들은 상기 평면표시상에 표시될 프레임의 휘도레벨들을 변동시키도록 적당히 가중되는 것이 특징인 평면 표시 장치. Of claim 1-6 as set forth in wherein a single frame to be displayed on the flat display device is divided into a temporarily into a plurality of sub-frames corresponding to scanning lines, wherein each sub-frame to at least a plurality of the cells specified address to select the writing of display data is periodic and is the cell to be written to the display data are configured to give sustained discharge is a discharge to emit light for a period of time, the lengths of the sustained early in one frame of the sub-frame are the flat display phase to vary the brightness level of the frame to be displayed on the flat display device is characterized by being suitably weighted.
  8. 제1항에 있어서, 상기 어드레스 주파수 제어수단은 상기 어드레스 전류감출 수단에 의해 검출된 상기 어드레스 전류의 변동에 응답하여 서브프레임 어드레스 신호 마스킹 수단에 의해 선택된 서브 프레임 어드레스신호들 중 적어도 하나를 마스킹하여 어드레스 주파수를 제어하는 것이 특징인 평면 표시장치. The method of claim 1, wherein said address frequency control means includes an address by masking at least one of the sub-frame address signals selected by a sub-frame address signal masking means in response to a variation of said address current detected by means of said address current conceal the flat display device is characterized by controlling the frequency.
  9. 제6항에 있어서, 상기 복수의 서브프레임들 중 임의의 서브프레임에서 상기 서브프레임 어드레스 신호출력의 발생이 상기 어드레스 전류의 변동에 응답하여 번지 지정주기 내에서 지정되는 것이 특징인 평면 표시장치. 7. The method of claim 6 wherein the plurality of the subframes in any of the flat display device is characterized to be specified within the period specified by the address generation of the sub-frame address signal output in response to a variation of said address current in the sub-frame.
  10. 제9항에 있어서, 상기 서브프레임 어드레스 신호의 발생정지는 비교적 짧은 기간의 지속방전 주기를 갖는 서브프레임으로부터 주로 실행되는 것이 특징인 팽면 표시장치. Claim 9 wherein the sub-frame address signal is generated in the stop display characteristics to be primarily executed from the sub-frame having a duration period of the discharge device in a relatively short period of time paengmyeon.
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