KR970003641Y1

KR970003641Y1 - WAIT STATE Generator

Info

Publication number: KR970003641Y1
Application number: KR2019940021211U
Authority: KR
Inventors: 신종섭
Original assignee: 대우중공업 주식회사; 석진철
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 1997-04-23
Anticipated expiration: 2004-08-22
Also published as: KR960009430U

Abstract

내용없음.None.

Description

WAIT STATE Generator

제1도는 본 고안에 따른 대기상태 발생기를 도시한 회로도.1 is a circuit diagram showing a standby generator according to the present invention.

제2도는 마이크로프로세서가 대기상태를 갖는 상태 천이도.2 is a state transition diagram in which the microprocessor has a standby state.

제3도는 마이크로프로세서의 동작타이밍에 관련된 대기상태신호의 상관타이밍을 도시한 도면이다.3 is a diagram showing correlation timing of a wait state signal related to operation timing of a microprocessor.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 쉬프트레지스터(shift register) 12 : 인버터(inverter)10: shift register 12: inverter

14 : 앤드게이트(AND gate) 16 : 리셋트입력부14: AND gate 16: reset input unit

18 : 시리얼립력부 20 : 스위칭수단18: serial lip force 20: switching means

22 : 인버터(inverter) 24 : 출력부22: inverter 24: output unit

R1, R2 : 저항R1, R2: resistance

본 고안은 마이크로세서의 주변소자에 사용되는 장치에 관한 것으로, 특히 마이크로프로세서에 정상 동작명령보다 긴 액세스 시간이 요구되는 저속의 주변소자를 인터페이스 할 수 있도록 하는 대기상태(WAIT STATE) 발생기에 관한 것이다.The present invention relates to a device used in a peripheral device of a microprocessor, and more particularly, to a WAIT STATE generator that allows a microprocessor to interface with a low speed peripheral device requiring a longer access time than a normal operation instruction. .

일반적으로 마이크로프로세서의 동작은 내부의 시스템클럭에 의해 특정되는 기계싸이클동안 이루어지므로, 클럭주파수를 높여 기계싸이클에 걸리는 시간을 짧게함으로써 시스템을 향상시킬 수 있는 것이고, 또한 마이크프로세서의 일련의 제어명령에 따라 액세스되는 주변장치도 특정한 기계싸이클에 의해 이루어지는 바, 만약 주변장치가 마이크로프로세서의 제어명령에 따른 액세스시간이 소정의 기계싸이클에 따른 시간적 요구조건들에 만족되지 못하는 경우에는 서로 인터페이스할 수 없는 것이다. 따라서 시스템 향상을 위하여 고속의 마이크로프로세서를 채택하는 경우에는 저속의 주변소자도 마이크로프로세서에 상응하는 것으로 교체할 수 밖에 없어, 경제적으로 상당한 부담을 줄 뿐아니라 고속화된 마이크로프로세서의 기능에 호환되는 주변소자가 미처 개발되지 못한 경우에는 전체시스템을 바꿀 수 없게되는 경우도 생길 수 있다.In general, since the operation of the microprocessor is performed during the mechanical cycle specified by the internal system clock, it is possible to improve the system by increasing the clock frequency and shortening the time required for the mechanical cycle. Peripherals accessed accordingly are also made by specific machine cycles, which means that peripherals cannot interface with each other if the access time of a microprocessor's control instructions does not meet the temporal requirements of a given machine cycle. . Therefore, when a high-speed microprocessor is adopted to improve the system, low-speed peripherals have to be replaced with microprocessor equivalents, which can be economically burdened and compatible with the functions of the high-speed microprocessor. If it is not developed, it may be impossible to change the whole system.

이에 본 고안은 상기한 바와같은 제 문제점을 해소시키기 위한 것으로 마이크로프로세서의 동작상태에 일정한 대기상태를 삽입시켜, 긴 액세스 시간으로 시간적 요구조건을 만족시키지 못하는 저속의 주변소자를 인터페이스할 수 있도록 하는 장치를 제공하는 데 그 목적이 있다.In order to solve the above problems, the present invention inserts a constant standby state into the operation state of the microprocessor, and allows an interface of a low-speed peripheral device that does not satisfy the time requirement with a long access time. The purpose is to provide.

이러한 목적을 달성하기 위한 본 고안의 대기상태 발생기는, 마이크로프로세서의 시스템클럭에 정에지트리거(rising edge trigger)되고, 동작명령에 부논리클리어되는 쉬프트레지스터가 상기 마이크로프로세서에 기계싸이클을 연장시키는 출력신호를 전달함과 동시에 스위칭수단과 인버터를 통해 시리얼 입력부의 일측 입력단자로 귀환시켜 기계싸이클의 연장타이밍을 조정할 수 있도록 구성된 것을 특징으로 한다.The standby state generator of the present invention for achieving this purpose, the output of the shifting edge is triggered on the system clock of the microprocessor, the shift register negatively cleared to the operation instruction to extend the mechanical cycle to the microprocessor. It is characterized in that it is configured to adjust the extension timing of the mechanical cycle by transmitting a signal and returning to the one input terminal of the serial input unit through the switching means and the inverter.

이하 첨부한 예시도면을 참조하여 본 고안을 자세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안에 따른 대기상태 발생기의 회로도를 도시한 것으로, 이를 참조하여 본 고안의 구성을 설명하면, 시스템클럭에 정에지트리거(edge trigger)될 때 2개의 시리얼 입력을 받아 다수의 병렬출력을 하는 쉬프트레지스터(10)와 : 인버터(12)와 앤드게이트(14)가 직렬로 연결되어 마이크로프로세서의 제어신호를 입력받아 상기 쉬프트레지스터(10)를 부논리 리셋트시키는 리셋트입력부(16) : 상기 쉬프트 레지스터(10)의 입력단자에 정논리 입력시키는 시리얼입력부(18) : 상기 쉬프트레지스터(10)의 출력신호를 마이크로프로세서에 전달함과 동시에 스위칭수단(20)과 인버터(22)를 통해 시리얼 입력부(18)의 일측 입력단자로 귀환시키는 출력부(24)로 구성된 것이다.1 illustrates a circuit diagram of a standby generator according to the present invention. Referring to the configuration of the present invention with reference to the present invention, a plurality of parallel outputs are received by receiving two serial inputs when an edge trigger is applied to a system clock. The shift register 10 and the inverter: A reset input unit 16 connected to the inverter 12 and the end gate 14 in series to receive a control signal of a microprocessor and to negatively reset the shift register 10. : Serial input unit 18 for positive logic input to the input terminal of the shift register 10: The output signal of the shift register 10 to the microprocessor and at the same time through the switching means 20 and the inverter 22 It is composed of an output unit 24 for returning to one input terminal of the serial input unit 18.

이와같이 구성되는 본 고안의 작용을 제2도 및 제3도를 참조하여 설명하되, 여기에서 설명되는 마이크로프로세서의 동작상태는 인텔(INTEL : 회사이름)의 8086 마이크로프로세서의 동작상태이다.The operation of the present invention configured as described above will be described with reference to FIGS. 2 and 3, wherein the operating state of the microprocessor described here is the operating state of the Intel 8086 microprocessor.

상기 8086마이크로프로세서의 읽기 또는 쓰기의 동작은 4개의 상태 즉, T1, T2, T3 및 T4를 하나의 기계 싸이클로 하여 동작되는 데, 8086마이크로프로세서는 주변장치의 긴 액세스시간을 맞추어 주기 위하여 대기상태라고 부르는 Tw를 가지고 있어, 마이크로프로세서가 상태 T1에서 번지를 제공하면 이번지에 해당하는 주변장치가 상태 T2부터 액세스되고, 상태 T3에서 마이크로 프로세서의 READY 입력단자에 H를 가하여 클럭주기의 정수배가 되는 시간만큼 기다려 줄 것을 요구할 수 있고, 쉬프트레지스터(10)의 출력부(24)에서 발생되는 대기상태 발생 논리신호가 이 입력단자에 가해지면 마이크로프로세서의 기계사이클은 T4상태 대신에 Tw상태로 들어가며 마이크로프로세서의 기계싸이클은 T4상태로부터 계속된다. 일단 하나의 대기상태로 들어가면 마이크로프로세서가 외부로 제공하는 모든 상태들은 T3의 마지막순간의 상태로 고정되어 제어명령의 상태를 연장시켜 주므로써 긴 액세스 시간을 갖는 저속의 주변장치를 정상적으로 제어할 수 있도록 하여준다.The read or write operation of the 8086 microprocessor is operated in four states, T1, T2, T3, and T4 as one machine cycle, and the 8086 microprocessor is called a standby state in order to match the long access time of the peripheral device. With a calling Tw, if the microprocessor provides a address in state T1, this time the peripheral device is accessed from state T2, and in state T3, H is applied to the microprocessor's READY input terminal for an integer multiple of the clock period. If the wait state logic signal generated at the output 24 of the shift register 10 is applied to this input terminal, the microcycle machine cycle goes into the Tw state instead of the T4 state. The machine cycle continues from the T4 state. Once entered into one standby state, all of the states provided by the microprocessor to the outside are fixed at the last moment of T3, extending the state of the control command, allowing normal control of low-speed peripherals with long access times. Do it.

만약 다수개의 대기상태를 기계사이클에 넣으려면 상기 출력부(24)에 구비된 스위칭수단(20)을 조정하여 출력된 논리신호를 인버터(22)를 통하여 시리얼입력부(18)로 귀환시킴으로써 조정할 수 있는 것이고, 이에따라 주변장치에 액세스되는 시간은 요구되는 기계사이클만큼의 대기상태를 유지하게 되는 것이다.If a plurality of standby states are to be put into the machine cycle, it is possible to adjust by switching the switching means 20 provided in the output unit 24 by returning the output logic signal to the serial input unit 18 through the inverter 22. Thus, the time to access the peripheral device is to maintain the standby state for the required mechanical cycle.

또한 마이크로프로세서의 동작명령에 따라 가변될 수 있는 대기상태의 입력시기는 동작명령에 따른 리셋트후 순차적으로 반전동작이 이루어지는 상기 쉬프트레지스터(10)의 다수의 출력단자중 소정의 단자를 선택함으로써 조정가능하다.In addition, the input timing of the standby state, which can be varied according to the operation command of the microprocessor, is adjusted by selecting a predetermined terminal among a plurality of output terminals of the shift register 10 in which an inversion operation is sequentially performed after a reset according to the operation command. It is possible.

이상에서 서술된 실시예는 특정 마이크로프로세서에 대하여 서술되고 있지만, 이는 모든 점에서 단순한 예시에 불과한 것이고 이를 가지고 한정적으로 해석해서는 안되며, 단지 본 고안의 진정한 정신 및 범위내에 존재하는 변형예는 모두 본고안의 청구범위에 속하는 것이다.Although the embodiments described above are described with respect to specific microprocessors, these are merely examples in all respects and should not be construed as limited thereto, and all modifications existing within the true spirit and scope of the present invention are not intended. It belongs to a claim.

Claims

Shift register 10 that receives two serial inputs and performs multiple parallel outputs when an edge trigger is triggered to the system clock: the inverter 12 and the end gate 14 are connected in series to control the microprocessor Reset input unit 16 for receiving a signal and negatively reset the shift register 10: Serial input unit 18 for positive logic input to an input terminal of the shift register 10: of the shift register 10 A standby generator comprising an output unit 24 for transmitting an output signal to a microprocessor and simultaneously returning the output signal to one input terminal of the serial input unit 18 through the switching means 20 and the inverter 22.