KR970000064B1 - 멀티 레벨 심볼 동기화 회로 - Google Patents

멀티 레벨 심볼 동기화 회로 Download PDF

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프랭크 윌라드 데이비드
조지 미텔 제임스
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토마스 지. 베리
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    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binay samples, e.g. add/subtract logic for correction of receiver clock

Abstract

내용 없음.

Description

[발명의 명칭]

멀티 레벨 심볼 동기화 회로

[도면의 간단한 설명]

제1도는 복조된 4레벨 주파수 변조된 신호에 대한 아이 패턴(eye pattern)의 도시적 표시.

제2도는 이상(out-of phase)과 동상(in-phase) 멀티 레벨 FM 신호와 복원된 클럭신호 사이의 관계를 도시한 타이밍도.

제3도는 본 발명에 따른 멀티 레벨 심볼 동기화 회로의 전기적 블록도.

제4도는 본 발명에 따라 활용되는 아날로그 대 디지털 변환기의 전기적 블록도.

제5도는 본 발명에 따라 활용되는 상태 변경과 크기 검출기의 전기적 블록도.

제6도는 본 발명에 따라 활용되는 심볼 동기화 제어기의 제1실시예의 전기적 블록도.

제7a도는 본 발명에 따라 활용되는 대역폭 제어기의 전기적 블록도.

제7b도는 본 발명에 따라 활용되는 대역폭 제어기의 동작을 예시하는 타이밍도.

제8a도는 본 발명에 따라 활용되는 루프 카운터의 전기적 블록도.

제8b도는 본 발명에 따라 활용되는 루프 카운터의 동작을 예시하는 타이밍도.

제9a도는 본 발명에 따라 활용되는 심볼 복원 회로의 전기적 블록도.

제9b 내지 9d도는 본 발명에 따라 활용되는 심볼 복원 회로의 동작을 예시한 타이밍도.

제10a 및 10b도는 본 발명에 따라 제1실시예의 동기화 제어기를 활용하는 멀티 레벨 심볼 동기화 회로의 동작을 예시한 타이밍도.

제11도는 본 발명에 따라 활용되는 제2실시예의 심볼 동기화 제어기의 일부를 도시한 전기적 블록도.

제12도는 본 발명에 따른 제2실시예의 동기화 제어기를 활용하는 멀티 레벨 심볼 동기화 회로의 동작을 예시한 타이밍도.

제13도는 본 발명에 따라 활용되는 제3실시예의 심볼 동기화 제어기의 전기적 블록도.

제14도는 본 발명에 따른 제3실시예의 동기화 제어기에 활용되는 대역폭 제어기의 전기적 블록도.

제15도는 본 발명에 따라 제1 및 2실시예의 동기화 제어기를 이용하는 멀티 레벨 심볼 동기화 회로의 동작을 예시한 흐름도.

제16도는 본 발명에 따라 구성된 동기화 회로를 이용한 통신 수신기의 전기적 블록도.

[발명의 상세한 설명]

[발명의 배경]

본 발명은 일반적으로 심볼 동기화 회로 분야에 관한 것으로 더욱 상세하게는 멀티 레벨(mulit-level) 주파수 변조된 정보를 동기화하는데 적합한 심볼 동기화 회로(symbol synchronizer)에 관한 것이다.

[종래 기술의 설명]

선택적인 호출 페이징 시스템과 같은 디지털 통신 시스템은 여러해 동안 2진 디지털 신호전송 포맷(binary digital signaling formats)을 사용하여 왔다. 그러한 디지털 신호전송 표맷이 이용될 때 주파수 시프트 키잉(freguency shift keying:FSK) 같은 변조 기술을 사용하여 디지털 정도는 캐리어로 변조되었으며, 여기서 디지털 정보는 캐리어상으로 직접 FM 변조된다. 수신기내에서, 주파수 시프트 키잉된 캐리어는 복조되어, 다음으로 제한기를 통해 처리되며, 이후 임의의 공지된 기술을 사용하여 수신된 신호와 비트를 동기화를 이루도록 처리되는 디지털 신호를 제공한다. 기술된 바와같은 그러한 변조 및 복조기술은 초당 약6000비트 이하의 데이타 비트 레이트 같은 낮은 데이타 비트 레이트에서는 매우 효과적이지만, 동시방송 전송 시스템에서의 동기화 문제에 따라 더 높은 데이타 비트 레이트에서는 효과적이지 못하다. 그 결과, 더 낮은 심볼 레이트(symbol rate)로 더 높은 데이타 처리를 하는데는 다른 변조 기술이 요구된다. 더 낮은 심볼 레이트로 더 높은 데이타 처리를 하도록 하는 그런 변조기술중 하나가 4레벨 FM 같은 멀티 레벨 주파수 변조기술을 사용하는 것이다.

통상의 주파수 시프트 키잉된 변조와 비교하여 4 레벨 FM은 주어진 데이타 심볼 레이트에 대해 두배의 데이타 처리가 가능하도록 한다. 제1도에서 보듯이, 4 레벨 FM 신호는 안정된 데이타 값의 비교적 적은 시간주기와 심볼상태 사이에 여러 가지 변환이 일어날 수 있는 비교적 큰 시간 주기를 가진다. 그 결과, 디지털 심볼을 검출하는데 이용되는 현재의 기술은 수신된 데이타의 중앙을 적절하게 찾는데 극히 큰 적분 시간을 요한다. 그러한 커다란 적분 시간은, 수신기에 대해 많은 심볼 변환의 평균에 동기하도록 요구하므로써, 그러한 멀티 레벨 FM 변조 기술의 효력을 떨어뜨린다. 이러한 요구조건은 수신기의 배터리 절약 요인을 감소시키고 획득(acquisition)을 위한 신호의 더 많은 오버헤드를 요한다. 따라서, 필요한 것은 멀티 레벨 FM 변조 시스템에서 심볼 동기화를 빠르게 이루는 것이며, 또한 이것은 역시 데이타의 긴 스트링동안에 심볼 동기화의 주기적인 조절을 가능하게 한다.

[발명의 요약]

멀티 레벨 데이타 신호를 수신하는 통신 수신기용 심볼 동기화 회로(symbol synchronizer)가 기술되며, 상기 회로는, 소정의 시간 주기를 갖는 기준 클럭 신호를 발생시키는 기준 클럭 발생기와, 소정의 시간주기동안 수신된 멀티 레벨데이타 신호내에서 야기되는 상태 변경을 검출하여, 그 검출된 상태 변경에 상응하는 시간 위치를 식별하는 시간 위치 값을 발생하는 상태 변경 검출기와, 발생된 시간 위치값에 대해 전체 시간 위치값을 누적하는 누산기와, 수신된 멀티 레벨 데이타 신호와 관련하는 기준 클럭신호의 위상을 조절하도록 전체 시간위치 값에 응답하는 위상 조절 회로를 포함한다.

수신된 멀티 레벨 데이타 신호를 동기화하는 방법이 기술되며, 상기 방법은 소정시간 주기를 갖는 기준 클럭 신호를 발생하는 단계와, 소정의 시간 주기동안에 수신된 멀티 레벨 데이타 신호내에서 발생하는 상태변경을 검출하여 그 검출된 상태 변경에 상응하는 시간위치를 식별하는 시간 위치값을 발생하는 단계와, 발생된 시간 위치값에 대해 전체 시간 위치값을 누적하는 단계와, 누적된 전체 시간 위치값에 응답하여 수신된 멀티 레벨 데이타 신호와 관련하는 기준 클럭 신호의 위상을 조절하는 단계를 포함한다.

[적절한 실시예의 설명]

도면에 있어서, 제1-16도는 본 발명에 따른 멀티 레벨 심볼 동기화 회로(multi-level symbol synchronizer)를 예시한다. 특히, 제1도는 복조된 4레벨 주파수 변조된 데이타 신호에 대한 아이 팬터(eye pattern)의 도시적 표시이다. 그래프의 세로 축은 헤르츠와 같은 주파수 단위로 측정된 송신된 멀티 레벨 데이타 신호의 순간 편차(instantane ous deviation)와 볼트로 측정된 수신기내의 상응하는 복조기 출력 전압을 나타낸다. 도면에서 볼 수 있듯이, 4레벨 신호에 대한 신호 편차는 소정의 4개 편차값 사이에서 변한다: +△2, +△1, -1△, -2△ 헤르츠, 실제 편차 주파수는 송신된 데이타와 특정 채널 간격(channel spacing)에 대해 채택된 심볼 레이트의 함수라는 것을 역시 알 것이다. 그 다음에 복원된 복조기 출력 전압은 VL과 VH볼트사이에서 변화한다. 실제 복원된 복조기 출력전압은 복조기의 특정 디자인과 송신된 데이타 신호의 편차 함수이다. 최대 복조기 출력 전압(VH)과 최소 복조기 출력 전압(VL)에 부가하여, 3개의 다른 소정의 복조기 출력 전압이 VTHL, VTHM, VTHH로 도시되고 이들은 복원된 4 레벨 데이타 신호를 정의하는데 사용된 임계 전압을 나타낸다. 수평축은 1/10 밀리초의 시간단위로 측정된 시간을 도시하고 이것은 예를 들어 1초의 데이타 신호당 6000 심볼에 해당한다. 다른 데이타 신호 레이트에 대해 시간단위는 이에 따라 변한다는 것을 알 것이다. 도시된 아이 패턴은 임의 4레벨 데이타 신호를 나타내는데, 이는 정상적인 데이타 전송에서 마주하게 되는 바와 같이, 수신기에서의 파형과 송신기에서의 스플래터 필터링에 따라 비교적 좁은 스펙트럼 대역폭으로 제한된다. 두 개의 주어진 레벨사이의 전압 횡단(traverse)에 따른 복조기 출력 전압의 변화는 적절한 어느 순간에서의 이전에 전송된 데이타 패턴에 의해 야기된 데이타 필터의 충전용량의 변화에 기인한다.

제2도는 데이타 심볼 복언에 활용되는 바와같은, 멀티 레벨 복조된 FM 신호와 이상 및 동상인 복원된 클럭신호 사이의 관계를 도시한 타이밍도이다. 이상(Out-of phase) 클럭신호(202)는 멀티 레벨 복조된 FM 신호(200)아 관련하여 도시된다. 본 발명의 바람직한 실시예에서, 정상적인 데이타 신호 샘플은 복원된 클럭 신호(202)의 하강 에지 (204:falling edge)에서 발생하고, 도시된 바와 같이, 복원된 클럭신호(202)와 이상이되는 멀티 레벨 복조되 FM 신호(200)의 샘플링은 심볼 복원이 잘못될 가능성이 높게된다. 대조적으로, 샘플 중심에서 발생하는, 복원된 클럭 신호(212)의 심볼 샘플 에지(214)와 동상인 멀티 레벨 복조된 FM 신호(210)의 샘플링은 올바른 심볼 복원의 가능성을 높게 한다. 아래 상세히 기술될 멀티 레벨 심볼 동기화 회로의 동작에서, 실례로 16X에서 복원된 클럭 주파수가 도시된, 복원들 클럭신호(202)에 대해 소정의 시간 관계를 갖는 샘플클럭(206)이 발생한다. 제2도에 도시된 바와 같이, 복원된 클럭 신호(202) 동안에 발생된 각각의 샘플 클럭 펄스에 대해, 숫자 값(208)이 할당되어 복원된 클럭(202)에 대한 샘플 클럭 펄스의 시간위치를 식별한다. 본 발명의 바람직한 실시예에서, 각각의 샘플 클럭 펄스는 복원된 클럭신호(202)의 논리 1부분 동안에 1부터 8까지의 양의 정수값과, 복원된 클럭신호(202)의 논리 0부분 동안에 -8부터 -1까지의 음의 정수값이 할당된다.

+8의 시간 위치값을 갖는 샘플 클럭 펄스와 -8의 시간 위치값을 갖는 샘플클럭 펄스사이에 심볼 샘플 에지(204)가 발생하여 복원된 클럭의 하강 에지를 나타낸다.

제3도는 본 발명에 따른 멀티 레벨 심볼 동기화 회로의 바람직한 실시예를 도시한 전기적 블록도이다. 상기에 기술된 4레벨 FM 변조된 신호와 같은 멀티 레벨 FM 변조된 신호가 안테나(302)에 의해 인터셉트되어 수신기(304)에 연결된다. 수신기는 공지된 방식으로 FM 변조된 신호를 수신하여 복조한다. 수신기(304)의 복조된 출력은, 수신된 4레벨 FM 변조된 신호의 순시 주파수 편차를 나타내는 방식으로 전압 진폭으로 변화하여, 결국 임의 데이타 시퀀스에 의해 변조된 임의적으로 변조된 FM 신호에 대해 제1도에 도시된 바와 같은 4개의 전압크기 단계를 갖는 복조된 데이타 신호가 되는 신호 파형이 된다.

제3도로 돌아가서, 복조된 데이타 신호는 심볼 동기화 회로(306)의 입력단 특히, A/D 변환기(308)의 입력단에 연결된다. A/D(308)는 복조된 데이타 신호를 복조된 데이타 신호에 해당하는 4개 전압 크기 단계의 각각에 해당하는 4개의 2비트 2진 워드 또는 2진 비트쌍으로 변환된다.

수신기의 출력은, 변화하는 진폭값을 갖는 복조된 데이타 신호의 스트림으로, 이것은 어느 순간에라도 적절히 A/D(308)의 출력에서 발생되는 전압 진폭 레벨에 상응하는 2진 비트의 스트림이 된다. 2진 비트쌍의 시퀀스는 상태 변경 및 크기 검출기 회로(310)의 입력단에 연결된다. 상태 변경과 크기 검출기 회로 (310)는 소정의 여러 예상된 심볼 레이트로 동작하는 수정 제어 발진기와 같은 타이밍 수단(312)으로부터 샘플 클럭 입력을 역시 수신한다.

타이밍 수단(312)은 복원된 클럭신호의 16배 큰 레이트를 갖는 16X 샘플 클럭(313을 발생하여 제2도에 도시된데로 심볼당 16샘플 클럭 펄스 간격을 발생한다. 수신 복조된 데이타 신호와 복원된 클럭신호 사이의 심볼 동기화를 위해 필요한 해상의 정도에 따라 따른 샘플 클럭 레이트가 이용될 수 있다는 것은 공지의 사실아리는 것을 알 것이다.

제3도로 돌아가, 본 발명에 다른 제1실시예에서, 상태 변경 및 크기 검출기 회로 (310)는 주기적으로 2진비트 쌍을 샘플링하여, 하나의 복조된 데이타 신호 전압 진폭 레벨로부터 또다른 레벨까지의 변환(transitions) 동안에 일어나는 바와 같은, 복조된 데이타 신호에서 일어나는 어떤 상태 변경을 검출한다. 본 발명에 따른 제2실시예에서, 상태 변경 및 크기 검출기 회로 (310)는 역시 복조된 데이타 신호의 상태 변경의 크기를 검출한다. 상태 변경 및 크기 검출기 회로 (310)에 의해 유도된 상태와 크기 정보의 변화는 하기에 기술되는 바와같이 처리되도록 제어기(314)의 입력단에 연결된다.

제어기(314)는 하기에 상세히 기술되듯이 타이밍 수단(312)으로부터 16X 샘플 클럭(313)과 루프 카운터(318)로부터 복원된 클럭 신호와 루프 카운터 신호를 수신하여 복조된 데이타 신호가 복원된 클럭 신호와 비교하여 빠르거나 늦은 것을 나타내는 얼리(early) 또는 레이트(LATE) 복원된 클럭 조절을 유도하도록 상태와 크기 정보의 변화를 처리한다. 복원된 빠르고 늦은 클럭 조절 신호는 복원된 클럭 신호의 조절을 제어하는 대역폭 제어기(316)에 연결되며 이는 하기에 상세히 기술된다.

대역폭 제어기(316)는 외부 제어기(도시안됨)로부터 대역폭 제어 신호(BWC)와 타이밍 수단(312)으로부터 16X 샘플 클럭(313)을 수신한다.

외부 제어기는 메시지 전송 동안에 활용되는 신호전송 프로토콜을 응답하여, 널리 공지된 방식으로 얻어지는 프레임 동기화를 따르는 대역폭으로 제어기(316) 대역폭을 스위칭한다. 대역폭 제어 신호(BWC)는 하기에 상세히 기술되듯이 동기화 획득 모드(synchronization acquistion mode) 동안에는 복원된 클럭 신호의 계속적인 조절을 가능하게 하거나, 또는 동기화 지속 모드(synchronization maintenance mode)동안에는 복원된 클럭 신호의 계속적인 조절이 되지 않게 한다. 복조된 데이타 신호가 복원된 클럭 신호와 비교하여 앞서가거나 빠를 때, 대역폭 제어기(316)는 복원된 양의(positive)클럭 조절 신호(INC)를 제공한다. 복조된 데이타 신호가 복원된 클럭 신호와 비교하여 지연되거나 늦을 때, 대역폭 제어기(316)는 역시 복원된 음의(negative) 클럭 조절 신호(DEC)를 제공한다. 하기에 상세히 기술되듯이, 양 및 음의 복원된 클럭 조절 신호는 하나 이상의 16X 샘플 클럭 주기와 같은 주기동안 발생되며 복원된 클럭 신호를 발생하는 루프 카운터(318)에 연결된다.

루프 카운터(318) 역시 16X 샘플 클럭 또는 복원된 클럭 신호 레이트의 32배인 적어도 32X 샘플 클럭에 연결된다. 본 발명의 제1실시예에서, 복원된 양의 클럭 조절 신호가 루프 카운터(318)에 연결될 때, 32X 샘플 클럭이 루프 카운터에 연결되고, 루프 카운터가 2카운트를 하여 그에따라 심볼주기의 1/8에 해당하는 시간만큼 복조된 데이타 신호에 대해 복원된 클럭을 진행시킨다. 복원된 음의 클럭 조절 신호가 루프 카운터 무용하게(disable)될 때, 16X 샘플 클럭은 루프 카운터(318)에 연결되고, 루프 카운터가 한 카운트의 카운트하는 것을 금지하여 심볼 주기의 1/16에 해당하는 시간만큼 복조된 데이타 신호에 대한 복원된 클럭을 지연한다. INC 또는 DEC 신호가 없는 경우, 루프 카운터는 16X 샘플 클럭에 연결되고 샘플 클럭마다 한개씩 카운트된다.

A/D 변환기(308)의 출력단에서 발생된 2진 비트쌍을 16X 샘플 클럭과 복원된 클럭 신호와 함께 역시심볼 회로(320)에 연결된다. 하기에 자세하게 설명될 바와같이, 심볼 복원 회로(320)는 지연 복원된 클럭 신호와 관련하여 복조된 데이타 신호의 최종 조절을 제공하게 된다.

제4도는 본 발명에 따른 멀티-레벨 심볼 동기화 회로에서 활용되는 A/D 변환기(308)의 한 실시예를 전기적 블록도로 나타내고 있다. 도시된 실시예에 있어서, 보조된 데이타 신호는 세개의 한계 검출기 회로(402,404 및 406)의 제1입력에 연결되며, 이들 회로는 전압 비교기 회로를 사용하여 적절히 구성되어진다. 함께 검출기(402)의 제2입력은 제1도에 도시되는 고전압 진폭 한계 VTHH에 일치하는 제1전압 기준(408)에 연결된다. 한계 검출기(406)이 제2입력은 제1도에 도시되는 중간 전압 진폭 한계 VTHM에 일치하는 제2전압기준(410)에 연결된다. 한계 검출기(406)의 제2입력은 제1도에 도시된 저전압 진폭 한계VTHL에 일치하는 제3전압 기준(412)에 연결된다. 전압 기준 회로(408,410 및 412)는 종래 기술에 잘 알려져 있으며, 온도와 같은 주변 조건에 대해 복조기 출력을 따르도록 적절히 보상되어지고, 또한 수신된 신호 최대 및 최소 전압범위로부터 동적으로 얻어질 수 있게 된다. 한계 검출기회로(402,404 및 406)이 출력 각각은 복조된 데이타 신호 전압 진폭값에 상응하는 2진 비트쌍을 발생하기 위해 입력 신호를 해독하는 디코더 회로(414)의 입력에 연결된다. 하기의 표 Ⅰ은 설명된 A/D 변환기(308)의 동작에 대한 진리표를 제공한다.

복조된 데이타 신호 진폭

요약하면, 표 Ⅰ에서 알 수 있는 바와같이, A/D 변환기(308)의 출력은 복조된 데이타 신호의 네개의 전압 진폭 레벨에 상응하는 네개의 2비트 2진워드중 하나 또는 2진 비트쌍이며, 도시된 바와같이 2진 데이타의 그레이 코드(gray code) 표현을 나타내고 있고, 복조된 데이타가 어떠한 데이타가 어떠한 두 인접한 전압 레벨간을 변화할 때 2진의 비트쌍들중의 단지 하나만이 상태를 변경한다.

제5도는 본 발명에 따른 멀티 레벨 심볼 동기화 회로에 활용하는 상태 변경 및 크기 검출기 회로(310)의 전기적 블록도를 나타낸다. A/D 변환기에 의해 발생된 2진 비트쌍들은 상태 변경 및 크기 검출기 회로(310)의 데이타 입력에 연결되여, 지연 회로(502)의 입력과 프로그램 가능 논리 어레이(PLA1: 504)에 연결된다. 지연회로(502)는 16X 샘플 클럭 레이트로 클럭 발생되는 D0 및 D1 심볼 입력에 연결된 두개의 클럭 발생되는 D 플립플롭을 사용하여 적절히 구성되어진다. 원-셧(one-shot)과 같은 다른 동기 및 비동기 지연 요소들은 D0 및 D1 심볼 입력에 연결되어 원하는 지연을 제공하게 할 수 있다.

복조된 데이타 신호들은 16X 샘플 클럭을 사용하여 지연 소자(502)로 주기적으로 클럭되어져, 이전 (previous: P1 및 P0) 및 새로운(new: N1 및 N0)데이타 신호 시퀀스를 제공하며, 이들은 프로그램 가능한 논리 어레잉(504)에 연결되고 상태 변경이 발생하는 때를 결정하도록 이전 및 새로운 데이타 신호의 현재 셋을 비교한다. 프로그램가능한 논리 어레이(504)는 어레이의 제1출력에서 상태 변경 출력 신호를 발생한다. 본 발명에 따른 실시예에 있어서, 프로그램가능한 논리회로(504)는 또한 이전 및 새로운 데이타 신호의 전압 진폭값을 비교하며, 이전 및 새로운 데이타 신호들의 현재 셋 간의 크기차(magnitude difference)에 상응하는 2비트 2진 크기신호(M1, M0)를 발생하게 한다. 하기의 표 Ⅱ는 본 발명의 프로그램가능한 논리 어레이(504)의 동작에 대한 진리표를 제고한다.

요약하면, 표 Ⅱ로부터 알수 있는 바와 같이, 상태 변경 및 검출기 회로(310)는 M0 및 M1값으로 식별되는 2진 비트쌍들간의 크기차는 물론 에지 신호로서 확인되는 복조된 데이타의 2진 비트쌍들간의 상태 변경을 검출한다. M0 및 M1값은 0(M1=0, M0=1), 2(M1=1, M0=0), 3(M1=1, M0=1)의 크기 차를 식별한다.

제6도는 본 발명에 따라 구성된 심볼 동기화 제어기(314)의 제1실시예를 나타내는 블록도이다. 상기에서 제3도에 대하여 설명된 바와같이, 상태 변경 및 크기 검출기 회로(310)에 의해 발생된 상태 변경 정보만이 처리된다. 루프 카운터(318)에 의해 발생된 시간 위치 정보를 나타내는 루프 카운터는 가산기(606)의 제1입력에 연결되는데 이는 종래 기술에 널리 공지된 클럭되지 않은 6비트 2진 가산기이다. 가산기(606)의 제2입력은 여섯개의 단일 비트 데이타 선택기 회로(610-601')로부터 유도된다.

가산기(606)의 여섯 출력은 프로그램기능 논리 어레이(PLA2: 616)의 입력에 연결되고, 여섯개의 AND 게이트를 포함하는 AND 게이트 어레이(622)의 제1입력에 연결된다. AND 게이트 어레이(622)의 제2입력은 상태 변경 및 크기 검출기 회로(310)에 의해 발생된 상태 변경 신호에 연결된다. AND 게이트 어레이(622)의 출력은 데이타 레지스터(608)의 입력에 연결된다. 또한 하기에 자세히 설명될, 상태 변경 및 크기(622)의 출력은 데이타 레지스터(608)의 입력에 연결된다. 또한 하기에 자세히 설명될, 상태 변경 및 크기 검출기 회로(310)에 의해 발생된 상태 변경 신호로부터 유도된 인에이블 입력과, 16X 샘플 클럭 및, 로드(LOAD) 입력 신호가 데이타 레지스터(608)에 연결된다.

루프 카운터(318)로부터 유도된 카운터=8 입력신호와, RS 플립-플롭(618)과 같은 제1플립플롭의 Q 출력이 프로그램가능 논리어레이(616)에 연결된다. RS 플립-플롭(618)의 셋 입력은 상태변경 및 크기 검출기 회로(310)에 의해 발생된 상태 신호의 변경에 연결된다. RS 플립-플롭(618)의 리셋 입력은 D 플립-플롭(620)과 같은 제2플립-플롭의 Q 출력에 연결된다.

또한, D 플립-플롭의 Q 출력은 데이타 레지스터(608)의 로드 입력에 연결된다. D 플립-플롭(620)의 데이타 입력은 프로그램가능 논리어레이(616)의 리셋 출력에 연결되며, 클럭 입력은 16X 샘플 클럭에 연결된다.

각각의 단일 비트 데이타 선택기 회로는 NOR 게이트(612) 및 인버터(614)를 포함한다. NOR 게이트(612)의 출력은 가산기(606)의 제2입력의 최하위 비트(LSB)에 연결된다. 남아있는 단일 비트 데이타 선택기(610')의 다섯개의 NOR 게이트 출력은 가산기(606) 제2입력의 소정 입력 비트에 연결된다. NOR 게이트(612)의 제1입력은 단일 비트 데이타 선택기(610')의 NOR 게이트의 다른 제1입력에 연결되며, D 플립-플롭(620)의 Q 출력에 연결된다. NOR 게이트(612)의 제2입력은 인버터(614)의 출력에 연결된다. 인버터(614)의 입력은 데이타 레지스터(608) 출력의 최하위 비트(LSB)에 연결된다. 남아 있는 단일 비트 데이타 선택기(610')의 다섯 인버터로의 입력 각각은 데이타 레지스터(608)의 소정 출력 비트에 연결된다.

동작시, 심볼 동기화 제어기(314)는 다음과 같이 동작한다. 루프 카운터(318)는 초기에 -8로 세트되어 카운트 +8로 도달되기까지 각 16X 샘플 클럭 펄스에 대한 시간에서 한 카운트씩 증가되어진다. 루프 카운터는 가산기(606)의 제1입력에 연결되고, 이 가산기는 하기에 설명될 바와같이 데이타 레지스터(608)에 기억된 이전의 값에 루프 카운터를 가산한다.

심볼 동기화 제어기(314)의 동작을 완전히 이해하기 위하여, 몇몇의 초기 동작조건이 규정되어져야 한다. RS 플립-플롭(618)의 Q 출력 및 D 플립-플롭(620)의 Q 출력은 각각 초기에 논리 0으로 가정되며, 데이타 레지스터(608) 내용은 초기 논리 0cm로 세트되도록 가정된다. 가정된 조건은 초기화 시퀀스의 사용없이 심볼 동기화 제어기(314)의 동작중에 정규적으로 발생한다. 하기의 표 3은 본 발명의 프로그램가능 논리 어레이(616)의 동작에 대한 진리표를 제공한다.

동작시, 프로그램가능 논리 어레이(616)는 얼리(EARLY) 또는 레이트(LATE) 검출 신호를 발생하여, 루프 카운터 카운트 소정 샘플 주기내의 적어도 한 에지의 검출에 이어 여덟(=8)과 동일하게 될 때, 식별된 소정의 샘플링 주기의 끝에서 데이타 레지스터(608) 내용의 로드(LOAD)를 제공한다. 데이타 레지스터(608)로의 로드 입력은 초기화를 위해 데이타 레지스터에 AND 게이트 어레이(622)의 출력이 적재되게 한다. 상태 변경 및 크기 검출 회로(310)로부터의 상태 변경 신호는 논리 0이며, 데이타 레지스터는 0으로 적재(load)된다. 상태 변경 신호가 논리 1일 때, 데이타 레지스터는 다음 통합 간격의 시작을 형성하는 현재 루프 카운터로 적재된다.

개별 에지의 정확한 시간위치의 잇점을 가지지 않는 종래 기술의 2짐 심볼 동기화 회로와 같지 않게, 다중 에지 검출은 소정의 샘플링 주기내에 심볼 동기화 제어기(314)에 의해 처리되며, 그 결과 총 샘플링 주기중에 에지 검출 정보 시간의 통합이 있게 되어, 심볼 동기화 및 심볼 센터 샘플링의 보다 정확한 결정을 가능하게 한다.

제6도에 도시된 바와같이 심볼 동기화 제어기의 동작으로 돌아가면 단일 심볼 데이타 선택기 회로(610,610')은 D 플립-플롭(620)의 논리 0의 Q출력에 의해서 데이타 레지스터의 현재 내용을 가산시(606)의 제2입력에 제공될 수 있도록 상기 레지스터의 현재 내용은 초기에 0으로 세트되어 있다. 단일 비트 데이타 선택기 회로(610,610')가 인에이블되고 현재의 샘플 클럭 주기에 있어서 현재의 루프 카운터가 0일 때 가산기(606)의 출력은 현재의 데이타 레지스터 내용(608)의 합이 된다. 상태 변경 펄스가 데이타 레지스터(608)의 인에이블(ENABLE) 입력에 나타날 때 가산기(606)의 출력은 단지 데이타 레지스터(608)로 적재된다.

상태 변경이 샘플 클럭 주기내에서 검출될대, 가산기(606)의 현재 루프 카운터에 가산되는 데이타 레지스터(608)의 내용은 데이타 레지스터(608)로 적재된다. 부가적인 에지 검출이 미리 결정된 샘플 시간 간격내에서 검출됨에 따라, 현재의 루프 카운터는 데이타 레지스터(608)의 이전의 내용에 적재된다.

검출되는 상태 변경에 따라 시간 위치에 의존하는 상태 변경 정보의 상기 누적은 전체의 소정의 샘플 시간간격 동안에 상태 변경 정보의 통합이 이루어진다.

상태 변경이 상태 변경 및 진폭 검출 회로(310)에 의하여 검출될 때, 상태 변경 펄스는 또한 RS 플립-플롭(618)의 셋(S) 입력에 연결되며, 프로그램 가능 논리 어레이(616)의 A 입력의 논리 1에 Q 출력이 세트된다.

데이타 레지스터(608)의 현재 입력은 또한 프로그램가능 논리 어레이(616)의 C 입력에 연결되지만, 정보는 소정의 샘플 시간 간격의 끝이 루프 카운터가 여덟(=8)이 될 때까지 처리되지 않으며, 그 시간에서 루프 카운터(318)는 프로그램가능 논리 어레이(616)의 입력 B에서 카운트=8펄스를 발생한다.

그런다음 정보는 표 Ⅲ에 기술된 바와 같이 처리된다.

소정의 샘플시간 간격의 끝에서, 얼리(EARLY) 또는 레이트(LATE) 검출 신호는, 데이타 레지스터(608)의 현재 내용과, 현재의 소정 샘플 시간 간격내에서 에지가 검출되는지에 따라 발생된다. D 플립-플롭(620)의 데이타 입력에 연결되어 있는 프로그램가능 논리 어레이(616)에 의하여 논리1리셋 펄스가 또한 발생되며, 다음의 16X 샘플 클럭 펄스에 있는 논리 1에 D 플립-플롭의 Q출력이 세트된다. D 플립-플롭의 Q 출력은 데이타 레지스터(608)의 로드(LOAD)의 입력과 연결되어 있어서 데이타 레지스터(608)의 내용은 다음의 16X 샘플 클럭 펄스에 있는 현재의 루프 카운터로 적재되도록 하며, RS 플립-플롭(618)의 Q 출력은 반대로 논리 0에 리셋된다. 어떤 에러 동작이라도 방지하기 위하여, RS 플립-플롭의 리셋(RESET) 입력은 셋(SET) 입력을 무시한다.

요약하면, 심볼 동기 제어기(314)는 소정의 샘플 시간 간격내에서 검출된 모든 에지의 시간위치를 탐지한다. 이러한 정보는 상기한 바와같이, 얼리(EARLY) 또는 레이트(LATE) 검출 신호를 제공하기 위하여 전체의 소정 시간간격에 걸쳐서 적분된다. 소정 샘플 시간 간격의 샘플링 분석에 따라서, 가산기(606)와 데이타 레지스터(608)는 위에서 언급한 동작이 이루어지도록 하기 위하여 다소간의 비트 수를 요구할 수도 있다.

제7a도는 본 발명의 멀티-레벨 심볼 동기화 회로에서 사용되는 대역폭 제어기의 전기적 블록 다이어그램이다. 심볼 동기화 제어기(314)에 의해 발생되는 얼리(EARLY) 또는 레이트(LATE) 검출 신호는 대역폭 제어기의 입력에 연결되어 있으며, 특히 업/다운 카운터(702)의 업(UP) 및 다운(DOWN) 입력과 멀티플랙서(704)의 입력에 연결되어 있다. 업/다운 카운터(702)는 되도록이면 업/다운 카운터가 좋으며 아래에 기술된 바와같이 +8 카운트 신호와 -8 카운트 신호를 발생하기 위한 클럭 리셋 입력과 디코드된 출력을 포함한다. 또한 대역폭 제어기(316)와 연결되는 것은 16X 샘플 클럭 대역폭 제어 신호(BWC)이다. 심볼 동기화 획득 시간 간격동안, 대역폭 제어 신호는 멀티플랙서(704)와 인버터(INVERTER)(706)의 입력에 연결되어 있는 논리 0에 셋된다. 멀티플렉서(704)는 증가(INC)와 감소(DEC) 신호의 출력에 얼리(EARLY) 및 레이트(LATE) 검출 신호를 연결시킨다. 인버터(706)의 입력과 연결된 논리 0은 OR 게이트(708)의 한 입력에 연결되어 있는 출력에서 논리 1을 발생한다. 그런다음 OR 게이트(708)의 출력은 +8 또는 -8카운트를 발생하는 다음의 16X 샘플 클럭 펄스때까지 논리 1로 지속되며, 펄스는 업/다운 카운터(02)가 리셋되도록 업/다운 카운터(702)의 리셋(RESET)입력에 연결된다. 이러한 방법으로, 업/다운 카운터(702)는 심볼 동기화 획득 시간 간격동안 리셋 조건으로 유진된다.

위에서 언급한 바와같이 외부 제어기에 의해 결정되는 초기 심볼 동기화가 이루어진 후, 대역폭 제어 신호(BWC)는 외부 제어기에 의해, 심볼 동기화 지속시간 간격이 선택되었다는 것을 나타내는 논리1 로 전환된다.

논리 1 대역폭 제어 신호는 멀티플렉서(704)와 연결되어 업/다운 카운터(702)로부터 +8 및 -8 출력 신호를 선택한다. 논리 1대역폭 제어 신호는 또한 논리 0 출력을 발생하는 인버터(706)의 입력에 연결되어 있으며 논리 0출력은 OR 게이트(708)의 한 입력에 연결되어 있다. 업/다운 카운터(702)가 리셋됨으로써, +8 및 -8출력은 OR 게이트(708)의 입력에 또한 연결되는 논리 0이 된다. 결과적으로, OR 게이트(708)의 출력은 논리 0이 되는데 이것은 업/다운 카운터(702)의 리세트(RESET) 입력이 쓸모없게 되며, 업/다운 카운터(702)는 카운트 가능하다. 업/다운 카운터(702)가 활성상태일 때, 얼리(EARLY) 및 (LATE) 검출 신호가 심볼 동기화 제어기(314)에 의해 발생되며, 업/다운 카운터(702)는 다음의 16X 샘플 클럭 펄스 동안 증가하거나 감소하며, +8 또는 -8의 카운트가 발생될 때까지 계속된다. +8 또는 -8의 카운트 신호는 멀티플렉서(704)에 연결되어 있어서, 출력에서 증가 또는 감소가 발생하게 된다. +8 또는 -8의 카운트가 이루어졌을 때 업/다운 카운터가 다음의 16X 샘플 클럭 펄스에 리셋된 후, +8 또는 -8 카운트 신호 OR 게이트에 연결된다.

제7b도는 본 발명에 따라 멀티-레벨 심볼 동기화 회로에 사용되는 대역폭 제어기의 동작을 나타내는 타이밍 다이어그램이다. 도시된 바와같이, 심볼 동기화 획득 모드에서, 대역폭 제어 신호(710)는 논리 0이다. 도시된 예에서, 각각의 얼리(EARLY) 검출 신호(712)가 발생하면 대응하는 감소 신호(714)가 발생되고, 각각의 레이트(LATE) 검출 신호(716)에서는 대응하는 증가신호(718)가 발생된다. 수신된 심볼이 변경되지 않은 예에 있어서는 얼리(EARLY) 또는 레이트(LATE) 검출 신호는 어느것도 발생되지 않는다.

심볼 동기화 획득 모드 다음에는 심볼 동기화 지속모드가 이루어진다. 도시된 바와 같이, 심볼 동기화 지속 모드동안, 대역폭 제어 신호(720)(BWC)는 논리 1이다. 도시된 예에서, 업/다운 카운터가 -8에 이르기전에 일련의 빠른 검출 신호(722,726)와 늦은 검출 신호(724)가 발생되며, 그 시간에 감소신호(728)가 발생된다 심볼 동기화 지속모드에서, 심볼의 1/16 오프셋처럼 송신기와 수신기 타이밍간의 드리프트가 중요하게 될 때까지 클럭에 대한 조절은 일반적으로 드물게 일어난다.

제8a도는 본 발명에 따른 멀티-레벨 심볼 동기화 회로에 사용되는 루프 카운터의 전기적 블록 다이아그램이다. 루프 카운터(318)는 2진 카운터(802)를 포함하며, 이러한 2진 카운터는 바람직하게는 클럭 로드 가능성이 있는 4비트 동기 2진 카운터이다. 대역폭 제어기(316)로부터 나오는 감소 신호는 인버터(804)의 입력과 연결되어 있다. 인버터(804)의 출력은 AND 게이트(806)의 한 입력과 AND RR(809)의 한 입력에 연결되어 있다.

제어기(316)로부터 나오는 증가 신호는 멀티플렉서(808)의 제어 입력에 연결되어 있다. 멀티플렉서(808)의 데이타 입력 16X 및 32X 샘플 클럭 펄스가 연결되어 있다. 멀티플렉서(808)의 출력은 AND 게이트 (806)의 제2입력과 AND 게이트(809)의 제2입력에 연결되어 있다. AND 게이트(809)의 출력은 D 플립-플롭(810)의 클럭 입력에 연결되어 있다. 아래에 상세히 기술된 바와 같이, D 플립-플롭의 Q 출력은 복원된 클럭 신호와 부호(SIGN) 신호를 제공한다. 카운터(802)의 D0,D1,D2,D3 데이타 출력은 AND 게이트(812)의 4개의 입력에 직접 연결되어 있다. AND 게이트(812)의 4번째 입력은 D 플립-플롭의 Q 출력에 연결되어 있다. 카운터(802)의 D0,D1,D2,D3 데이타 출력과 D 플립-플롭(810)의 부호(SIGN) 출력은 변환되어 AND 게이트(814)의 입력에 연결된다. 카운터(802)의 D3의 데이타 출력은 AND 게이트(814)의 4번째 입력에 연결된다. AND 게이트(812)의 출력은 NOR 게이트(816)의 제1입력과 카운터(802)의 로드(LOAD)입력에 연결된다.

AND 게이트(814)의 출력 NOR 게이트(818)의 제1입력과 인버터(820)의 입력에 연결된다. NOR 게이트(818)의 제2입력은 D 플립-플롭(810)의 Q 출력에 연결된다. NOR 게이트(818)의 출력은 NOR 게이트(816)의 제2입력에 연결된다. NOR 게이트(816)의 출력은 D 플립-플롭(810)의 데이타 입력에 연결된다. 인버터(820)의 출력은 AND 게이트(806)의 제3입력에 연결된다.

동작에 있어서, AND 게이트(812)의 출력은 리셋 펄스를 제공하여 카운터 카운트가 -1일 때 D 플립-플롭(810)의 Q 출력은 논리 0에 셋되고, 또한 2진수 0001 값을 카운터에 적재하기 위하여 로드(LOAD) 신호를 카운터(802)에 제공한다. AND 게이트 (814)의 출력은 셋 펄스를 제공하며, 카운터 카운트가 +8일 때, D 플립-플롭(810)의 Q 출력은 논리 1에 셋되고, 또한 인버터(802)에 제공한다. 루프 카운터의 동작은 카운팅 시퀀스를 나타내는 표 Ⅳ보면 쉽게 이해할 수 있다.

상기 표 Ⅳ에서와 같이, 카운터(802)는 1(2진수 0001 및 부호 비트0)에서부터 -1(2진수 1111 및 부호 1)까지 카운트되는 수정된 4비트 2진 카운터이다. 정상적인 동작에서, 루프 카운터(818)의 INC 및 DEC 입력은 논리 0이다. 로우(low) INC 입력은 NAD 게이트 (806)에 연결되어 있는 멀티플렉서를 사용하여 16X 샘플 클럭을 선택한다. 카운터가 8이 아닌 다른 상태에 놓여있다면, AND 게이트(814)의 출력은 또한 로우(low)이다.

그러므로, 인버터(804,820)의 출력은 논리 1이며, 16X 샘플 클럭으로 카운터(802)를 클럭킹(clockong)한다. 카운터(802)는 카운터가 8이 될때까지 각각의 16X 샘플 클럭 펄스에 진행한다. 카운트가 8일 때, AND 게이트의 출력에서 논리 1이 발생되어 인버터(820)의 출력에서 논리 0이 발생하기 되고, 카운터(802)에 대한 클럭 입력을 억제하며, D 플립-플롭(810)에 대한 셋 인에이블을 제공한다. 다음의 16X 샘플 클럭 펄스에서, D 플립-플롭(810)의 출력은 마이너스의 부호 변화를 나타내며, 카운터(802)로 클럭 금지를 해제(releasing)하는 논리 2로 셋된다. 그러면, 카운터(802)는 마이너스가 될 때까지 계속 카운트된다. 카운트가 마이너스가 되면, 논리 1은 D 플립플롭(810)에 대한 리셋 인에이블 및 카운터(802)로의 로드 인에이블을 제공하는 AND 게이트(812)의 출력에서 발생된다. 다음의 16X 샘플 클럭 펄스에서, D 플립-플롭(810)의 출력은 플러스로 부호의 변화를 표시하는 논리 0으로 셋트되며, 1(2진수 0001)의 카운트는 카운터(802)로 로드된다. 본 발명에 숙련된 당업자에게 식별되는 것은 NOR 게이트(816,818) 및 D 플립-플롭(810)이 클럭 R-S 플립-플롭을 사용하여 실행된다는 것이다.

제8b도는 본 발명에 따라 사용된 루프 카운터의 동작을 설명하는 타이밍도이다. 감소(decrement, DEC) 신호(822)가 대역폭 제어기(316)에 의해 발생되면, 논리 1이 인버터(804)의 입력에 연결되고, 복원된 클럭 신호를 수신된 데이타와 관련하는 하나의 16X 샘플 클럭 주기로 지연시키는 카운터(802)로 샘플 클럭 펄스(824)를 금지시키는 AND 게이트(806)의 한 입력에 논리 0을 연결한다. 또한 DEC 신호는 플립-플롭(810)이 현재의 신호값을 지속하도록 한다. 감소 신호를 추가 샘플 클럭 시간 주기에 대해 높게 지속함으로써, 복원된 클럭의 추가조절이 가능하다.

증가(increment INC) 신호(826)가 대역폭 제어기(316)에서 발생될 때, 논리 1이 멀티플렉서(808)의 선택 입력에 연결되고 이것을 32X 샘플 클럭(828)을 카운터(802)의 입력에 연결하며 이에 따라, 16X 샘플 클럭 주기동안 2배의 카운터로 카운터를 진행하고 수신된 데이타와 관련하는 두 16X 샘플 클럭 주기동안 복원된 클럭 신호를 진행한다. 증가 신호를 추가의 샘플 클럭시간 주기에 대해 높게 지속함으로써, 복원된 클럭의 추가 조절이 가능하다. 64X 샘플 클럭 같은 다른 클럭 입력을 추가함에 따라, 4개의 16X 샘플 클럭 주기의 조절은 마찬가지로 제공된다.

제9a도는 본 발명에 따라 사용된 심볼 복원 회로(320)의 전기적 블록도이다. 심볼 복원 회로(320)는 복원된 클럭 처리 섹션(902) 및 두 개의 비트 처리 섹션(904,906)을 포함하지만 이에 반드시 제한되지는 않는다.

복원된 클럭 처리 섹션(902)은 세 개의 D 플립-플롭(908,910,912) 및 멀티플렉서(914)를 포함한다. 루프 카운터(318)에 의해 발생된 복원된 클럭 신호는 D 플립-플롭의 데이타 입력 멀티플렉서(914)의 제1데이타 입력에 연결된다. D 플립-플롭(908)의 Q 출력은 D 플립-플롭(910)의 데이타 입력 및 멀티플렉서(914)의 제2데이타 입력에 연결된다. D 플립-플롭(910)의 Q 출력은 D 플립-플롭(912)의 데이타 입력 및 멀티플렉서(914)의 제3데이타 입력에 연결된다. D 플립-플롭(912)의 Q 출력은 멀티플렉서(914)의 제4데이타 입력에 연결된다. D 플립-플롭(908,910,912)의 클럭 입력은 16X 샘플 클럭에 연결된다. 멀티플렉서(914)의 제어 입력(C3,C4)은 4개의 데이타 입력중 하나를 선택하는 것이 가능하므로, 멀티플렉서(914)의 출력에서 지연복원된 클럭 신호를 제공하며, 이것을 루프 카운터(318)에 의해 발생된 복원된 클럭 신호와 관련된 지연된 하나, 두 개 또는 세 개의 16X 샘플 클럭 펄스 또는 동상(지연이 아님)이 된다.

제1비트 처리 섹션(904)은 3개의 D 플립-플롭(916,918,920) 및 플티플렉서(922)를 포함하나 반드시 제한되지는 않는다. A/D 변환기(308)에 의해 발생된 D1 비트 신호는 D 플립-플롭(916)의 데이타 입력 및 멀티플렉서(922)의 제1데이타 입력에 연결된다. D 플립-플롭(916)의 Q 출력은 D 플립-플롭(918)의 데이타 입력 및 멀티플렉서(922)의 제2데이타 입력에 연결된다. D 플립-플롭(918)의 Q 출력은 D 플립-플롭(922)의 데이타 입력 및 멀티플렉서(922)의 제3데이타 입력에 연결된다. D 플립-플롭(920)의 Q 출력은 멀티플렉서(922)의 제4데이타 입력에 연결된다. D 플립-플롭(916,918,920)의 클럭 입력은 16X 샘플 클럭에 연결된다. 멀티플렉서(922)의 제어 입력(C1,C2)은 4개의 데이타 입력중 하나를 선택함으로써 멀티플렉서(922)의 출력에서 D1 비트 신호를 제공하며, 이것은 A/D 변환기(308)에 의해 발생된 D1비트 신호와 관련된 지연된 하나, 두개 또는 세개의 16X 샘플 클럭 펄스 또는 동상이 된다. 제2비트 처리 섹션(906)의 구성은 제1비트 처리 섹션(904)에서 기술된 것과 동일하며, 제1비트 처리 섹션(904)에 연결된 것과 동일한 C1,C2 제어값을 사용한다.

제2비트 처리 섹션(906)의 출력은 D 플립-플롭(924)의 데이타 입력에 연결된다. 제1비트 처리 섹션(904)의 출력은 D 플립-플롭(926)의 데이타 입력에 연결된다. 복원된 클럭 처리 회로(902)의 지연 복원된 클럭 출력은 D 플립-플롭(924) 및 D 플립-플롭(926)의 클럭 입력에 연결된다. D 플립-플롭(924,926)의 Q 출력은 지연 복원된 클럭 신호와 관련된 선택적으로 조절된 동상인 복원된 데이타 심볼을 제공하며, 이것의 기능은 아래에 기술된다.

제9b 내지 9d도는 본 발명에 따라 사용된 심볼 복원 회로의 동작을 설명하는 타이밍도이다. 제9b도에 도시된 것과 같이, 수신기의 출력에서 존재하는 복조된 데이타 신호(928)는 복원된 클럭(930)으로 동기화되며, 복조된 데이타 비트의 상승 및 하강 시간은 복조된 데이타 신호의 심볼 중심(932)에서 복원된 데이타 심볼을 샘플링하는데 모호성이 없게 된다.

제9c도에 도시된 바와 같이, 수신기의 출력에서 존재하는 복조된 데이타 신호(934)는 복원된 클럭(936)으로 동기화되지만, 복조된 데이타의 상승 시간은 복조된 데이타 신호의 심볼 중심(932)에서 복원된 데이타 심볼을 샘플링하는데 모호성이 있다. 결과적으로, 복원된 클럭 신호(938)는 복조된 데이타 신호의 정확한 샘플링을 위해서 복조된 데이타 신호와 관련하여 지연된다.

제9c도에 도시된 바와 같이, 수신기의 출력에서 존재하는 복조된 데이타 신호(940)는 복원된 클럭(942)으로 동기화되지만, 복조된 데이타 비트의 상승 시간은 복조된 데이타 신호의 심볼 중심(932)에서 복원된 데이타 심볼을 샘플링하는데 모호성이 있다. 결과적으로, 복원된 클럭 신호(944)는 복조된 데이타 신호의 정확한 샘플링을 위해서 복원된 데이타 심볼을 지연시킴으로써 복조된 데이타 신호와 관련하여 진행한다. 복원된 데이타 심볼과 관련하여 복원된 클럭 신호를 진행 또는 지연시키기 위한 결정은 수신기의 제조시에 이루어지면, 선택 정보(C1,C2,C3,C4)는 비휘발성 메모리로 양호하게 프로그램화되어 수신기가 턴-오프될 때까지 선택정보를 지속한다.

제10a, 10b도는 본 발명에 따른 멀티-레벨 심볼 동기화 회로의 동작을 설명하는 타이밍도이다. 멀티 레벨 신호는 실례로 최소 전압 레벨과 최대 전압 레벨 사이의 신호 스윙(swinging)으로서 의도를 표시한다. 예에 따르면, 신호는 비교적 빠른 상승과 하강 시간을 갖는 제1 데이타 신호(1002) 및 다소 느린 상승 및 하강 시간을 갖는 제2데이타 신호(1004)로서 도시된다. 또한 도시된 것을 각 검출된 상태 변경(1010)에서의 샘플 클럭(1006), 루프 카운터에 의해 발생된 타임 카운트(1012), 데이타 레지스터 카운터(1004), 감소 신호(1016), 증가 신호(1018) 및 동기화 동안 복원된 클럭 신호(1020)이다. -2에서 시작되는 제10a도에 도시된 타임 카운트는 기준 클럭 신호가 제1데이타 신호(1002) 또는 제2데이타 신호(1004)와 관련되어 동기화되는 것을 표시한다.

제10a도에 도시된 것과 같은 제1데이타 신호(1002)를 참고로, 상태 변경(1010A)은 +1,+2,+3의 타임 카운트(1012) 동안에 연속적으로 검출된다. 초기에 0인 데이타 레지스터(1014A) 내용은 단지 타임 카운트(1012)만이 전술한 바와같이 이전의 데이타 레지스터 내용에 부가되며, 그 데이타 레지스터로 적재되는 경우 +1의 타임 카운트(1012) 동안에 +1,+2의 타임 카운트(1012) 동안에, +3,+3의 타임 카운트(1012) 동안에 +7이 된다. 그러면, 데이타 레지스터(1014A)의 내용은 루프 카운터 카운트(1012)의 +8에서 있게되면, 데이타 레지스터(1014A)의 내용은 루프 카운트가 +8이 되는 경우에 포지티브가 되므로, 감소 신호(1016)는 루프 카운트가 8싸이클인 동안에 발생된다. 루프 카운터 카운트(1012)가 중지되면 즉, 카운트가 추가의 샘플 클럭 시간 간격 동안 논리 1에서 복원된 클럭(1020) 레벨을 연장하는 +8에서 있게 되면, 데이타 레지스터(1014A)의 내용은 0으로 리셋된다. 다음의 샘플 클럭 펄스 타임 카운트는 -8이 되며 복원된 클럭 레벨은 0이 된다. 데이타 레지스터(1014A)의 내용은 다음 상태 변경(1011A) 검출이 생길때까지 0으로 리셋되며, 그때 타임 카운트(1012)는 다시 전술한 바와같이 데이타 레지스터의 내용에 부가된다. 제10A도 및 제10B도 는 4개의 복원된 데이타 심볼의 주기에 걸친 심볼 동기화 회로의 동작을 도시한다.

제10a도는 또한 상태 변경(1010B)이 제2데이타 신호(1004)의 느린 상승 시간까지 불연속 시퀀스로 발생하는 것을 표시한다. 도시된 것을 또한 거기에 대응하는 데이타 레지스터(1014B)의 내용과 같은 각 상태 변경(101B)이다. 루프 카운터 계수가 +8이 되는 경우에 제10B도의 제1 복원된 클럭 주기 동안에 알 수 있는 바와같이 데이타 레지스터(1014B)의 내용은 -2인 네가티브가 되며, 결과적으로 증가 신호(1018)는 다음의 샘플 클럭 펄스에서 발생된다. 루프 카운터(1012)에서 별표(*)는 루프 카운트가 -8로 진행되며 증가 펄스 시간 동안 -7로 진행하는 것을 나타낸다.

제10a, 10b도의 예로부터 알 수 있는 바와같이, 복원된 클럭 신호에 대한 조절은 -8의 카운트로 시작해서 +8의 카운트로 끝나는 소정의 루프 카운터 시간 간격에 걸쳐서 전체의 상태 변경 검출을 통합함으로써 이루어진다. 상기 방법에 있어서, 본 발명에 다른 심볼 동기화 회로는 도시된 바와같이 멀티-레벨 데이타 신호의 상승 또는 하강 시간과 무관한 복원된 클럭 조절을 제공한다.

제11도에 도시된 것과 같이 본 발명에 따라 사용된 심볼 동기화 제어기의 제2실시예에 있어서, 아래에 기술되는 부호 변환기(602) 및 제1가산기(604)는 심볼 에지의 식별에 도움이 되도록 사용되며, 이것은 시간위치 정보에 따른 크기 정보를 처리하는데 사용된다. 제2실시예에 있어서, 심볼 동기화 제어기(314)는 제11도에 도신된 것과 같이 부호 변환기 회로(602)를 포함하며, 이것은 상태 변경 및 크기 검출기 회로(310)로부터 2비트 2진 크기 입력 루프 카운터(318)로부터 부호 입력을 수신한다. 부호 변환기(602)의 출력은 가산기(604)의 제1입력에 연결되는 4레벨 복조된 데이타 신호에 대한 4비트 2진 워드가 된다. 가산기(604)는 가산기(606)에서 기술된 것과 같이 양호하게도 클럭되지 않은(unclocked) 4비트 2진 가산기가 된다. 가산기(604)의 제2입력은 루프 카운터(318)에 의해 발생된 루프 카운터가 되며, 심볼 동기화 제어기의 제1실시예에 있어서는 제6도에 도시된 것과 같이 가산기(606)의 입력에 연결된다.

제11도로 돌아가서 동작을 보면, 부호 변환기(602)는 각 샘플 클럭 주기에 대한 루프 카운터(318)에 의해 발생된 부호 비트에 해당하는 2비트 2진 크기 신호(M1, M0)로 부호를 할당한다. 결과적인 부호화된 크기 신호(2의 보수 형태)는 제2가산기(604)에서 현재 루프 카운트에 가산된다. 정상적으로 제1가산기(604)의 출력은 상태 변경 또는 심볼 에지가 검출되지 않는 한 현재 루프 카운트가 된다. 심볼 에지가 검출되면, 크기 변경 값은 이전의 심볼과 다음의 심볼 상태 및 전술한 바와같은 상기 심볼 시간 간격 동안의 심볼 에지의 상승 또는 하강 레이트에 따라 한, 둘 또는 세 개가 될 수 있다.

크기 및 루프 카운터 정보가 가산기(604)에 의해 가산되고, 전술한 것과 같이 가산기(606)에서 데이타 레지스터(608)의 내용에 또한 가산되며, 검출된 각에지의 시간 위치 뿐 아니라 변경의 크기를 나타내는 값을 포함하는 함수인 누적을 진행한다. 그러한 동작은 제12도에 기술되는 바와같이 심볼 동기화 지속 모드내에서 특히 유리하다.

제12도는 본 발명에 따른 동기화 제어기의 제2실시예를 활용하는 멀티레벨 심볼 동기화 회로의 동작 및 발생될 조절 신호를 결정하기 위해 루프 카운트와의 크기 차를 데이타 레지스터에 가산한 결과를 나타내는 타이밍선도이다. 제12도에서 도시된 바와같이, 복조되어진 신호는 수신기의 복조기 섹션중 데이타 필터에서 발생하는 지수 증가와 같이 비선형으로 증가한다. 지수 증가에 의해 -1의 루프 카운트(1012)동안 2의 크기차(1022A)와 +1의 루프 카운터 카운트 동안 1의 크기차(1022A)가 발생한다. 루프 카운트의 카운터에 상기 크기차가 가산되고, 데이타 레지스터의 내용(1026)은 0이 아닌 수로 되며, 0이 아닌 수는 도시된 실시예에서는 -1(시간 위치 -1동안 -2크기 변경 및 시간 위치 +1=-1동안 +1크기 변경)이며, 상기 -1은 제10A도와는 다르게 루프 카운트를 조절하기 위해서 증가 신호가 발생되어야 하는 것을 나타내는데, 이것은 감소신호가 발생된 것을 나타내는 3번의 시간 기간에 걸쳐 지수 상승이 분포되어 있기 때문이다.

요약하자면, 상태 변경의 시간 위치를 표시하는 루프 카운터의 카운트에 크기 차를 가산함으로써 시간 위치 정보가 가중되어, 발생될 조절 신호보다 정확하게 표시하는데, 이것은 복원된 심볼 신호의 파형에 의해 심볼 동기화 제어기에서 행해지는 보상으로 인한 것이다.

제13도는 본 발명에서 사용한 심볼 동기화 제어기의 제3실시예의 전기적 블록 선도를 도시한다. 제13도는 도시된 바와 같이 업/다운 카운터(624)가 부가된 것 이외에는 제6도와 동일하다. 이 실시예에서, 루프 카운터(318)로부터 나온 부호 비트는 업/다운 카운터(624)의 업/다운 입력에 인가된다. 상태 변경 신호가 인에이블 입력에 인가되며, 16X 샘플 클럭이 클럭 입력에 인가되며, D형 플립-플롭(620)의 Q 출력은 업/다운 카운터(624)의 리셋 입력에 인가된다.

동작중, 상기와 같은 논리 0 또는 논리 1인 현재 부호 비트가 카운트의 방향을 제어한다(논리 0은 업(UP)). 상태 변경이 검출되면, 상태 변경 신호가 업/다운 카운터(624)의 인에이블 입력에 연결되어 카운터가 카운트를 한다. 복원된 클럭 주기의 네가티브부분 동안 상태 변경이 검출되면, 0으로 초기화된 카운터는 -1로 -을 카운트 업한다. 복원된 클럭주기의 포지티브 부분동안 상태변경이 검출되면, 0으로 초기화된 카운터는 +1로 1을 카운트 업한다. 이러한 방법에 있어서, 복원된 주기의 네가티브 부분 및 포지티브 부분동안 나타나는 에지 검출 또는 다수의 상태 변경의 수는 클럭 주기 동안 통합될 수 있다. 누산된 상태 변경값을 이용하여 아래 표 Ⅴ에서 도시된 바와같이, 심볼 동기화 동작 획득 모드 동안 루프 카운터에 적용되는 보정 내용을 결정할 수 있다.

표 Ⅴ에서 도시된 바와같이, 루프 카운터의 카운트가 +8에 도달하지 않았을 때는 조절 신호(ADJUST)의 값은 조절을 하지 않았으므로 0이 된다.

루프 카운터의 카운터가 +8에 도달하고, 누산된 에지 카운트의 절대값이 1 또는 그 이하이면, 조절 신호는 레지스터(608)로 입력하는 누산된 시간 위치값의 값으로 세트된다. 따라서, 예를들어, 복원된 클럭 주기의 네가티브부분 동안 두개의 상태 변경이 검출되고 복원된 클럭 주기의 포지티브부분 동안 두개의 상태 변경이 검출되는 때의 같은 다음 값이 누산되고, 복원된 클럭 주기의 네가티브부분 동안 두개의 상태 변경이 검출되는 때 같은 다음 값이 누산되고, 복원된 클럭 주기의 네가티브부분 동안 두개의 상태 변경이 검출되고 복원된 클럭 주기의 포지티브부분 동안 1개의 상태 변경이 검출되는 때와 같이 네트(net) 1 값이 누산되면, 레지스터(624)내의 누산된 시간 위차값에 의해 루프 카운트의 조절 레벨이 정해진다. 누산된 에지 카운트가 1 이상이면 검출된 포지티브 또는 네가티브 에지의 평균 시간 위치값을 계산하고, 루프 카운터의 조절 레벨은 누산된 시간 위치값을 에지 카운트값으로 나눔으로써 정해진다. 적합한 실시예에 있어서, 2 또는 4와 같은 값으로 제산을 제한시킴으로써 PLA를 구현하는데 필요한 회로의 복잡성을 최소화할 수 있다. 이러한 방법으로, 간단한 시프트 레지스터를 사용하여 레지스터의 내용은 1 또는 2 비트만큼 간단히 시프트 시킴으로써 평균 시간 위치값을 정할 수 있다. 또한, 전체 조절값을 1,2 및 4의 값으로 적절하게 제한시킬 수 있으므로, 임의 샘플링 시간 주기에 적용되는 최대 조절을 4개 샘플 클럭 주기로 또는 복원된 전체 클럭 시간 기간의 절반으로 제한시킬 수 있다. 이와같은 매우 짧은 시간 주기로 복원된 클럭 위상을 매우 빠르게 조절 할 수 있다. 후술된 바와같이 루프 카운터의 카운트의 조절을 제어하느 대역폭 제어기에 최종 조절값이 인가되어진다.

제14도는 본 발명에 따른 동기화 제어기의 제3실시예에서 사용하는 대역폭 제어기를 도시하는 전기적 불럭선도를 도시하고 있다. 제14도에서 도시된 바와같이, 대역폭 제어기(316)는 에지 조절 제어기(710)가 부가되어 있는 것 이외에는 제7A도와 동일하다. 이 에지 조절 제어기는 동기화 제어기(314)로부터 나온 얼리 신호, 레이트 신호 및 조절 신호가 인가되는 입력을 갖고 있다. 또한 에지 조절 제어기에는 16X 샘플 클럭이 인가되어진다. 에지 조절 제어기(710)의 출력은 멀티플렉서(704)에 인가된다.

에지 조절 제어기(710)는 단지 단일의 시간 기간 조절이 필요한 때만 얼리 및 레이트 신호를 직접 멀티플렉서(704)에 인가한다. 단일의 시간 기간 이상의 조절이 필요하게 되면, 에지 조절 제어기는 조절 신호에 의해 셋트되어지는 카운트 2 및 4를 제공하는 다운 카운터(도시되지 않음)를 포함함으로써 멀티플렉서(704)에 인가되어지는 얼리 및 레이트 조절 신호의 수를 제어하여, 루프 카운터 카운트의 다중 조절을 가능하게 할 수 있다.

요약하자면, 상태 변경이 검출되면, 상태 변경의 시간 위치는 데이타 레지스터내에서 누산되어진다. 소정의 시간 기간 종료시에, 레지스터의 내용을 평가하여 데이타 레지스터의 내용이 0으로 리셋된 후 루프 카운터의 카운트를 진행할 것인지, 지연시킬 것인지 또는 변경시키지 않은 것인지를 결정한다. 본 발명에 따른 심볼 동기화 회로는 다수의 상태 변경을 인식할 수 있다.

소정의 시간 주기 동안 변경의 시간 위치를 통합시킴으로써 복원된 클럭 신호를 입력 복조 데이타 신호에 관련하여 조절하는 결정을 상기와 같이 실행한다. 심볼 동기화 동작 획등 모드에서, 복원된 클럭 신호를 단일 또는 다수 조절할 수 있다. 심볼 동기화 동작 지속 모드에서, 상태 변경의 크기를 시간 위치 정보와 함께 이용하여 복원된 클럭 신호의 레벨을 추가로 조절할 수 있다.

제15도는 상기 동기화 제어기의 3가지 실시예들을 이용하는 멀티레벨 심볼 동기화 회로의 동작을 나타내는 흐름도이다. 심볼 동기화 회로는 단계(1102)에서 데이타 레지스터의 내용을 0으로 셋팅하고, 루프 카운트를 -8로 셋팅시킴으로써 초기화된다. 단계 (1104)에서 루프 카운터의 카운트를 검사하여 루프 카운터의 카운트가 소정의 샘플링 시간 기간을 나타내는 +8에 도달했는가를 판단한다. 단계(1106)에서, 루프 카운터의 카운트가 +8 이하이면, 제어기는 상태 변경이 발생했는가를 검사한다.

단계(1106)에서 상태 변경이 발생했으면, 단계(1108)에서 제11 및 12도의 심볼 동기화 지속 모드 동안과 같이 상태 변경의 시간 위치 T와 함께 크기차 D가 기록된다.

시간 위치가 네가티브이고 크기 차가 활용된다면, 단계(1114)에서 크기차 D를 음료수로 변환시켜 데이타 레지스터에 기억되어 있는 이전의 누산치와 함께 루프 카운터의 현 카운트에 가산시킨다. 단계(1116)에서 루프 카운터 및 크기 누산치를 포함하는 새로운 누산치가 데이타 레지스터에 기억된다. 크기 차를 이용하지 않았으면, 단계(1116)에서 단지 상태 변경의 현 시간 위치만을 데이타 레지스터에 기억되어 있는 이전의 누산치에 가산시킨다.

단계(1116)에서 단지 루프 카운터 누산치만을 포함하는 새로운 누산치가 데이타 레지스터에 기억된다.

단계(1110)에서 시간 위치가 포지티브이고, 크기 차를 이용하였으면, 단계(1112)에서 크기 차D는 양수로 변환되어 데이타 레지스터에 기억되어 있는 이전의 누산치와 함께 루프 카운터의 카운트에 가산된다. 단계(1116)에서 루프 카운터 및 크기 누산치를 포함하는 새로운 누산치는 데이타 레지스터에 기억된다. 크기 차를 이용하지 않았으면, 단계(1116)에서 단지 상태 변경의 현 시간 위치만이 데이타 레지스터에 기억되어 있는 이전의 누산치에 가산되어진다. 단계(1116)에서 단지 루프 카운터 누산치만을 포함하는 새로운 누산치 데이타 레지스터에 기억된다.

단계(1118)에서 루프 카운터의 카운트를 검사하여 카운트가 -1로 되는 때를 판단한다. 단계(1118)에서 루프 카운터의 카운트가 -1이 아니면 단계(1120)에서 루프 카운터의 카운트는 1만큼 증가된다. 단계(1118)에서 루프 카운터의 카운트가 -1로 되었으면, 단계(1122)에서 루프 카운터의 카운트는 다음 샘플 클럭 펄스에 대해 +1로 셋된다. 루프 단계(1120 또는 1122)에서 카운터의 카운트가 증가된 후, 단계(1104)에서 루프 카운터의 카운트를 다시 검사하여 카운트가 +8인지를 판단한다.

단계(1106)에서 상태 변경이 검출되지 않았으면, 단계(1118)에서 루프 카운터의 카운트를 검사하여 카운트가 -1인가를 판단하고 상기와 같은 동작을 수행한다.

다계(1104)에서 루프 카운터의 카운트가 소정의 시간 주기가 종료인 것을 나타내는 +8이면, 단계(1124)에서 심볼 동기화 동작 획득 모드 또는 지속 모드인지를 판단한다. 단계(1124)에서, 사실상 획득 모드이면 (BWC=0), 단계 (1126)에서 레지스터의 내용을 이용하여 루프 카운터의 조절을 제어한다.

상기 제1실시예에서, 루프 카운터의 카운트는 단계(1126A)에서 도시된 바와같이 클럭 기간당 1/16 심볼 시간만큼 진행 또는 지연된다(조절=1). 상기 제2실시예에서 루프 카운터의 카운트는 상기 표 Ⅴ에서 기술된 레지스터 값에 따라 단계(1126B)에서 도시된 바와같이 클럭 기간당 N/16 심볼 시간 진행 또는 지연된다. 단계(1124)에서 심볼 동기화 동작 지속 모드가 표시되면(BWC=1), 상술된 바와 같이, 카운트를 1/16심볼 시간만큼 진행 또는 지연시킬 것인지에 대해 루프 카운터 조절을 제어하도록 레지스터의 내용이 유용된다.

단계(1126 또는 1128)에서 루프 카운터의 카운트를 조절하면, 단계(1130)에서 데이타 레지스터의 내용을 검사하여 루프 카운터가 증가 또는 감소되는지를 판단한다. 루프 카운터가 증가하면, 레지스터의 내용은 0으로 셋트되고, 루프 카운터의 카운트는 -8+N의 값으로 조절되는데, 여기서 N은 조절해야 할 심볼 시간의 수이다. 단계(1130)에서 루프 카운터가 감소되면, 단계(1134)에서 레지스터의 내용은 0으로 세트되고 루프 카운터의 카운트는 +8값으로 조절되어, 조절해야 할 심볼 시간의 수를 +8값으로 보유하며, 그 후에 루프 카운터의 카운트는 -8로 셋트된다. 루프 카운터의 카운트가 +8로 보유되면, 단계(1104)를 제외한 단계(1106) 내지 단계(1104)가 임의 후속 상태 변경을 검출하는 순서로 수행된다.

제16도는 상기 멀티레벨 심볼 동기화 회로를 이용하는 통신 수신기의 전기적 블록선도이다. 본 기술 분야에서 공지된 방식으로 안테나(1602)에서 어드레스 및 메시지 정보를 포함하는 전송되어진 멀티레벨 데이타 신호를 수신하여 수신기부(1604)에서 처리한다. 수신기부(1604)의 출력은 상기와 같이 심볼 동기화 회로(1606)에서 처리되어지는 멀티레벨 데이타 신호 스트림으로서 수시된 멀티레벨 데이타 신호와 심볼 동기화 되어진다. 어드레스 정보를 포함하는 동기화된 데이타 심볼은 본 기술 분야에서 공지된 방식으로 디코더(1608)에서 처리된다. 수신된 어드레스 정보가 수신기에 할당된 어드레스와 일치하면, 디코더(1608)는 오디오 변화기 또는 바이브레이터와 같은 경보 수단(1614)에 인가되는 경보 신호를 발생시켜 사용자에게 수신된 메시지를 알린다. 숫자 정보 또는 영숫자 정보와 같이 어드레스 정보에 후속하여, 수신되는 메시지 정보는 일반적으로 메모리(1610)에 기억되어, 유저가 리콜(recall)함으로써 LCD 표시상치돠 같은 디스플레이(1612)상에 표시될 수 있다.

Claims (11)

  1. 멀티 레벨 데이타 신호를 수신하는 통신 수신기용 심볼 동기화 회로에 있어서: 소정의 시간 주기를 갖는 기준 클럭 신호를 발생하는 기준 클럭 발생수단과: 소정의 시간 주기 동안 수신된 멀티 레벨 데이타 신호에서 발생한은 상태 변경(state cjanges)을 검출하고, 그에 대응하는 시간 위치를 결정하는 검출 수단으로서, 상기 시간 위치가 결정된 시간 위치에 상응하는 소정의 숫자 값으로 지정되는, 상기 검출 수단과: 상기 기준 클럭 발생 수단에 연결되고, 결정된 숫자 값에 응답하여, 시간 위치 카운트(time location count)를 누산하는 누산 수단(accumulating means): 및 상기 기준 클럭 발생 수단에 연결되고, 누산된 시간 위치 카운트에 응답하여, 수신된 멀티 레벨 데이타 신호에 대한 기준 클럭 신호의 위상을 조절하는 위상 조절 수단을 구비하는 심볼 동기화 회로.
  2. 제1항에 있어서, 상기 시간 위치 상기 기준 클럭 신호의 다수의 소정 위상중 하나의 위상을 식별하는 것을 특징으로 하는 심볼 동기화 회로.
  3. 제1항에 있어서, 상기 심볼 동기화 회로는 수신된 멀티 레벨 데이타 신호를 2진 데이타 심볼로 변환하는 변환수단을 더 구비하는 것을 특징으로 하는 심볼 동기화 회로.
  4. 제1항에 있어서, 상기 검출된 시간 위치값은 소정의 시간 주기인 소정 부분내의 양(positive) 및 음(negative)의 값으로 지정되는 것을 특징으로 하는 심볼 동기화 회로.
  5. 제1항에 있어서, 상기 검출 수단은, 수신된 멀티 레벨 데이타 신호의 크기에 응답하여 크기값 신호를 발생하는 크기 검출 수단을 더 구비하는 것을 특징으로 하는 심볼 동기화 회로.
  6. 제5항에 있어서, 상기 누산 수단은, 크기값에 응답하여, 발생된 크기값과 발생된 시간 위치 카운트로부터 전체 시간 위치/크기 카운트를 누산하며, 상기 위상 조절 수단은, 상기 기준 클럭 발생 수단에 연결되어 전체 시간 위치/크기 카운트에 응답하여, 상기 수신된 멀티 레벨 데이타 신호에 대해 기준 클럭 신호의 위상을 조절하는 것을 특징으로 하는 심볼 동기화 회로.
  7. 제1항에 있어서, 상기 소정의 시간 주기 동안, 수신된 멀티 레벨 데이타 신호내에서 검출된 상태 변경의 카운트를 누산하는 상태 변경 누산 수단을 더 구비하는 것을 특징으로 하는 심볼 동기화 회로.
  8. 제7항에 있어서, 상기 검출된 상태 변경은 소정 시간 주기에서 검출된 시간 위치에 대응하는 양수 및 음수 값으로 지정되는 것을 특징으로 하는 심볼 동기화 회로.
  9. 제7항에 있어서, 상기 누산 수단과 상태 변경 누산 수단에 연결되어, 수신된 소정의 시간 주기내의 상태 변경의 시간 위치 평균을 발생하는 평균화 수단을 더 구비하는 것을 특징으로 하는 심볼 동기화 회로.
  10. 제1항에 있어서, 타이밍 신호에 응답하여, 수신된 멀티 레벨 데이타 신호에 대해 기준 클럭 신호 위상의 추가 조절을 제공하는 심볼 복원 수단을 더 구비하는 것을 특징으로 하는 심볼 동기화 회로.
  11. 어드레스 및 메시지 정보를 포함하는 멀티 레벨 데이타 신호를 수신하는 통신 수신기에 있어서: 멀티 레벨 데이타 신호를 수신하는 수신기 수단과: 조정의 시간 주기를 갖는 기준 클럭 신호를 발생하는 기준 클럭 발생수단과: 소정의 시간 주기 동안 수신된 멀티 레벨 데이타 신호내에서 발생하는 상태 변경을 검출하여 이에 대응하는 시간 위치를 결정하는 검출 수단과: 상기 기준 클럭 발생 수단에 연결되어 식별된 시간 위치에 대응하는 시간 위치 카운트를 누산하는 누산수단과: 사이 기준 클럭 발생 수단에 연결되고, 누산된 시간 위치 카운트에 응답하여, 수신된 멀티 레벨 데이타 신호에 대해 기준 클럭 신호의 위상을 조절하는 위상 조절 수단과: 상기 기준 클럭 신호에 응답하여, 수신된 멀티 레벨 데이타 신호 어드레스 정보를 디코딩하고, 그에 응답하여 제어 신호를 발생하는 디코딩 수단, 및 제어 신호에 응답하여, 경호 신호를 발행하는 경보 수단을 구비하는 멀티 레벨 데이타 신호 수신용 통신 수신기.
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