KR960030682A - Video compression circuit for widescreen television - Google Patents

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Abstract

제1위상 록트 루프(14)는 비디오 신호(비디오 인)와 동기하여 제1주파수(예컨대, 18㎒)에서 동작하는 제1발진기(16)를 갖는다. 상기제1위상 록트 루프내의 카운터(18)는 복수의 타이밍 신호를 발생한다. 제2위상 록트 루프(30)는 상기 타이밍 신호중 제1신호와 동기하여 상기 제1주파수(예컨대, 13.5㎒)보다 작은 제2주파수에서 동작하는 제2발진기(32)를 갖는다.제어기(42)내의 스위치(46)는 상기 제1 및 제2주파수중 하나의 주파수를 출력(RCLK)으로 선택한다. 상기 비디오 신호용 메모리는 상기 제2발진기(32)의 출력(RCLK)에 결합되는 기록 클록 입력, 상기 스위치(46)에 결합되는 판독 클록 입력, 및 상기 타이밍 신호(WRES, RRES)중 제2 및 제3신호에 각각 결합되는 기록 및 판독 리셋 입력을 갖는다. 상기 제어기(42)는 입력 신호(4:3 또는 16:9)에 응답하여 상기 스위치(46)를 동작시킨다, 상기 비디오 신호용 아날로그-디지탈 변환기는 상기 타이밍 신호중 제4신호(CLMP)에 결합되는 클램프 신호 입력을 갖는다.The first phase lock loop 14 has a first oscillator 16 operating in a first frequency (e.g., 18 MHz) in synchronization with a video signal (video in). A counter (18) in the first phase locked loop generates a plurality of timing signals. The second phase lock loop 30 has a second oscillator 32 operating in a second frequency that is less than the first frequency (e.g., 13.5 MHz) in synchronization with the first signal of the timing signals. The switch 46 selects one of the first and second frequencies as the output (RCLK). The memory for video signals includes a write clock input coupled to an output RCLK of the second oscillator 32, a read clock input coupled to the switch 46, and a second and a third of the timing signals WRES and RRES. 3 < / RTI > signal, respectively. The controller 42 operates the switch 46 in response to an input signal 4: 3 or 16: 9. The analog-to-digital converter for the video signal includes a clamp (not shown) coupled to the fourth signal CLMP Signal input.

Description

와이드 스크린 텔레비전용 비디오 압축 회로Video compression circuit for widescreen television

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제1도는 본 발명의 장치에 따르는 비디오 속도 증가 회로용 제어 논리의 블록도, 제2(a)도 내지 제2(g)도는 제1도의 제어 논리의 동작을 설명하는데 유용한 파형도, 제3도는 제1도에 도시된 논리에 의해 제어되는 비디오 신호 처리 회로의 블록도.FIG. 1 is a block diagram of control logic for a video rate increasing circuit according to the apparatus of the present invention, a waveform diagram useful for explaining operations of the control logic of FIGS. 2 (a) through 2 (g) 1 is a block diagram of a video signal processing circuit controlled by logic shown in FIG. 1; FIG.

Claims (15)

제1주파수(nfH)에서 비디오 신호(비디오 인)로부터 동기 성분(HSYNC)와 동기하여 동작하는 제1발진기(16)를 갖는 제1위상 록트 루프(14)와; 상기제1주파수와 상기 제1주파수보다 낮은 제2주파수(mfH)를 각각 갖는 2개의 입력 신호중 하나를 출력(RCLK)으로 선택하는 제어 수단(42)과; 상기 제어 수단(42)의 상기 선택된 출력(RCLK)에 결합되는 판독 클록 입력을 갖는 상기 비디오 신호용의 적어도 하나의 메모리(78)를 포함하는 회로에 있어서, 상기 제1위상 록트 루프(14)는 복수의 타이밍 신호(n/4 fH, WRES, RRES)를 발생하는 카운터(18)을 갖고 상기 복수의 타이밍 신호의 제1신호(n/4 fH)와 동기하여 상기 제2주파수에서 발생하는 제2발진기(32)를 갖는 제2위상 록트 루프(30)를 포함하고; 상기 제어 수단(42)은 각각 상기 제1(16) 및 제2(32)발진기로부터 상기 2개의 입력신호를 수신하고; 상기 적어도 하나의 메모리(78)는 상기 제2발긴기(32)에 결합되는 기록 클록 입력(WCLK)을 갖고, 상기 복수의 타이밍 신호중의 제2(WRES) 및 제3(RRES)신호에 각각 결합되는 기록 및 판독 리셋 입력을 갖는 것을 특징으로 하는 회로.A first phase lock loop 14 having a first oscillator 16 operating in synchronism with a sync component HSYNC from a video signal (video in) at a first frequency nfH; Control means (42) for selecting one of two input signals having the first frequency and a second frequency (mfH) lower than the first frequency as an output (RCLK); And at least one memory (78) for the video signal having a read clock input coupled to the selected output (RCLK) of the control means (42), the first phase lock loop (14) (N / 4 fH) of the plurality of timing signals and generating a timing signal (n / 4 fH, WRES, RRES) of the first timing signal (30) having a first phase lock loop (32); Said control means (42) receiving said two input signals from said first (16) and second (32) oscillators, respectively; Wherein the at least one memory (78) has a write clock input (WCLK) coupled to the second foot generator (32) and coupled to a second (WRES) and a third (RRES) And a read and reset reset input. 제1항에 있어서, 상기 제2발진기(32)에 결합되는 제1클록 입력(CLK)과 상기 복수의 타이밍 신호중 제4신호(CLMP)에 결합되는 클램프 신호 입력을 갖고, 상기 적어도 하나의 메모리(78)에 결합되는 상기 비디오 신호용의 적어도 하나의 아날로그-디지탈 변환기(72)를 추가로 포함하는 것을 특징으로 하는 회로.The apparatus of claim 1, further comprising: a first clock input (CLK) coupled to the second oscillator (32) and a clamp signal input coupled to a fourth signal (CLMP) of the plurality of timing signals, Further comprising at least one analog-to-digital converter (72) for the video signal coupled to the video signal (78). 제1항에 있어서, 상기 적어도 하나의 비디오 메모리(78)에 결합되는 디지탈 데이타 입력(R0~R7), 아날로그 데이타 출력(R 아웃) 및 상기 제어 수단(42)에 결합되는 제2클록 입력(CLK)을 갖는 적어도 하나의 디지탈-아날로그 변환기(84)를 추가로 포함하는 것을 특징으로 하는 회로.And a second clock input (CLK) coupled to said control means (42), said second clock input (CLK) coupled to said control means (42) Further comprising at least one digital-to-analog converter (84) having at least one digital-to-analog converter (84). 제2항에 있어서,상기 제어수단(42)은 상기 카운터(18)에 응답하여 상기 복수의 타이밍 신호중 상기 제3(RRES) 및 제4(CLMP)신호를 발생하는 디코더(44)를 포함하는 것을 특징으로 하는 회로.3. The apparatus of claim 2, wherein the control means (42) comprises a decoder (44) for generating the third (RRES) and fourth (CLMP) signals of the plurality of timing signals in response to the counter Features a circuit. 제1항에 있어서, 상기 카운터(18)에 응답하여 상기복수의 타이밍 신호중 상기 제3(RRES)신호를 발생하는 것을 특징으로 하는 회로.2. The circuit of claim 1, generating the third (RRES) signal among the plurality of timing signals in response to the counter (18). 비디오 신호(비디오 인)로부터 동기 성분(HSYNC)을 분리하는 수단(12)과; n은 정수이고 상기 동기 성분은 fH의 주파수를 갖는 nfH의 주파수에서 상기 동기 성분과 동기하여 동작하는 제1발진기(16)를 갖는 제1위상록트 루프(14)와; 적어도 하나의 비디오 메모리(78)를 포함하는데, 상기 비디오 신호가 mfH의 주파수에서 상기 동기성분(HSYNC)과 동기하여 상기 메모리(78)에 기록되고, 상기 nfH및 상기 mfH중 하나의 주파수에서 상기 동기 성분(HSYNC)과 동기하여 상기 메모리로부터 판독되는 회로에 있어서, m은 n보다 작은 정수인 상기 mfH의 주파수에서 상기 제1위상 록트 루프(14)의 출력(n/4 fH)과 동기하여 동작하는 제2발진기(32)를 갖는 제2위상 록트 루프(30)와; 상기 제1 및 제2위상 록트 루프(14,30)에 결합되고, 입력 제어 신호(4:3 또는 16:9)에 응답하는 제어 수단(42)를 포함하는데, 각각의 상기 제1위상 록트 루프(14), 상기 제2위상 록트 루프(30) 및 상기 제어 수단(42)이 상기 비디오 신호가 m/n의 인자에 의해 속도 증가 또는 속도 증가되지 않는 동작의 상이한 모드를 수행하기에 충분한 복수의 비디오 메모리 제어신호(RRES,RCLK,WRES,WCLK)중 적어도 하나의 신호를 발생하고 : 상기 비디오 메모리 제어 신호에 응답하는 상기 적어도 하나의 비디오 메모리(78)를 포함하는 것을 특징으로 하는 회로.Means (12) for separating a sync component (HSYNC) from a video signal (video in); a first upper threshold loop (14) having a first oscillator (16) in which n is an integer and the synchronizing component operates in synchronism with the synchronizing component at a frequency of nf H with a frequency of f H ; At least one comprises a video memory 78, wherein the video signal is written into the memory 78 in synchronism with the synchronization component (HSYNC) at a frequency of mf H, said nf H and the frequency of one of the mf H (N / 4 f H ) of the first phase locked loop (14) at the frequency of mf H , where m is an integer less than n, and the output A second phase locked loop (30) having a second oscillator (32) operating in synchronism; (42) coupled to the first and second phase locked loops (14,30) and responsive to an input control signal (4: 3 or 16: 9), each of the first phase lock loops Wherein said second phase locked loop (30) and said control means (42) are adapted to perform a plurality of And at least one video memory (78) responsive to the video memory control signal to generate at least one of a video memory control signal (RRES, RCLK, WRES, WCLK). 제6항에 있어서, 상기 제1위상 록트 루프(14)가 복수의 타이밍 신호를 발생하는 복수의 단(20,22)를 갖는 제1디바이더(18)를 포함하는데, a 및 b가 정수이고 a*b=n이고, 상기 타이밍 신호중 제1신호가 n/a fH의 주파수를 갖고, 상기 타이밍 신호중 제2신호가 n/a*fH의 주파수를 갖는 것을 특징으로 하는 회로.7. The method of claim 6, wherein said first phase lock loop (14) comprises a first divider (18) having a plurality of stages (20,22) generating a plurality of timing signals, wherein a and b are integers and a * b = n, wherein the first signal of the timing signal has a frequency of n / af H , and the second signal of the timing signal has a frequency of n / a * f H. 제7항에 있어서, 상기 제2위상 록트 루프(30)가 c가 정수이고 m/c=n/a인 m/c fH의출력 주파수를 갖는 제2디바이더(34)를 포함하는 것을 특징으로 하는 회로.8. The method of claim 7, wherein the second phase locked loop (30) comprises a second divider (34) having an output frequency of m / cf H where c is an integer and m / c = Circuit. 제7항에 있어서, 상기 제2위상 록트 루프(30)가 n/a fH의 상기 주파수를 갖는 상기 타이밍 신호중 상기 제1신호에 응답하는 위상 검출기(36)를 포함하는 것을 특징으 로하는 회로.8. The circuit according to claim 7, wherein the second phase lock loop (30) comprises a phase detector (36) responsive to the first signal of the timing signal having the frequency of n / af H. 제7항에 있어서, 상기 제1위상 록트 루프(14)가 상기 비디오 신호로부터의 상기 동기 성분(HSYNC)에응답하고, 상기 n/a*b fH의 주파수를 갖는 상기 타이밍 신호중 상기 제2신호에 응답하는 위상 검출기(24)를포함하는 것을 특징으로 하는 회로.The method of claim 7, wherein the first phase rokteu loop 14 is the timing sinhojung response to the sync component (HSYNC) from said video signal, having a frequency of the n / a * bf H to said second signal And a phase detector (24) responsive to said phase detector (24). 제6항에 있어서, 상기 제어수단(42)이 : 상기 nfH주파수가 선택되는 제1동작 모드와; 상기 mfH주파수가 선택되는 제2동작 모드와; 상기 nfH및 상기 mfH의 주파수중 어느 것도 선택되지 않는 제3동작 모드를 갖는 스위치 수단(46)을 포함하는 것을 특징으로 하는 회로.The method of claim 6, wherein said control means (42) by: a first operation mode in which the frequency nf H is selected; A second operating mode in which the mf H frequency is selected; And switch means (46) having a third mode of operation in which none of the frequencies of nf H and mf H is selected. 제6항에 있어서, 상기 mfH주파수에서 상기 동기 성분과 동기하여 클록되고, 상기 메모리(78)에 기록되기 전에 상기 비디오 신호를 디지탈화하는 적어도 하나의 아날로그-디지탈 변환기(72)와; 상기 제어 수단(42)에 의해 선택되는 상기 nfH및 상기 mfH주파수중 하나의 주파수에서 상기 동기 성분과 동기하여 클록되고, 상기 메모리(78)로부터 비디오 데이타를 판독하는 적어도 하나의 디지탈-아날로그 변환기(84)를 추가로 포함하는 것을 특징으로 하는 회로.The method of claim 6 wherein at least one of the analog, at the frequency mf H and clocks in synchronism with the sync component, digitize the video signal before it is recorded in the memory (78) and a digital converter 72; At least one digital-to-analog converter (ADC), which is clocked in synchronism with said synchronous component at one of said nf H and mf H frequencies selected by said control means (42) and reads video data from said memory (84). ≪ / RTI > 제8항에 있어서, n/a=m/c=b인 것을 특징으로 하는 회로.9. The circuit of claim 8, wherein n / a = m / c = b. 제6항에 있어서, 상기 제어 수단(42)이 : 상기 제1위상 록트 루프(14)에 의해 발생되는 복수의 타이밍 신호에 응답하여 상기 복수의 비디오 메모리 제어 신호중 적어도 하나의 신호를 발생하는 디코더(44)와; 상기 제1 및 제2발진기(16,32) 및 출력(54)에 결합되어 상기 메모리(78)용 판독 클록 신호(RLCK)를 공급하는 스위치 수단(46)을 포함하는 것을 특징으로 하는 회로.7. The apparatus according to claim 6, wherein said control means (42) comprises: a decoder for generating at least one of said plurality of video memory control signals in response to a plurality of timing signals generated by said first phase lock loop (14) 44); (46) coupled to the first and second oscillators (16,32) and the output (54) for supplying a read clock signal (RLCK) for the memory (78). 제14항에 있어서, 상기 제1위상 록트 루프(14)가 각각의 하나가 상기 제2위상 록트 루프(30)를 동기하는 상기 출력(n/4 fH)으로 공급되는 상기 복수의 타이밍 신호를 발생하는 다중 단 카운터(18)을 포함하는 것을 특징으로 하는 회로.15. The method according to claim 14, wherein said first phase lock loop (14) comprises a plurality of timing signals each of which is supplied to said output (n / 4 f H ) synchronizing said second phase lock loop Lt; RTI ID = 0.0 > (18). ≪ / RTI > ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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