Claims (6)
어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로를 바운더리 스캐닝하기 위한 프로세서(10)와; 상기 프로세서(10)의 어드레스 신호에 따른 프로세서(10)의 IO 신호를 디코딩하여 IO 어드레스 신호를 출력함으로써 바운더리 스캔을 하기 위한 집적 회로에 TDI 신호가 입력되도록 하기 위한 IO 어드레스 디코더(20)와; 상기 IO 어드레스 디코더(20)의 IO 어드레스 신호를 인가 받아 TDI 신호가 나누어 저장될 경로를 선택하는 제1TDI 신호 저장 경로 선택부(30)와; 상기 제1TDI 신호 저장 경로 선택부(30)의; 선택 신호에 따라 상기 프로세서(10)로 부터 출력되는 TDI 신호를 나누어 저장하는 제1저장부(40)와; 전체 시스템에 사용하기 위한 소정의 클럭을 발생하는 오실레이터(50)와; 상기 오실레이터(50)의 클럭에 따라 상기 제1TDI 신호 저장 경로 선택부(30)의 신호를 인가 받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI 신호의 갯수를 설정하는 TDI 신호 갯수 설정부(60)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 받아 상기 제1저장부(40)의 TDI 신호가 각각 다수의 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 제2TDI 신호 저장 경로 선택부(70)와; 상기 제2TDI 신호 저장 경로 선택부(70)의 각 선택 신호에 따라 상기 제1저장부(40)의 TDI 신호를 각각 다수의 병렬로 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 출력하는 제2저장부(90)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.A processor (10) for providing an address bus, a data bus, and a control bus function to boundary scan certain integrated circuits; An IO address decoder 20 for decoding a IO signal of the processor 10 according to the address signal of the processor 10 and outputting an IO address signal to input a TDI signal to an integrated circuit for boundary scan; A first TDI signal storage path selector (30) which receives the IO address signal of the IO address decoder (20) and selects a path in which the TDI signal is divided and stored; Of the first TDI signal storage path selector 30; A first storage unit 40 for dividing and storing a TDI signal output from the processor 10 according to a selection signal; An oscillator 50 for generating a predetermined clock for use in the entire system; TDI signal number setting unit 60 for setting the number of TDI signals generated when boundary scanning is performed once by receiving the signal of the first TDI signal storage path selector 30 according to the clock of the oscillator 50; ; A second TDI signal storage path selector 70 for receiving the signal of the TDI signal number setting unit 60 and outputting each selection signal for storing the TDI signals of the first storage unit 40 in parallel in a plurality; )Wow; A second TDI signal of the first storage unit 40 is stored in a plurality of parallels according to each selection signal of the second TDI signal storage path selector 70 and outputs a plurality of parallel TDI signals until the next boundary scanning is executed; A device for inputting 3TDI of a boundary scan structure including a storage unit (90) into an integrated circuit.
제1항에 있어서, 상기 제1TDI 신호 저장 경로 선택부(30)는 상기 IO 어드레스 디코더(20)의 IO 어드레스 신호를 2진 카운트하는 제12진 카운터(31)와; 상기 제12진 카운터(31)의 한 신호를 논리 부정 연산하는 논리 부정 회로(35)와; 상기 제12진 카운터(31)의 다른 신호와 상기 논리 부정 회로(35)의 출력을 논리곱 연산하는 논리곱 연산 회로(36)와; 상기 제12진 카운터(31)의 다른 신호를 논리 부정 연산하는 논리 부정 회로(33)와; 상기 제12진 카운터(31)의 한 신호와 상기 논리 부정 회로(33)의 출력을 논리곱 연산하는 논리급 연산 회로(34)와; 상기 제12진 카운터(31)의 두 출력을 논리곱 연산하는 논리급 연산 회로(32)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 논리 부정 연산하는 논리 부정 회로(37)와; 상기 논리 부정 회로(37)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 상기 제12진 카운터(31)의 리세트 단에 인가하는 논리곱 연산 회로(38)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.2. The apparatus of claim 1, wherein the first TDI signal storage path selector (30) comprises: a twelfth counter (31) for binary counting the IO address signal of the IO address decoder (20); A logic negation circuit (35) for performing a logic negation operation on one signal of the twelfth counter (31); An AND product (36) for performing an AND operation on the other signal of the twelfth counter (31) and the output of the logic negation circuit (35); A logic negation circuit (33) for performing a logical negation operation on another signal of the twelfth counter (31); A logic level arithmetic circuit (34) for performing an AND operation on one signal of the twelfth counter (31) and the output of the logic negation circuit (33); A logic level arithmetic circuit (32) for ANDing the two outputs of the twelfth counter (31); A logic negation circuit 37 for performing a logic negation operation on the signal of the TDI signal number setting unit 60; Logic operation circuit 38 for performing an AND operation on the output of the logic negation circuit 37 and a reset signal (/ reset) of the processor 10 and applying it to the reset stage of the decimator counter 31. Apparatus for inputting 3TDI of a boundary scan structure comprising an integrated circuit.
제1항에 있어서, 상기 제1저장부(40)는 상기 제1TDI 신호 저장 경로 선택부(30)의 한 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제18DFF(41)와; 상기 제1TDI 신호 저장 경로 선택부(30)의 다른 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제28DFF(42)와; 상기 제1TDI 신호 저장 경로 선택부(30)의 또다른 신호에 따라 상기 프로세서(10)의 TDI 신호를 저장하는 제38DFF(43)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.2. The apparatus of claim 1, wherein the first storage unit (18) includes: an 18DFF (41) for storing a TDI signal of the processor (10) in accordance with a signal from the first TDI signal storage path selector (30); A 28th DFF (42) for storing a TDI signal of the processor (10) according to another signal of the first TDI signal storage path selector (30); And a 38DFF (43) for storing a TDI signal of the processor (10) according to another signal of the first TDI signal storage path selector (30) to an integrated circuit.
제1항에 있어서, 상기 TDI 신호 갯수 설정부(60)는 상기 제1TDI 신호 저장 경로 선택부(30)의 신호에 따라 소정의 클럭을 발생하는 제1DFF(61)와; 상기 제1DFF(61)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제2DFF(62)와; 상기 제2DFF(62)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제3DFF(63)와; 직렬로 접속되어 상기 제3DFF(63)의 신호(/Q)를 차례로 논리 부정 연산하는 논리 부정 회로(64,65)와; 상기 논리 부정 회로(65)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산해서 상기 각 제1, 제2, 제3DFF(61,62,63)의 각 리세트 단에 인가하여 최초 전원 온시 그 제1, 제2, 제3DFF(61,62,63)이 리세트되도록 하는 논리곱 연산 회로(66)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.The TDI signal number setting unit (60) according to claim 1, further comprising: a first DFF (61) for generating a predetermined clock according to the signal of the first TDI signal storage path selector (30); A second DFF (62) generating a predetermined clock according to the clock of the oscillator (50) using the clock of the first DFF (61) as an input; A third DFF (63) for generating a predetermined clock according to the clock of the oscillator (50) using the clock of the second DFF (62) as an input; Logic negating circuits (64, 65) connected in series to sequentially perform logical negation of the signal (/ Q) of the third DFF (63); Each reset stage of each of the first, second, and third DFFs 61, 62, and 63 by performing an AND operation on the output of the logic negation circuit 65 and the reset signal / reset of the processor 10. And a 3TDI having a boundary scan structure, which is applied to the integrated circuit and includes a logical product operation circuit (66) for resetting the first, second, and third DFFs (61, 62, 63) upon initial power-on.
제1항에 있어서, 상기 제2TDI 신호 저장 경로 선택부(70)는 상기 TDI 신호 갯수 설정부(60)의 신호를 2진 카운트하는 제22진 카운터(71)와; 상기 제22진 카운터(71)의 신호에 따라 선택 신호를 선택적으로 출력하는 선택 신호 발생부(72)와; 상기 TDI 신호 갯수 설정부(60)의 신호를 공통으로 인가 받고 상기 선택 신호 발생부(72)의 선택적인 선택 신호를 각각 인가 받아 각각 논리곱 연산하는 다수의 논리곱 연산 회로(73,74,75,76)와; 직렬로 형성되어 상기 다수의 논리곱 연산 회로(73,74,75,76) 중에서 최종적인 논리곱 연산 회로(76)의 출력을 차례로 논리 부정 연산하는 논리 부정 회로(77,78,79)와; 상기 논리 부정 회로(79)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 최초 파워 온시 상기 제22진 카운터(71)카 리세트되도록 하는 논리급 연산 회로(80)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.2. The apparatus of claim 1, wherein the second TDI signal storage path selector (70) comprises: a twenty-second binary counter (71) for binary counting a signal of the TDI signal number setting unit (60); A selection signal generator (72) for selectively outputting a selection signal according to the signal of the twenty-second binary counter (71); A plurality of logical product operation circuits 73, 74, and 75 that are commonly applied with the signal of the TDI signal number setting unit 60 and are logically operated by receiving the selective selection signal of the selection signal generator 72, respectively. , 76); Logic negation circuits (77, 78, 79) which are formed in series and sequentially perform logical negation of the output of the final AND product circuit (76) among the plurality of AND products (73, 74, 75, 76); Logic class operation circuit 80 for performing an AND operation on the output of the logic negation circuit 79 and the reset signal / reset of the processor 10 to reset the 22nd binary counter 71 upon initial power-on. And inputting 3TDI of a boundary scan structure to the integrated circuit.
제1항에 있어서, 상기 제2저장부(90)는 상기 제2TDI 신호 저장 경로 선택부(70)의 각 선택 신호에 따라 각각 병렵로 로드 인에이블되어 상기 제1저장부(40)의 TDI신호를 다수의 병렬로 각각 나누어 저장하는 다수의 시프트 레지스터(91,92,93,94,95,96,97,98,99)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.The TDI signal of the first storage unit 40 of claim 1, wherein the second storage unit 90 is loaded in parallel with each of the selection signals of the second TDI signal storage path selector 70. And inputs a 3TDI with a boundary scan structure to an integrated circuit including a plurality of shift registers (91,92,93,94,95,96,97,98,99) for dividing and storing the plurality of parallel registers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.