KR960014530B1 - 주파수 2배 및 믹싱 회로 - Google Patents

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Abstract

내용 없음.

Description

주파수 2배 및 믹싱 회로
제1도는 종래의 주파수 2배 및 믹싱 회로를 도시한 회로도.
제2도는 본 발명의 제1실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제3도는 제2도에 도시된 회로의 특성을 도시한 도면.
제4도는 본 발명의 제2실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제5도는 제4도에 도시된 회로의 특성을 도시한 도면.
제6도는 본 발명의 제3실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제7도는 제6도에 도시된 회로의 특성을 도시한 도면.
제8도는 본 발명의 제4실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제9도는 본 발명의 제5실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제10도는 본 발명의 제6실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
제11도는 제9도에 도시된 회로의 콜렉터 전류와 입력 신호(전압)(VLO)의 관계를 도시한 도면.
제12도는 본 발명의 제7실시예에 따른 주파수 2배 및 믹싱 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,2,21,22,31,32 : 입력 단자 5,25,35 : 출력 단자
52 : 필터 53 : 주파수 믹서
본 발명은 주파수 2배 동작 및 주파수 믹싱 동작을 실행하는 주파수 2배 및 믹싱 회로에 관한 것이다.
종래에는, 주파수 2배 동작 및 믹싱 동작을 행하는 경우, 입력 신호 주파수(예를 들어, 국부 발진기 주파수)는 제1도에 도시된 바와 같이 주파수 2배기(51)에 의해 배가되어 대역 통과 필터(52)를 통해 믹서(53)으로 제공된다. 그러므로, 믹서(53)에 제공된 신호는 이에 입력된 다른 신호와 혼합된다. 그런, 제1도에 도시된 장치에 있어서, 주파수 2배기(51) 및 주파수 믹서(53)은 제1도에 도시된 바와 같이 서로 무관하게 구성되고, 필터(52)는 2배기(51)과 주파수 믹서(53) 사이에 제공되어야 한다. 따라서, 주파수 특성이 광대역기조(basis)로 제공될 수 없고, 이와 동시에, 전체 회로 자체를 집적화하기가 곤란하다는 문제점이 발생하였다. 부수적으로, 회로의 사용 소자수가 상당히 많이 필요한 관계로 전력 소모를 감소시키기 곤란하고 필터가 외부에 제공되기 때문에 불필요한 단자수가 증가된다.
상술한 문제점들을 고려하여, 본 발명의 목적은 주파수 2배 및 믹싱 동작이 일단의 회로에 의해 달성될 수 있는 주파수 2배 및 믹싱 회로를 제공하는 것이다.
본 발명의 제1특징에 따르면, 본 발명의 주파수 2배 및 믹싱 장치는 에미터가 공통으로 접속되고 에미터의 크기비가 K:1(여기에서, K는 1 이상임)인 제1세트의 차동 트랜지스터쌍 및 에미터가 공통으로 접속되고 에미터 크기비가 K:1인 제2세트의 차동 트랜지스터쌍을 갖고 있다. 상기 제1세트의 차동 트랜지스터쌍은 제1정전류원으로부터의 정전류에 의해 바이어스되고, 상기 제2세트의 차동 트랜지스터쌍을 제2정전류원으로부터의 정전류에 의해 바이어스된다. 부수적으로, 상기 제1 및 제2세트의 차동 트랜지스터쌍의 대형 에미터를 각각 갖고 있는 트랜지스터의 공통 콜렉터 출력과 상기 제1 및 제2세트의 차동 트랜지스터쌍의 소형 에미터를 각각 갖고 있는 트랜지스터의 공통 콜렉터 출력 사이의 차 전류, 즉 구동 전원에 의해 구동되는 차동 증폭 회로가 실장되어 있다. 배가된 신호는 에미터가 서로 상이한 상기 제1 및 제2세트의 차동 트랜지스터쌍인 트랜지스터들의 공통 베이스 접촉점 양단에 공급되고, 믹싱 신호는 상기 차동 증폭 회로의 차동 입력 단자로부터 공급된다. 회로 출력은 상기 차동 증폭 회로의 출력 단자에서 취해진다.
본 발명의 제1특징에 따른 주파수 2배 및 믹싱 회로는 저항기가 상기 제1 및 제2세트의 차동 트랜지스터쌍을 형성하는 각각의 트랜지스터의 에미터내에 직렬로 삽입된다. 삽입될 에미터 저항치는, 예를 들어 한 트랜지스터가 에미터 저항기(RE)를 갖고 있을 경우, 다른 트랜지스터는 에미터 크기비(K:1)을 만족시키기 위한 에미터 저항치(RE/K)를 갖고 있다.
본 발명의 제1특징에 따른 주파수 2배 및 믹싱 회로에 있어서, 주파수 2배 회로 및 믹싱 회로는 전류 미러 회로를 통래 서로가 직접 접속되므로, 체배될 신호의 2배 동작 및 믹싱 신호로서 배가된 신호의 믹싱 동작은 일단의 회로에 의해 달성될 수 있다. 또한, 이러한 회로는 사용될 소수의 소자로 실현될 수 있는 것이 실제적이고, 회로의 규모와 전력 소모의 감소가 실현될 수 있다.
본 발명의 주파수 2배 및 믹싱 회로에 따른 본 발명의 제2특징에 따르면, 배가될 신호는 제1입력 단자쌍으로부터 공급되고 믹스될 신호는 제2입력 단자로부터 공급된다. 부수적으로, 각 트랜지스터쌍의 한 트랜지스터만이 에미터 저항기를 갖고 있는 2세트의 차동 트랜지스터쌍을 갖고 있는데, 에미터 저항기를 각각 갖는 트랜지스터의 콜렉터 및 2세트의 차동 트랜지스터쌍의 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 콜렉터는 공통으로 접속되고, 에미터 저항기를 각각 갖고 있는 트랜지스터들의 베이스들 중 한 베이스 및 에미터 저항기를 각각 갖고 있지 않는 트랜지스터들의 베이스들 중 한 베이스가 상기 제1입력 단자쌍의 한 입력 단자에 공통으로 접속되며, 이의 다른 베이스가 상기 제1입력 단자쌍의 다른 입력 단자에 공통으로 접속된다. 부수적으로, 2개의 트랜지스터가 제공되는데, 이의 콜렉터는 상기 2세트의 차동 트랜지스터쌍의 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 에미터에 각각 접속되고, 이의 베이스는 상기 제2입력 단자에 공통으로 접속된다.
본 발명의 제2특징에 따른 주파수 2배 및 믹싱 회로에 있어서, 에미터 크기가 상이한 2세트의 차동 트랜지스터쌍은 각 트랜지스터쌍의 한 트랜지스터만이 에미터 저항기를 갖고 있는 2세트의 차동 트랜지스터쌍 대신에 사용될 수 있다. 부수적으로, 에미터 크기가 상이한 2세트의 차동 트랜지스터쌍을 사용하면, 저항치(RE/K)를 갖는 에미터 저항기는 대형 에미터를 갖는 트랜지스터의 에미터내에 삽입될 수 있고, 저항치(RE)를 갖는 에미터 저항기는 소형 에미터를 갖는 트랜지스터의 에미터내에 삽입될 수 있으므로, 입력 신호(VLO)의 진폭 레벨을 유리하게 개선시킬 수 있다.
본 발명의 제1특징 이외의 제2특징에 따르면, 배가될 신호의 주파수 2배 동작 및 믹싱 신호로 배가된 신호의 믹싱 동작은 일단의 회로에 의해 달성될 수 있다.
본 발명의 제3특징에 따르면, 본 발명의 주파수 2배 및 믹싱 회로는 배가될 신호를 수신하기 위한 제1입력 단자쌍 및 믹싱 신호를 수신하기 위한 제2입력 단자쌍을 갖고 있다. 부수적으로, 이것은 각각의 차동 트랜지스터쌍의 한 트랜지스터만이 에미터 저항기를 갖고 있는 2세트의 차동 트랜지스터쌍으로 구성되는 제1차동 증폭 회로를 갖고 있는데, 에미터 저항기를 각각 갖고 있는 트랜지스터의 콜렉터 및 2세트의 차동 트랜지스터쌍의 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 콜렉터는 공통으로 접속되고, 에미터 저항기를 각각 갖고 있는 트랜지스터의 베이스들 중 한 베이스 및 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 베이스들 중 한 베이스가 상기 제1입력 단자쌍의 한 입력 단자에 공통으로 접속되고 이의 다른 베이스는 다른 입력 단자에 공통으로 접속된다. 부수적으로, 각 트랜지스터쌍의 트랜지스터의 에미터는 정전류원에 각각 접속된다.
이외에도, 이것은 차동 트랜지스터쌍으로 구성된 제2차동 증폭 회로를 갖고 있는데, 이의 한 베이스는 상기 제2입력 단자쌍의 한 입력 단자에 접속되고, 이의 다른 베이스는 상기 제2입력 단자쌍의 다른 입력 단자에 접속된다. 제2의 차동 증폭 회로는 상기 제1차동 증폭 회로의 각각의 출력으로부터 얻어진 차 전류에 응답하여 전류 미러 회로에 의해 구동된다.
본 발명의 제3특징에 따른 주파수 2배 및 믹싱 회로에 있어서, 상기 차 전류에서 직류의 정전류치를 감함으로써 얻어진 전류에 의해 상기 제2차동 증폭 회로를 구동시키기 위해 상기 전류 미러 회로를 제어할 수 있는 회로를 갖는 것이 양호하다. 이러한 제어회로는 상기 전류 미러 회로를 형성하는 트랜지스터들중 한 트랜지스터내에 병렬로 삽입되고 정전류원으로 구성되는 것이 양호하다.
본 발명의 제3특징에 따른 회로에 있어서, 상기 제1차동 증폭 회로는 주파수 2배 회로로 구성되고, 제2차동 증폭 회로는 믹싱 회로로 구성되는데, 이들은 전류 미러 회로를 통해 서로가 직접 접속된다. 결과적으로, 이러한 경우일지라도, 배가될 신호의 주파수 2배 동작 및 믹스될 신호의 믹싱 동작은 일단의 회로에 의해 달성된다.
상기 전류 미러 회로의 제어 회로를 실장하는 경우에, 직류의 정전류치는 주파수 2배 회로로서의 제1차동 증폭 회로의 각각의 출력에서 얻어진 차 전류에서 감해지고, 믹싱 회로로서의 제2증폭 회로는 상기 감법에 의해 얻어진 전류에 응답하여 구동되므로, 왜곡률이 매우 우수한 2배 주파수 성분은 제2차동 증폭 회로의 구동 전류보다 우수하므로, 믹싱 회로의 변환 이득이 효과적으로 개선된다.
이하, 첨부된 도면을 참조하여 본 발명의 양호한 실시예에 대해 상세하게 설명하겠다.
[제1실시예]
본 발명의 제1실시예에 따른 주파수 2배 및 믹싱 회로가 제2도에 도시되어 있다. 제2도에서, 제1차동 트랜지스터쌍(Q1 및 Q2)는 각각 공통으로 접속된 에미터를 갖고, K:1(K1)의 에미터 크기(에미터 면적)비를 갖는다. 트랜지스터(Q1 및 Q2)의 에미터의 공통 접속점에 정전류원(Io)가 접속된다. 제2차동 트랜지스터쌍(Q3 및 Q4)는 각각 공통으로 접속된 에미터를 갖고, 트랜지스터(Q1 및 Q2)와 동일한 에미터 크리비[K:1(K1)]를 갖는다. 트랜지스터(Q3 및 Q4)의 에미터 공통 접속점은 정전류원(Io)에 접속된다. 신호(본 실시예에서 국부 발진기 신호)(VLO)는 입력 단자쌍(1 및 2)를 통해 트랜지스터(Q1 및 Q4)의 공통 LO베이스 및 트랜지스터(Q2 및 Q3)의 공통 베이스 양단에 인가된다. 또한, 트랜지스터(Q1 및 Q3)의 공통 콜렉터 출력과 트랜지스터(Q2 및 Q4)의 공통 콜렉터 출력간의 차 전류는 트랜지스터(Q5 내지 Q8)로 구성되는 전류 미러 회로에 의해 도출된다. 이 전류 미러 회로에 의해 도출된 차 전류 출력은 트랜지스터(Q9 및 Q10)으로 구성되는 다른 전류 미러 회로에 제공되어, 트랜지스터(Q11 및 Q12)로 구성되는 차동 증폭기를 구동시키게 된다.
트랜지스터(Q11 및 Q12)는 에미터가 공통으로 접속된 차동 트랜지스터쌍이다. 트랜지스터(Q11 및 Q12)의 베이스 양단에서 믹스될 입력 신호(VIN)이 출력 단자(3 및 4)를 통해 인가된다. 트랜지스터(Q11 및 Q12)로 구성되는 차동 증폭기의 차 출력은 트랜지스터(Q13 및 Q14)를 통해 전류 미러 부하에 의해 도출되고, 회로 출력(V0)는 트랜지스터(Q15) 저항(RL)으로 구성되는 에미터 팔로워 회로에 의해 얻어진다.
트랜지스터의 DC 증폭률이 α로 표현되는 경우에 트랜지스터(Q1 내지 Q4)의 콜렉터 전류(Ic1 내지 Ic4)는 다음과 같이 식으로 표현할 수 있다. 여기에서, Vr=kT/q, k는 볼쯔만 상수, T는 절대 온도, q는 T 전자의 전하, K는 에미터 크기비이다.
그러므로, 식(1) 내지 식(4)로부터 콜렉터 전류(Ic1과 Ic3)의 합 전류(Ip) 및 콜렉터 전류(Ic2 와 Ic4)의 합 전류(Iq)는 다음과 같이 식으로 표현할 수 있다.
따라서, Ip와 Iq의 차(△Ip,q)는 다음과 같이 식으로 표현할 수 있다. 여기에서 VK=Vr·(1nK)이다.
△Ip,q=Ip-Iq=(Ic1-Ic2)-(Ic4-Ic3)
=α · Io · tanh[(VLO+VK)/2VT]-α · Io · tanh[(VLO-VK)/2VT]
=α · Io · tanh[(VLO+VK)/2VT]-tanh[(VLO-VK)/2VT] …………………(7)
이러한 경우에, △Ip, q는 VLO에 대해 우함수이다.
그 다음에, X≪1인 경우에 tanh x는 다음과 같이 급수로 전개될 수 있다.
tanhx=x-(x3/3)+ ………………………………………………………………(8)
이 식으로부터,
△Ip,q=(α·Io/4VT)·(1nK)·X1-(1nK)2/12-[1/4(VT)2]·V2 LO………………(9)
여기에서, 식(9)는 다음과 같이 근사식으로 표현할 수 있다.
△Ip,q≒(α·Io/4VT)·(1nK)·X1-(1nK)2/12-[1/4(VT)2]·V2 LO………………(10)
따라서, △Ip,q는 입력 신호(VLO)의 제곱 항에만 관련된 식의 LO항으로 표현될 수 있고, DC 성분이 제거되는 경우에 차 전류(Ip,q)에 포함된 대부분의 주파수 성분은 fLO의 입력 신호 주파수에 비해 LO 2fLO의 주파수이다. 이러한 이유 때문에, 신호가 sine 파이면,
2Sin2A=1-COS 2A
이므로, DC 성분과 비교하여 주파수가 2배인 주파수 성분을 얻을 수 있다. 상술된 바와 같이, 트랜지스터(Q1 내지 Q8)은 주파수 체배(multiplying)회로를 구성한다.
그러나, 이러한 경우에 있어서, 신호가 없을 때(VLO=0)의 Ip,q를 IDp,q로서 표현할 경우, ID는 직류가 되고, 식(7)로부터 다음 식이 얻어질 수 있다.
IDp,q=2α·Io·tanh[(1nK)/2] …………………………………………………(11)
이와 같이 하여, 얻어진 값은 식(10)에서 VLO=0인 경우에 얻어진 값과 동일하다. 이것은 2fLO의 주파수를 갖는 AC 성분을 DC 성분(IDp,q)에 중첩(superpose)시킴으로써 △Ip,q가 얻어질 수 있다는 것을 의미한다. 이 특성은 제3도에 도시되어 있다.
제3도를 참조하면, 예를 들어 K=9, VLO=60mV 및 fLO=1 KHz로 정해진 파라미터로 시뮬레이트되는 경우, 입력 신호의 주파수 성분(fLO)는 입력 신호의 2배 주파수 성분(2fLO)에 비해 출력측상에서 -60dB 미만의 레벨이 되기 때문에 매우 양호한 왜곡률 특성을 얻을 수 있게 된다. 결과적으로, 출력측에서 필터를 사용할 필요가 없으므로 광범위하게 동작하는 입력 주파수 범위가 얻어질 수 있다.
그 다음, 콜렉터 전류합(Ip와 Iq) 사이의 차 전류(△Ip,q)는 트랜지스터(Q5,Q6,Q7 및 Q8)로 구성되는 전류 미러 회로에서 트랜지스터(Q8)의 콜렉터 출력 전류와 거의 동일하다. 이 전류는 트랜지스터(Q9 및 Q10)으로 구성되는 전류 미러 회로를 통해 트랜지스터(Q11 및 Q12)로 구성되는 차동 증폭기의 구동 전류원이 된다.
따라서, 이 차동 증폭기의 출력 전류(IOUL)는 다음과 같이 표현될 수 있다.
IOUT=Ic11-Ic12=α△Ip,q·tanh(VIN/2VT) …………………………………(12)
여기에서, Ic11 및 Ic12는 각각 트랜지스터 전력 증폭 회로(Q11 및 Q12)의 콜렉터 전류이다.
여기에서, X≪1이면, tanhx는 다음과 같이 급수로 전개될 수 있다.
tanhx=x-(x3/3)+……………………………………………………………(13)
그러므로, VIN이 극히 작으면, 2Vr, IOUT는 다음과 같이 근사식으로 표현할 수 있다.
IOUT=α2·Io·tanh[(VLO+VK)/2VT]-tanh[(VLO-VK)/2VT]X tanh(VIN/2VT] ………(14)
=α2·Io·(1nK)/4Vr·[1-(1nK)2/12]-(VLO)2/4(VT)2]X(1/2VT)·VIN-[1/12(VT)2)]·(VIN)3
=α2·Io·(1nK)/8(VT)2X[1-(1nK)2/12]·VIN-(VLO)2·(VIN)/4(VT)2-[1-(1nK)2/12]·(VIN)3/12(VT)2·(VIN)3/48(VT)4}
식(14)로부터, (VLO)2과 VIN의 적, 즉 (VLO)2·(VIN)이 얻어질 수 있다. 이 적에 의해, 출력 전류(IOUT)내에 포함된 주파수 성분은 주로(2fLO+fIN)과 (2fLO-fIN) 또는 (fIN-fLO)이 우세하다. 이것은 sin2A와 sin B의 적이 sin(2A+B)와 sin(2A-B) 또는 sin(B-2A)의 합이 되기 때문이다. 결과적으로, 회로 출력(IOUT)은 입력 신호(VLO)의 2배파 신호와 신호(VIN)이 믹스되어 출력된다.
상술된 바와 같이, 제2도에 도시된 회로는 전류 미러 회로를 통해 서로가 직접 접속된 입력 신호(VLO)의 주파수 2배 회로 및 믹싱 회로를 포함한다. 부수적으로, 주파수 2배 회로의 출력 전류를 믹싱 회로의 구동전류원에 인가함으로써, 믹싱 회로의 바이어스 전류는 필요없게 된다.
[제2실시예]
제4도는 본 발명의 제2실시예를 도시한 도면이다. 제4도에서, 제2도와 동일한 부분에는 동일한 참조부호를 붙였다. 본 실시예의 회로는 차동 트랜지스터쌍(Q1 내지 Q4)의 각각의 에미터에 직접 삽입된 저항기를 갖는다. 이러한 에미터 저항기에 관하여, 예를 들어 트랜지스터(Q1 및 Q2)의 경우에 에미터 비가 K:1이면, 트랜지스터(Q2)의 에미터 저항기가 RE인 경우에 트랜지스터(Q1)에 에미터 저항기는 RE/K이다. 트랜지스터(Q3 및 Q4)의 경우에, 상기와 동일한 선택 방식이 적용된다. 제5도는 에미터 저항기가 상기와 같이 삽입된 경우에 얻어진 특성을 도시한 도면이다. 제5도로부터 알 수 있는 바와 같이, 입력 신호(VLO)의 전폭 레벨은 LO 삽입될 에미터 저항기의 값에 따라 변하는데, 이것은 본 실시예의 회로가 삽입될 에미터 저항치를 적절히 선택함으로써 소정의 입력 신호 레벨에서 사용될 수 있는 것을 의미한다.
상술된 바와 같이, 제1 및 제2실시예에서, 주파수 2배 회로는 전류 미러 회로를 사용하여 믹싱 회로에 직접 접속되므로, 필드 등이 사용될 필요가 없고, 주파수 대역의 확장 및 회로의 직접화가 용이하게 이루어질 수 있다. 부수적으로, 주파수 2배 회로 출력의 왜곡률 특성은 매우 양호하고, 동시에 믹싱 회로의 바이어스 회로는 이들 회로가 전류 미러 회로에 의해 서로가 직접 접속되기 때문에 유리하게 제거될 수 있다.
[제3실시예]
제6도는 본 발명의 제3실시예를 설명하기 위한 도면이다. 제6도에서, 참조 번호(21 및 22)는 체배될 입력 신호(VLO)가 인가될 제1입력 단자쌍이고, 참조 번호(23)은 제2입력이며, 믹싱 신호로서의 입력 신호(VIN)은 접지와 입력 단자(23) 양단에 인가된다. 또한, 트랜지스터(Q21 및 Q22,Q23 및 Q24)는 각각 에미터가 공통으로 접속된 차동 트랜지스터쌍이고, 각각의 차동 트랜지스터쌍의 각각의 트랜지스터(Q22 및 Q23)은 에미터 저항기(RE)를 갖는다. 이들 2세트의 차동 트랜지스터쌍 사이에서, 각각 에미터 저항기를 갖고 있는 트랜지스터(Q22 및 Q23)의 콜렉터 및 각각 에미터 저항기를 갖지 않는 트랜지스터(Q21 및 Q24)의 콜렉터는 공통으로 접속되고, 에미터 저항기를 갖고 있는 트랜지스터(Q21)의 베이스 및 에미터 저항을 갖지 않는 트랜지스터(Q23)의 베이스는 제1입력 단자쌍중 한 입력 단자(21)에 공통으로 접속되며, 에미터 저항을 갖고 있는 트랜지스터(Q22)의 베이스 및 에미터 저항을 갖지 않는 트랜지스터(Q24)의 베이스는 제1입력 단자쌍의 다른 입력 단자(22)에 공통으로 접속된다. 트랜지스터(Q21 및 Q22)의 콜렉터는 전원(VOC)에 직접 접속되고, 트랜지스터(Q21 및 Q24)의 콜렉터는 출력 단자(25)에 접속됨과 동시에 저항기(RL)을 통해 전원(VOC)에 접속된다.
트랜지스터(Q25 및 Q26)은 각각 공지된 정전류원을 구성하고, 상기 2세트의 차동 트랜지스터쌍중 각각 에미터 저항기를 갖지 않는 트랜지스터(Q21 및 Q24)의 에미터에 각각 접속되며, 이들의 베이스는 제2입력단자(23)에 공통으로 접속된다.
상술된 바와 같이 구성된 회로에 있어서, 차동 트랜지스터(Q21 및 Q22)의 베이스 전압이 각각 VBE21및 VBE22로 표현되고 전류 증폭률이 α로 표현되면, 다음식이 성립된다.
VLO+VBE21+(IC22/α)RE-VBE22=0 ………………………………………(15)
여기서, VT=kT/q이면 VBE21≫VT및 VBE22≫VT이고, 트랜지스터(Q21 및 Q22)의 콜렉터 전류가 각각 Ic21 및 Ic22로 표현되고 트랜지스터(Q21 및 Q22)의 포화 전류가 각각 Is21 및 Is22로 표현되면, VBE21, VBE22와 VT사이에 다음 관계식이 존재한다.
VBE21=VT· 1n(Ic21/Is21) ………………………………………………(16)
VBE21=VT· 1n(Ic22/Is22) ………………………………………………(17)
식(16) 및 식(17)에서, Is21=Is22라고 하면, 식(15)는 다음과 같이 표현될 수 있다.
VLO+VT· 1n(Ic21/Is22)+(Ic22/α)RE=0 ……………………………(18)
트랜지스터(Q25)의 콜렉터 전류(Ic25), 트랜지스터(Q21)의 콜렉터 전류(Ic21) 및 트랜지스터(Q22)의 콜렉터 전류(Ic22)사이에 다음 관계식이 존재한다.
α · Ic25=Ic21+Ic22 ……………………………………………………(19)
따라서, 식(18)은 다음과 같이 된다.
VLO+VT· 1n[(α·Ic25/Is22)+1]+(Ic22/α)RE=0 ……………………(20)
여기에서, 체배될 신호로서 입력 전압(VLO)에 대한 콜렉터 전류(Ic22)의 기울기를 얻기 위해, VLO에 대해 Ic22를 미분함으로써 LO 다음과 같이 얻어질 수 있다.
여기에서, 미분치(절대치)가 최대가 되는 점은 다음 식을 만족시킨다.
Ic22=Ic21=(α·Ic25)/2 …………………………………………………(22)
따라서, 최대값은 다음식으로 표현될 수 있다.
이러한 경우에, 입력 전압(VLO)는 다음과 같이 된다.
LLO=-(1/2)RE·Ic25 ……………………………………………………(24)
트랜지스터(Q23 및 Q24)로 구성되는 차동 트랜지스터쌍에 관한 경우에도 상기와 동일한 방식으로 결정될 수 있다. 즉, 상기 미분법에서 입력 전압(VLO)의 극성을 반전시킴으로써 미분이 얻어질 수 있어서 여기에서는 설명을 생략하겠다.
그 다음, 트랜지스터(Q25 및 Q26)이 각각 포화 전류(Is)를 갖는 경우에 이들의 콜렉터 전류(Ic25 및 Ic26)은 다음과 같이 주어진다.
Ic25=Ic26≒Is[exp(VIN/VT)-1]≒Is·exp(VIN/VT) …………………(25)
그 다음, VF가 정전압치이고, VRE가 AC 신호값이면, 믹싱 신호로서의 입력 신호 전압(VIN)은 다음과 같이 표현된다.
VIN=VF+VRF……………………………………………………………(26)
식(25)는 다음과 같이 된다.
Ic25=Ic26=Is·exp[(VF+VRF)/Vr]≒Io·exp(VRF/VT) ………………(27)
여기에서,
Io=Is·exp(VF/VT) ………………………………………………………(28)
결과적으로, 콜렉터 전류(Ic25 및 Ic26)의 DC 값은 다음과 같이 식으로 표현할 수 있다.
Ic25=Ic26=Io …………………………………………………………(29)
제7도는 VRF=0, RE·Ic25=16VT인 경우에 입력 전압(VLO)와 각각의 트랜지스터(Q21,Q22,Q23 및 Q24)의 각각의 콜렉터 전류(Ic21,Ic22,Ic23 및 Ic24)의 관계를 도시한 도면이다. 제7도에서, I1은 트랜지스터(Q21)의 콜렉터 전류(Ic21)과 트랜지스터(Q24)의 콜렉터 전류(Ic24)의 합이고, I2는 트랜지스터(Q22)의 콜렉터 전류(Ic22)와 트랜지스터(Q23)의 콜렉터 전류(Ic23)의 합이다.
즉,
I1=Ic21+Ic24 …………………………………………………………(30)
I2=Ic22+Ic23 …………………………………………………………(31)
이러한 경우에, 각각의 전류(I1 및 I2)는 차 전류이고 입력 전압(VLO)에 대해 양파의 정류 특성을 갖는다는 것을 알 수 있다. 결과적으로, 에미터 저항기(RE)를 적절히 선택함으로써, 입력 전압(VLO)의 제곱 특성에 상당히 근사한 각각의 전류(I1 및 I2)의 특성이 얻어질 수 있으며, 이것은 2배 주파수(2fLO)가 입력 주파수(fLO)와 비교하여 발생된 것이라는 것을 의미하고, 이 주파수는 이들의 주파수 성분보다 우수하다. 또한, 각각의 전류(I1 및 I2)가 입력 전압(VLO)에 대해 거의 제곱 특성을 갖는 경우, 이들의 모든 주파수 성분은 2fLO성분만 남는다. 부수적으로, 제7도로부터 각각의 전류(I1 및 I2)가 트랜지스터(Q25)의 콜렉터 전류(Ic25)에 비례한다는 것을 알 수 있다.
이하, 믹싱 동작에 대해 설명하겠다. a, b 및 c가 각각 상수라고 하면, 전류(I1 및 I2) 사이의 전류차(I1,2)는 대략 다음과 같이 식으로 표현할 수 있고,
△I1,2=I1-I2≒α·Ic25·(a·b·V2 LO-c·V4 LO) ……………………………(32)
다음 식이 얻어질 수 있다.
△I1,2=α·Io·exp(VRF/VT)X(a-b·VLO 2-CLO 4) …………………………(33)
식(33)의 로그 함수를 급수로 전개하면, 다음 식이 얻어질 수 있다.
△I1≒α·[1+(VRF/VT)+(1/2)(VRF/VT)2+…]X(a-b·VLO 2-C·VLO 4)
≒α·[1+(VRF/VT)X(a-b·VLO 2-C·LLO 4)
=α·b·(IO/VT)·VRF·VLO 2+α·a·Io+α·a·Io·VLO 2
+α·a·Io·VLO 2+(α·a·Io·Vr)·VRF
+(α·c·Io/Vr)·VRF·VLO 4…………………………………………………(34)
식(34)를 참조하면, (VLO)2와 VRF의 적, (VLO)2·VRF가 포함된다. 따라서, 차전류(△I1,2)에 포함된 주파수 성분은(2fLO+fRF)와 (2fLO-fRF) 또는 (fRF-2fLO)이다. 전류(△I1,2)는 전류(I1과 LO RF RF LO I2) 사이의 출력차이므로, 상기와 동일한 주파수 성분이 각각의 전류(I1와 I2)의 성분을 포함한다.
상술된 바와 같이, 제6도에 도시된 회로에 따라, 입력 전압(VLO)의 2배 주파수 신호 및 AC 신호(VRF)의 신호가 출력되도록 LO RF 믹스되므로, 제6도에 도시된 회로가 주파수 2배 및 믹싱 회로를 구성한다는 것을 알 수 있다.
[제4실시예]
제8도는 본 발명의 제4실시예를 도시한 것으로, 제4신호에서는 트랜지스터 쌍(Q27과 Q28) 및 트랜지스터 쌍(Q29와 Q30)이 공통으로 접속된 에미터를 각각 갖는 차동 트랜지스터 쌍이다. 트랜지스터 쌍(Q28과 Q29)의 에미터 크기는 1이고, 대응 트랜지스터 쌍(Q27과 Q30)의 에미터 크기는 K(K1)이다. 이들 2개의 차동 트랜지스터 쌍들 사이의 에미터 크기가 각각 동일한 트랜지스터(Q27과 Q30)의 콜렉터 및 트랜지스터(Q28과 Q29)의 콜렉터가 공통 접속되고, 에미터 크기가 다른 트랜지스터(Q27)의 베이스 및 트랜지스터(Q29)의 베이스가 한 입력 단자(21)에서 공통 접속되며, 에미터 크기가 다른 트랜지스터(Q28)의 베이스 및 트랜지스터(Q30)의 베이스가 다른 입력 단자(22)에 공통 접속된다. 트랜지스터(Q28과 Q29)의 콜렉터의 전원(VOC)에 직접 접속되고, 트랜지스터(Q27과 Q30)의 콜렉터는 출력 단자(25)에 접속되며, 동시에 저항기(RL)을 통해 전원(VOC)에 접속된다. 트랜지스터(Q25과 Q26)은 각각 제3실시예와 유사한 공지된 정전류원을 구성한다.
상기 구조에 있어서, 각 트랜지스터(Q27, Q28, Q29, Q30, Q25 및 Q26)의 콜렉터 전류(Ic27, Ic28, Ic29, Ic30, Ic25 및 Ic26)은 다음과 같이 식으로 표현할 수 있다.
식(35) 내지 (39)에서, exp(VLO/VT)≫1 및 (VIN/VT)≫1 VO T IN T 이라고 하면, 근사치는 다음과 같다.
exp(VLO/VT)-1≒exp(VLO/VT) ………………………………………(40)
exp(VIN/VT)-1≒exp(VIN/VT) ………………………………………(41)
결과적으로, 콜렉터 전류(Ic27과 Ic30)의 합(Ip1) 및 콜렉터 전류(Ic28과 Ic29)의 합(Iq1)은 다음과 같다.
Iq1=Ic27+Ic30
=α·Is·exp(-VN/VT)
Iq1=Ic28+Ic29
=α·Is·exp(VIN/VT)
따라서, 합(Ip1과 Ip1)사이의 차(△Ip1,q1)은 다음과 같이 얻어진다.
△Ip1,q1=Ip1-Iq1
=α·Is·exp(VIN/VT)
Xtanh[(VLO+VK)/2VT]-tanh[(VLO-VK)/2VT] …………………(44)
여기에서, K는 상수이고, 전류차(△Ip1,q1)은 VLO에 대해 우함수이다. 이외에도, exp(±X)는 다음과 같다.
X≪1이면, tanh x는 다음과 같이 급수로 전개될 수 있다.
tanh x=x-(x3/3)+……………………………………………………(46)
전류차(△Ip1,q1)은 다음과 같이 변형될 수 있다.
결과적으로, 전류차(△Ip1,q1)은 다음과 같이 근사치로 계산될 수 있다.
△p1,q1≒α·Is·exp(VIN/VT)
X(1nK)·[1-(1nK)2/12]-(VLO)2/4VT……………………………(48)
식(48)에서 알 수 있듯이, 전류차(△Ip1,q1)은 입력 신호로서 (VLO)2항을 갖는 방정식에 의해 근사치로 계산될 수 있기 때문에, LO 입력 신호 주파수(fLO)와 비교해 보면, 전류차(Ip1,q1)과 근사한 대부분의 주파수 성분은 DC 성분이 제거될 때의 주파수(2fLO)를 LO 갖는다. 그 결과로서, 이 실시예에 있어서, 제3실시예에서도 유효한 주파수 증폭 동작이 실행된다는 것을 알 수 있다.
다음에, 입력 신호(VIN)이 제3실시예와 유사하게 식(26)에 의해 IN 다음과 같이 되면,
VIN=VF+VRF'
식(48)은 다음과 같이 된다.
△Ip1,q1≒α·Is·exp(VRF/VT)
X(1nK)·[1-(1nK)2/12]-(VLO)2/4VT……………………………(49)
여기에서, Io는 식(27)에서의 값과 동일하다.
VRF≪VT라고 가정하면, 식(8)에 따라 식(49)의 로그 함수를 전개함으로써 식(49)의 근사치는 다음과 같이 얻어질 수 있다.
식(50)에 의하면, 전류차(△Ip1,q1)은 (VLO)2와 VRF의 적, 또는 (VLO)2VRF와 같기 때문에, 제8도에 도시된 제4실시예에서, 입력 신호(VLO)와 입력 신호(VRF)의 2배 주파수 신호가 혼합되어 출력 LO RF 되도록 주파수 2배 및 믹싱 회로가 제공될 수 있다.
[제5실시예]
제9도에 도시된 바와 같이, 값이 RE/K인 에미터 저항기는 에미터 크기가 대형인 트랜지스터(Q27과 Q30)의 각각의 에미터에 삽입되고, 값이 RE인 에미터 저항기는 에미터 크기가 소형인 트랜지스터(Q28과 Q29)의 각각의 에미터에 삽입되기 때문에, 입력 신호(VLO)의 진폭 레벨은 증강될 수 있다. 그 결과로서, 에미터 저항기의 저항치를 적절하게 선택함으로써, 입력 신호(VLO)는 소정의 진폭 레벨로 인가될 수 있다.
상술한 바와 같이, 본 발명의 제3 내지 제5실시예에 있어서, 회로는 에미터 크기가 다른 각 쌍 차동 트랜지스터의 한 트랜지스터 내에 에미터 저항기를 갖는 2개의 차동 트랜지스터 쌍, 및 이러한 2개의 차동 트랜지스터 쌍에 정전류원을 각각 공급하는 2개의 트랜지스터를 포함하기 때문에, 주파수 2배 및 믹싱 동작이 동시에 실행될 수 있는데, 이것은 이 회로가 사용된 소자의 수가 적더라도 실용적으로 실행될 수 있다는 것을 의미하므로, 회로 규모가 감소하여 전력 소모가 줄어든다.
[제6실시예]
제10도에는 본 발명의 제6실시예가 도시되어 있는데 참조 번호(31 및 32)는 배가될 국부 신호(전압 : LLO)가 인가될 입력 단자 쌍으로 구성되고, 참조 번호(33 및 34)는 믹싱 신호(전압 : VIN)이 인가될 제2의 입력 단자 쌍으로 구성되며, 트랜지스터(Q41 및 Q42, Q43 및 Q44)는 에미터가 전압에 각각 접속된 차동 트랜지스터 쌍이다. 각각의 차동 트랜지스터 쌍중 트랜지스터(Q42 및 Q43)만이 에미터 저항기(RE)를 갖추고 있다. 이러한 2세트의 차동 트랜지스터 쌍은 제1차동 증폭기를 구성한다. 2세트의 차동 트랜지스터 쌍에 있어서, 에미터 저항기를 각각 갖는 트랜지스터(Q42 및 Q44)의 콜렉터 및 에미터 저항기를 각각 갖고 있지 않은 트랜지스터(Q41 및 Q44)의 콜렉터는 공통으로 각각 접속되고, 에미터 저항기를 갖고 있지 않는 트랜지스터(Q41)의 베이스 및 에미터 저항기를 갖고 있는 트랜지스터(Q43)의 베이스 는 제1입력 단자 쌍의 한 출력 단자(31)에 접속되고, 에미터 저항기를 갖고 있는 트랜지스터(Q42)의 베이스 및 에미터 저항기를 갖고 있지 않는 트랜지스터(Q44)의 베이스는 제1입력 단자 쌍의 다른 입력 단자(32)에 공통으로 접속된다. 이러한 2세트의 차동 트랜지스터 쌍의 각각의 에미터는 정전류원(Io)에 접속된다.
이때, 트랜지스터(Q51 및 Q52)는 제2차동 증폭기를 구성한다. 트랜지스터(Q51)의 베이스는 제2입력 단자 쌍의 입력 단자(33)에 접속되고, 트랜지스터(Q52)의 베이스는 제2입력 단자 쌍의 입력 단자(34)에 접속된다. 트랜지스터(Q45 및 Q46, Q47 및 Q48 및 Q49 및 Q50)은 제1전류 미러 회로, 제2전류 미러 회로 및 제3전류 미러 회로를 구성한다. 상기 제1 및 제2차동 증폭기는 제1 및 제2전류 미러 회로에 의해 서로가 직접 접속된다. Vcc는 전원 전압원이다. RL은 부하 저항이고, 참조 번호(35)는 믹싱 출력(전압:Vo)가 취해지는 출력 단자이다.
그 다음, 상술한 바와 같이 구성된 회로의 동작 원리에 대해서는 지금부터 설명하고자 한다. 제1차동 증폭기에 있어서, 각각의 차동 트랜지스터 쌍(Q41 및 Q42)의 베이스 전압(VB41 및 VB42)와 트랜지스터(Q42)의 콜렉터 전류(Ic42) 및 전류 증폭률(α) 사이에는 다음과 같은 관계가 설정된다.
VLO+VB41+(IC42/α)RE-VB42=0 ………………………………………(51)
또한, VB41≫VT및 VB42≫VT, 따라서, 트랜지스터(Q41)의 콜렉터 전류가 Ic41로서 표현되고, 차동 트랜지스터(Q41 및 Q42)의 포화 전류가 Is41 및 Is42로서 각각 표현되는 경우, VB41, VB42와 VT사이에는 다음 관계가 존재한다.
VB41=VT· 1n(Ic41/Is41) ………………………………………………(52)
VB42=VT· 1n(Ic42/Is42) ………………………………………………(53)
여기에서, Is41=Is42가 성립하면, 식(51)은 다음과 같이 나타낼 수 있다.
VLO+Vr · 1n(Ic41/Is42)+(Ic42/α)RE=0 ……………………………(54)
또한, 정전류원(Io)와 콜렉터 전류(Ic41 및 Ic42) 사이에는 다음과 같은 관계가 존재한다.
α · Io=Ic41+Ic42 ………………………………………………………(55)
여기에서, 식(54)는 다음과 같은 식으로 표현할 수 있다.
VLO+VT· 1n[(α·Io/Is42)+1]+(Ic42/α)RE=0 ………………………(56)
여기에서, 배가될 신호로서 국부 신호(전압:VLO)에 대한 콜렉터 전류(Ic42)의 기울기를 얻기 위해서, Ic42는 다음과 같이 VLO에 대해 미분된다.
미분치(절대치)가 최대인 점은 다음 식을 만족시킬 경우에 얻어진다.
Ic42=Ic41-(α·Io/2) ……………………………………………………(58)
그러므로, 이러한 점의 값은 다음 식으로 나타낼 수 있다.
이러한 경우의 입력 전압(VLO)는 다음 식과 같이 얻어진다.
VLO=(1/2)RE·Ic45 ………………………………………………………(60)
트랜지스터(Q43 및 Q44)로 구성되는 차동 트랜지스터 쌍에 있어서, 상기한 바와 동일한 방식으로 결정된다. 본 명세서에 기재하지는 않았지만 입력 전압(VLO)의 극성 반전시킴으로써 편차가 얻어질 수 있다. 상기한 바와 같이 결정된 각각의 트랜지스터 콜렉터 전류(Ic41, Ic42, Ic43 및 Ic44)와 입력 전압(VLO) 사이에는 제11도에 도시된 바와 같은 관계가 존재한다. 제11도에는 RE. Io=16Vr의 경우가 도시되어 있다.
제11도에 도시된 바와 같이, 기울기가 최대인 점의 탄젠트는 개시점으로서 V=4V인 점을 갖고 있고, VLO=-(1/2)RE·Io 및 Ic42=(1/2)α·Io인 점을 통과한다. 이러한 경우에, 개시점(4VT)는 에미터 저항치(RE) 및 정전류원(Io)의 값에 무관하게 일정하다.
여기에서, 전류(I5 및 I6)은 다음과 같이 정해진다.
I5=Ic41+Ic44 …………………………………………………………(61)
I6=Ic42+Ic43 …………………………………………………………(62)
이때, 각각의 전류(I5 및 I6)은 차전류이고, 입력 전압(VLO)에 대한 양 파의 정류 특성을 갖고 있다는 것을 발견할 수 있다. 결과적으로, 에미터 저항치와 정전류원(Io)의 값을 최적으로 하면, 각각의 전류(I5 및 I6)은 입력 전압(VLO)의 특성 대 제곱 특성에 근사해질 수 있다. 즉, 제1차동 증폭기는 주파수 2배 회로로 구성되고, 각각의 전류(I5 및 I6)은 입력 전압(VLO)에 대한 우함수이므로, 각각의 전류(I5 대 I6)의 1차 근사치로서 입력 전압(VLO)의 제4항에 근사가 행해진 경우일지라도 발생될 에러는 작아질 것이다. 그러므로, 전류(I5와 I6) 사이의 전류차(I5,I6)은 다음식과 같이 a,b 및 c상수에 근사될 수 있다.
△I5,6=I5-I6
≒α·Io·(a-b·VLO 2-VLO 4) ………………………………………………(63)
이러한 차전류(I5,6)은 트랜지스터(Q45 및 Q46) 및 트랜지스터(Q47 및 Q48)로 각각 구성된 제1 및 제2전류 미러 회로에 의해 발생된다. 그리고, 이러한 차전류(I5,6)과 거의 동일한 전류는 트랜지스터(Q48)의 콜렉터로 흐르게 되고, 이러한 전류는 트랜지스터(Q49 및 Q50)으로 구성되는 제3전류 미러 회로의 제어 전류이다. 트랜지스터(Q51 및 Q52)의 콜렉터 전류가 Ic5 및 Ic52로서 각각 표현될 경우, 이들 사이의 차전류, 및 제2차동 증폭기의 출력 전류(IOUT)는 다음 식과 같이 표현될 수 있다.
IOUT=Ic51-Ic52
α·15, 6·tanh(VIN/2VT) ………………………………………………(64)
여기에서, VIN≪2Vr인 경우, tanh(VIN/2Vr)는 식(13)에 따라 급수로 전개되고 식(63)에서 I5,6이 정리된다. 그러므로, 출력 전류(IOUT)는 다음식과 같이 근사될 수 있다.
IOUT≒α2·Io(a-b·VLO 2-c·VLO 4)
X(VIN/2VT)-(1/3)(VIN/2VT)3} ………………………………………(65)
또한, 식(65)는 다음 식과 같이 전개될 수 있다.
IOUT=[(α2·Io·a)/(2VT)]VIN
-[(α2·Io·a)/(24VT 3)]VIN 3
-[(α2·Io·b)/(2VT)]VIN·VLO 2
+[(α2·Io·b)/(24VT 3)]VLO 2·VIN 3
-[(α2·Io·c)/(2VT)]VIN·VLO 4
+[(α2·Io·c)/(24VT 3)]VIN 3·VLO 4………………………………………(66)
식(66)은 (VLO)2·V IN을 갖고 있으므로, 출력 전류(IOUT)는 주파수 성분(2fLO+fIN) 및 (2fLO-fIN) 또는 (2fIN-fLO)를 갖고 있다는 것을 발견할 수 있다. 실제로, a≪b 및 c≪d인 경우, 이러한 주파수 성분은 우수해진다. 결과적으로, 입력 신호(VLO)의 2배 주파수를 입력 신호(VIN)과 믹스함으로써 출력 LO IN 단자(35)에서는 신호(VO)가 출력되는데, 이것은 이러한 제2차동 증폭기가 믹싱 회로라는 것을 의미한다.
상술한 바와 같이, 제10도에 도시된 회로는 (VLO)의 주파수 2배 동작 및 일단의 회로에 의해 입력 신호(VIN)으로 주파수 IN 채배된 신호의 믹싱 동작을 행할 수 있도록 구성되어 있다. 부수적으로, 주파수 2배회로 및 믹싱 회로는 전류 미러 회로를 통해 서로가 직접 접속되고, 주파수 2배 회로 및 출력 전류는 믹싱 회로의 구동 전류로서 사용되므로 믹싱 회로의 바이어스 회로는 반도체 집적 회로 내에 형성될 수 있도록 제거될 수 있다. 외부에 실장될 필터가 불필요하다는 것을 말할 필요조차 없으므로, 적용될 주파수 대역이 넓어질 수 있다.
[제7실시예]
제12도는 본 발명의 제7실시예를 설명하기 위한 도면이다. 본 발명의 실시예에 있어서, 정전류원(Ioo)는 제6실시예에서 도시된 제2차동 증폭기의 구동원으로서 제3전류 미러 회로의 트랜지스터(Q49)에 병렬로 삽입되므로 믹싱 회로의 변환 이득을 증진시킨다.
트랜지스터(Q49 및 Q50)으로 구성된 제3전류 미러 회로에 있어서, 선행단의 전류 미러 회로 출력으로부터 정전류원(Ioo)의 직류 DC값(Ioo)를 감산함으로써 얻어진 전류[식(63)에 의해 표시된 △I5.6]은 제2차동 증폭기(믹싱 회로)의 구동 전류로 되기 때문에, 이 전류가 I'로 표시되면, 상기 식(63)은 이 실시예에서 다음과 같이 주어진다.
△I'=I1-I2-Ioo
≒α·Io·(a'-b·VLO 2-c·VLO 4) ……………………………………………(67)
식(67)에서, 전류치가 정전류원(Ioo과 Io) 사이에서 존재한다면, 다음과 같은 관계식이 생긴다.
Ioo=(a-a')α·Io …………………………………………………………(68)
그 결과로서, 식(65) 및 (66)에 a'를 대입함으로써 믹싱 회로의 출력 전류(Ioo')는 다음과 같이 얻어질 수 있다.
I'OUT=Ic51-Ic52
≒α2·Io·(a'-b·VLO 2-c·VLO 4)
X(VIN/2VT)-(1/3)(VIN/2VT)3………………………………………(69)
I'OUT=[(α2·Io·a)/(2VT)]VIN
-[(α2·Io·a')/(24VT 3)]VIN 3
-[(α2·Io·b)/(2VT)]VIN·VLO 2
+[(α2·Io·b)/(24VT 3)]VLO 2·VIN 3
-[(α2·Io·c)/(2VT)]VIN·VLO 4
+[(α2·Io·c)/(24VT 3)]VIN 3·VLO 4………………………………………(70)
(여기에서, aa')
따라서, 출력 전류(Ioo')에 포함된 적(VLO)2·VIN의 비율은 VIN 및 (VLO)2의 비율이 감소되는 양에 따라 출력 전류(Ioo)에 포함된 적(VLO)2·VIN보다 커진다. 이것은 믹싱 회로의 변환 이득이 증진될 수 있다는 것을 뜻한다. 이 외에도, 전류차(△I5.6)에서 직류 DC값을 감산시키는 회로는 제12도에 도시된 회로로 제한되지 않는다.
상술한 바와 같이, 제6 및 제7실시예에 있어서, 제1차동 증폭기는 주파수 2배 회로를 구성하고, 제2차동 증폭기는 믹싱 회로를 구성한다. 따라서, 구성된 주파수 2배 회로 및 믹싱 회로는 전류 미러 회로를 통해 서로 직접 접속되기 때문에, 증폭될 신호의 주파수 2배 동작 믹싱 신호와 주파수 배가될 신호의 믹싱 동작을 일단의 회로로 달성된다.
이외에도, 제7실시예에 있어서, 정전류는 주파수 2배 회로로서의 제1차동 증폭기의 각각의 출력 전류로부터 감산함으로써 믹싱 회로로서의 제2차동 증폭기를 구동시키기 때문에, 믹싱 회로의 변환 이득이 증진될 수 있다.

Claims (8)

  1. 에미터가 공통으로 접속되고 에미터 크기 비(ratio)가 K:1(K1)인 제1세트의 차동 트랜지스터쌍 ; 에미터가 공통으로 접속되고 에미터 크기 비가 K:1인 제2세트의 차동 트랜지스터쌍 ; 정전류를 상기 제1세트의 차동 트랜지스터 쌍에 공급하기 위한 제1정전류원 ; 정전류를 상기 제2세트의 차동 트랜지스터 쌍에 공급하는 제2정전류원 ; 상기 제1 및 제2세트의 차동 트랜지스터쌍의 대형 에미터를 각각 갖고 있는 트랜지스터의 공통 콜렉터 출력과 상기 제1 및 제2세트의 차동 트랜지스터쌍의 소형 에미터를 각각 갖고 있는 트랜지스터의 공통 콜렉터 출력 사이에 차전류를 도출시키기 위한 수단 ; 및 구동 전류원으로서 상기 차전류를 갖고 있는 차동 증폭 회로를 포함하고, 배가될 신호가 상기 제1 및 제2차동 트랜지스터쌍의 에미터 크기가 서로 상이한 트랜지스터의 공통 베이스 접촉점 양단에 공급되고, 믹싱 신호가 상기 차동 증폭 신호의 차동 입력 단자로부터 공급되며, 회로 출력이 상기 차동 증폭 회로의 출력 단자로부터 취해지는 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  2. 제1항에 있어서, 저항기가 상기 제1 및 제2세트의 차동 트랜지스터 쌍의 각각의 에미터 내의 직렬로 삽입된 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  3. 배가될 신호를 수신하기 위한 제1입력 단자쌍 ; 믹싱 신호를 수신하기 위한 제2입력 단자 ; 각각의 차동 트랜지스터 쌍중 한 트랜지스터만이 에미터 저항기를 갖고 있는 2세트의 차동 트랜지스터쌍 ; 콜렉터가 상기 2세트의 차동 트랜지스터 쌍의 에미터 저항기를 각각 갖고 있지 않은 트랜지스터의 대응 에미터 및 상기 제2입력 단자에 공통으로 접속되는 베이스에 접속되는 2개의 트랜지스터를 포함하고, 상기 2세트의 차동 트랜지스터 쌍에서 에미터 저항기를 각각 갖고 있는 트랜지스터의 콜렉터 및 에미터 저항기를 각각 갖고 있지 않은 트랜지스터의 콜렉터가 각각 공통으로 접속되고, 상기 에미터 저항기를 각각 갖고 있는 트랜지스터들의 베이스들 중 한 베이스 및 상기 에미터 저항기를 각각 갖고 있지 않은 트랜지스터들의 베이스들 중 한 베이스가 상기 제1입력 단자쌍의 한 입력 단자에 공통으로 접속되며, 상기 트랜지스터들의 베이스들 중 다른 한 베이스가 상기 제1입력 단자 쌍의 입력 단자에 공통으로 접속된 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  4. 제3항에 있어서, 에미터 크기 비가 각각 K:1(K1)인 2세트의 차동 트랜지스터 쌍이 각 트랜지스터쌍 중 한 트랜지스터만이 에미터 저항기를 갖고 있는 상기 2세트의 차동 트랜지스터 쌍 대신에 설치된 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  5. 제4항에 있어서, 저항치가 RE/K인 에미터 저항기가 대형 에미터를 각각 갖고 있는 각각의 상기 트랜지스터의 에미터 내에 삽입되고, 저항치가 RE인 에미터 저항기가 소형 에미터를 각각 갖고 있는 각각의 상기 트랜지스터의 에미터 내에 삽입되는 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  6. 배가될 신호를 수신하기 위한 제1입력 단자 쌍 ; 믹싱 신호를 수신하기 위한 제2입력 단자 쌍 ; 공통으로 접속될 에미터들 중 한 에미터에 삽입된 에미터 저항기를 갖고 있는 2세트의 차동 트랜지스터 쌍으로 구성된 제1차동 증폭 회로 ; 차동 트랜지스터 쌍의 한 베이스가 상기 제2입력 단자 쌍의 한 입력 단자에 접속되고, 상기 트랜지스터 쌍의 다른 베이스가 상기 제2입력 단자 쌍의 다른 입력 단자에 접속되는 차동 트랜지스터 쌍으로 구성된 제2차동 증폭 회로 ; 및 상기 제1차동 증폭 회로의 각각의 출력 전류로부터 차전류를 발생시키고 얻어진 차전류에 따라 상기 제2차동 증폭 회로를 구동시키기 위한 전류 미러 회로를 포함하고, 상기 2세트의 차동 트랜지스터 쌍의 에미터 저항기를 각각 갖고 있는 트랜지스터의 콜렉터 및 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 콜렉터가 공통으로 접속되고, 상기 에미터 저항기를 각각 갖고 있지 않는 트랜지스터의 베이스들 중 한 베이스 및 상기 에미터 저항기를 각각 갖고 있지 않은 트랜지스터들의 베이스들 중 한 베이스가 상기 제1입력 단자 쌍의 다른 입력 단자에 공통으로 접속되며, 상기 트랜지스터의 베이스들 중 다른 베이스가 상기 제1입력 단자 쌍의 다른 입력 단자에 공통으로 접속되며, 각각의 차동 트랜지스터 쌍의 에미터가 정전류원에 접속된 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  7. 제6항에 있어서, 직류 정전류치를 상기 차전류에서 감함으로써 얻어진 전류로 상기 제2차동 증폭 회로를 구동시키기 위해 상기 전류 미러 회로를 제어하기 위한 회로를 갖고 있는 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
  8. 제7항에 있어서, 상기 제어 회로는 상기 전류 미러 회로를 형성하는 트랜지스터들 중 한 트랜지스터에 병렬로 삽입된 정전류원을 포함하는 것을 특징으로 하는 주파수 2배 및 믹싱 회로.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2995886B2 (ja) * 1991-02-28 1999-12-27 日本電気株式会社 対数増幅回路
JP2887993B2 (ja) * 1991-10-25 1999-05-10 日本電気株式会社 周波数ミキサ回路
JP2841978B2 (ja) * 1991-10-30 1998-12-24 日本電気株式会社 周波数逓倍・ミキサ回路
JP2884869B2 (ja) * 1991-12-12 1999-04-19 日本電気株式会社 周波数ミキサ回路
US5306969A (en) * 1992-01-14 1994-04-26 Nec Corporation Frequency mixer circuit using FETs
JP3037004B2 (ja) * 1992-12-08 2000-04-24 日本電気株式会社 マルチプライヤ
US5809410A (en) * 1993-07-12 1998-09-15 Harris Corporation Low voltage RF amplifier and mixed with single bias block and method
US5552734A (en) * 1993-10-27 1996-09-03 Nec Corporation Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit
GB2322492B (en) * 1993-10-27 1998-10-07 Nec Corp Frequency multiplier and mixing circuit
JP2576774B2 (ja) * 1993-10-29 1997-01-29 日本電気株式会社 トリプラおよびクァドルプラ
DE4416981A1 (de) * 1994-05-13 1995-11-16 Philips Patentverwaltung Schaltungsanordnung mit einer Gesamtübertragungsfunktion
US5614852A (en) * 1995-08-08 1997-03-25 Harris Corp. Wide common mode range comparator and method
JPH09153741A (ja) * 1995-09-13 1997-06-10 Fujitsu Ltd 変調器、間接変調型変調器、及び周波数逓倍器
US5901350A (en) * 1996-09-30 1999-05-04 Fairchild Semiconductor Corporation Low distortion large swing frequency down coverter filter amplifier circuit
US6230118B1 (en) 1997-06-30 2001-05-08 Cirrus Logic, Inc. DOS based application supports for a controllerless modem
US6043700A (en) 1997-10-17 2000-03-28 National Semiconductor Corporation Analog multiplier with thermally compensated gain
KR100403637B1 (ko) * 2002-01-26 2003-10-30 삼성전자주식회사 출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로
US7962114B2 (en) * 2007-01-12 2011-06-14 International Business Machines Corporation Drain-pumped sub-harmonic mixer for millimeter wave applications
US9602055B1 (en) * 2016-01-27 2017-03-21 Analog Devices Global Single-ended mixer with reduced loss

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL162802C (nl) * 1971-10-09 1980-06-16 Philips Nv Geintegreerde verschilversterker.
JPS5537121B2 (ko) * 1974-05-30 1980-09-26
US4061932A (en) * 1976-02-17 1977-12-06 Bell Telephone Laboratories, Incorporated Window comparator
DE3134936A1 (de) * 1981-09-03 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Integrierbare signalverarbeitende halbleiterschaltung
US4694204A (en) * 1984-02-29 1987-09-15 Nec Corporation Transistor circuit for signal multiplier
GB2181914B (en) * 1985-10-22 1989-09-20 Plessey Co Plc Frequency doubling oscillator and heterodyne circuit incorporating same
JPS6450611A (en) * 1987-08-21 1989-02-27 Nec Corp Phase shifter
US4937516A (en) * 1987-11-13 1990-06-26 U.S. Philips Corporation Balanced voltage-current converter and double-balanced mixer circuit comprising such a converter
FI87860C (fi) * 1988-04-05 1993-02-25 Nokia Mobira Oy Differentialutgaongens koppling som enpolig
DE3835499A1 (de) * 1988-10-19 1990-04-26 Philips Patentverwaltung Schaltungsanordnung zum einstellen der amplitude eines signals
ES2079397T3 (es) * 1989-06-09 1996-01-16 Telefunken Microelectron Disposicion de un circuito para la conversion de frecuencias.
JP2964573B2 (ja) * 1990-07-19 1999-10-18 日本電気株式会社 コスタスループ搬送波再生回路
JPH04369107A (ja) * 1991-06-17 1992-12-21 Pioneer Electron Corp 差動増幅器

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Publication number Publication date
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US5319267A (en) 1994-06-07
AU643867B2 (en) 1993-11-25
EP0498221A1 (en) 1992-08-12

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