KR960013632B1 - 다중칩 집적회로 패키징 구성 및 방법 - Google Patents

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찰스 윌리암 에이첼버거
로버트 존 워즈 나로우스키
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제네럴 일렉트릭 컴패니
아더 엠. 킹
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Abstract

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Description

다중칩 집적회로 패키징 구성 및 방법

본 발명의 전술한 목적들 및 기타의 목적들과, 그 장점들은 첨부도면으 참조한 이하의 설명으로부터 명백히 이해될 것이다. 첨부 도면에 있어서,

제1도는 본 발명의 패키징 구성 및 방법을 부분적으로 개략 도시한 분리 사시도 ;

제2도는 발명에 따른 중간칩 접속을 나타내는 횡단면도;

제3A도는 보다 복잡하고 비평면적인 상호 접속 배열을 위해 다중 오버레이 필름을 활용하는 제 2 도와 유사한 횡단면도;

제3B도는 제2의 중합체 오버레이층과 함께 적층된 필름층을 활용하는 제3A도와 유사한 횡단면도이다.

고안의 배경 본 발명은 일반적으로 지금까지의 것보다 상당히 증가된 패키징 밀도를 나타내는 집적회로 패키지의 구성에 관한 것이고, 보다 구체적으로는 기판상에 전자집적회로 칩 특히 초대규모 집적회로(VLSI) 소자들을 패키징함에 있어 기판상의 칩들 위에 제거가능한 중합체 필름을 제공함과 동시에 중간칩과 내부칩 접속도체들을 지지하기 위한 수단을 제공하는 패키징방법에 관한 것이며, 더욱 구체적으로는 웨이퍼 규머 집적패키징 밀도를 제공하는 한편 그와 동시에 중합체 필름을 제거하고 다른 상호접속배열을 갖는 제2의 필름층을 재증착시킴으로써 칩득의 시스템을 재구성할 수 있도록 하는 제거가능한 중간칩과 내부칩 상호 접속수단에 관한 것이다.

초대규모 집적회로 소자들의 패키징에 있어서는 한 칩을 인접소자와 상호 접속시키기 위한 기구들에 의해서 상당한 공간이 점해지게 된다. 이것은 집적회로 소자들 및 그들 위에 배치된 전자 부품들의 패키징을 필요 이상으로 커지게 한다. 그 결과, 소위 웨이퍼 규모 집적화 공정을 전개시키 나감에 있어 많은 사람들의 손이 필요하게 된다. 그런데, 이러한 방향에 기울여졌던 노력들, 즉 공수를 줄이고자 했던 노력들은 일반적으로 수율의 문제로 인해 한계에 부닥쳐온 경향이 있었다. 즉, 한 웨이퍼상에서 특정수의 칩들 또는 다이(die)들이 종종 결합이 있는 것으로 발견되기 때문에, 완전히 이용할 수 있도록 생산되는 웨이퍼의 수는 대개 원했던 것보다는 적게 된다. 더욱이, 한 웨이퍼상의 각종 칩들을 상호 접속시키는 문제와 대규모 시스템을 테스팅함에 따른 오염 문제가 다수의 매우 복잡한 개별 집적회로 부품들을 상호 접속시킬 때 생기는 문제와 같이 여전히 존재하게 된다. 따라서 개별적으로 테스트가 용이한 집적회로 칩들로 웨이퍼 규모 집적회로 패키지들을 구성하는 것이 매우 바람직할 것으로 여겨진다. 그것이 바로 본 발명이 지향하고자 하는 목표이기도 하다.

보다 구체적으로, 본 발명은 중합체 필름 오버레이(over lay)를 채용하는 구성 및 방법에 관한 것이다. 이 필름은 하부 기판상의 서로 인접하는 복수의 집적회로 칩을 뒤덮는다. 더욱이, 이 중합체 필름은 개개의회로칩들을 상호접속시키기 위한 금속화 패턴이 상부에 증착되는 절연층으로서 제공된다. 본 발명 시스템의 중요한 잇점은 하나 또는 그 이상의 이러한 상호 접속층을 제거할 수 있어서, 여러 가지 배열 및 테스팅 능력이 제공될 수 있다는 것이다.

본 발명의 일 실시예적 구성에서는 하부 기판에 고착된 복수의 집적회로 칩상에 중합체 필름이 증착된다. 이와같은 공정을 수행하기 위한 방법이 미합중국 특허 출원 제(RD-17,433)호에 설명되어 있다. 본 발명을 실시하는데 유용하게 활용될 수 있는 중합체 오버레이 공정을 수행하기 위한 장치가 또한 거기에 소개되어 있다. 특히, 그 특허출원에서 소개된 발명은 고온처리와 관련한 심각한 문제점들 및 불규칙한 표면에 플르스틱 물질을 우수하게 순응시키기 위한 요건을 해결하고 있다. 따라서, 전기한 미합중국 특허출원 제(RD-17,433)호는 이하에 참고된다.

마찬가지로, 본 발명을 실시함에 있어서는, 한 칩의 여러 부분 사이또는 여러 칩이 사이에 전기적 상호 접속을 제공할 수 있도록 중합체 유전층내에 관통 개구 또는 흠들을 제공하는 것이 바람직하다. 미합중국 특허출원 제(RD-17,428)호에서는 이와 같은 흠들을 제공하기 위한 공정을 수행하는 양호한 실시예가 소개되어 있다. 따라서, 이 특허 출원은 이하에 참고된다. 전기한 양 특허 츨원은 모두 본 발명의 양수인인 본출원인에게 양도된 것이다.

일반적으로, 본 발명에 의해서 해결되는 문제점은 집적회로 칩들을 상호 접속시키는 문제이다. 최근, 이 문제는 VLSI 회로와 관련된 상호 접속수의 급격한 증가로 말미암아 복합화 되었다. 초내규모 집적회로들은 한 직접회로내에 전체 시스템의 대부분을 집적화하기 때문에, VLSI 회로에 베해 보다 많은 상호 접속을 제공하여야 한다.

동시에, 회로 복잡성이 증가하고 있고, 이러한 소자들이 보다 고속 소자로 되어가고 있기 때문에, 축소된 회로 규격이 요구되고 또한 채용되고 있다. 속도를 증진시키기 위해서는, 첩간의 상호 접속이 최소의 용량성 부하와 최소의 상호 접속 길이로 달성되지 않으면 안된다. 용량성 부하는 신호 전달을 느리게 하는 경향이 있어서 한 칩상에서 달성되지 않으면 안된다. 용량성 부하는 신호 전달을 느리게 하는 경향이 있어서 한 칩상에서 달성된 고속의 속고가 그 칩으로부터 다른 칩으로의 통신중에 유지될 수 없게 된다. 회로 길이에 따라 유전 매체내의 용량성 부하가 커지는 경향이 있기 때문에, 또 상호 접속 회로의 자체 인덕턴스에 칩들 사이의 상호 접속 길이도 전파지면을 초래하게 된다.

퍼스널 컴퓨터와 같은 장치에서도 스페이스 즉 칩 실제 전용 면적이 중요한 고려 사항으로 된다. 표준적인 퍼스널 컴퓨터내의 각 카드 슬로트의 교환 비용에 근거하여 간단히 계산해보면, 카드 슬로트의 교환 비용에 근거하여 간단히 계산해보면, 카드 슬로트의 값이 대략 $400 정도임을 알 수 있다. 포터블 장치에서는 규격 및 중량이 가장 중요하다는 것은 명백하다. 대형 컴퓨터 및 슈퍼 컴퓨터 시스템에서 조차도 규격 및 신호 속도는 매우 중요하다.

많은 응용 분야에 있어서, 반도체 소자와 그것이 장착될 기판사이에 밀접한 접촉을 제공해야할 필요성이 있다. 이러한 밀접한 접촉은 최상의 전기 접속을 보장하는데, 그리고 열제거를 의해 최상의 열 전도율을 보장하는데 매우 비람직하다. 칩들이 뒤집어져서 장착되는 상호 접속 기술에 있어서는, 열을 제거하거나 또는 기판에 칩을 전기 접속시키기 위해서는 정교한 구조가 제공되어야 한다.

전자 시스템의 신뢰성은 집적회로 칩과 외계 사이의 각 상호 접속의 신뢰성 정도이다. 통상의 시스템에 있어서, 집적회로 칩은 패키지내에 배치되고, 다음에 그 칩의 패드들로부터 패키지의 핀들까지 상호 접속을 이루기 위해서 와이어 본드 또는 테이프 자동 본딩 방법이 이용된다. 패키지의 핀들은 다음에 납땜에 의해서 인쇄회로기관의 경로들에 접속된다. 두 개의 집적회로를 상호 접속시키기 위해, 프린트 배선판의 경로들이 다음에 제 2 의 패키지의 핀들에 납땜되고, 제 2 패키지의 핀들은 그 위에 배치된 집적회로의 패드들에 본드된다. 하나의 집적회로를 다른 집적회로에 간단히 상호 접속시키는데 다수의 상호 접속이 요구되어 왔음을 알 수 있다. 이것은 전슬한 이유 때문에 바람직하지 못하다.

상호 접속은 종종 몇가지 상이한 방법에 의해서 제공된다. 그 첫 번째는 앞에서 이미 설명한 바와같이, 칩의 패드들로부터 패키지의 핀들까지 와이어 본딩에 의해서 상호 접속을 제공하는 것이다. 일반적으로, 이 방법은 단일의 칩만을 패키지하는데 사용된다. 다수의 칩들은 다음의 공정에 따라 하이브리드 회로내에 상호 접속되어 왔다. 기판상에 상호 접속 배선을 제공하도록 후막 또는 박막 기술로 기판을 처리한다. 그 기판상에 칩들을 장착한다. 와이어 본딩을 사용해거 집적회로 칩의 패드에서부터 하이브리드 기판의 배선까지 접속한다. 이 방법에서, 기판상의 경로와 경로 사이의 간격은 전형적으로 약 20mil 정도이다(도선을 위한 10mil+도선들 사이의 갭을 위한 10mil). d이것은 칩들 사이의 상호 접속을 이루기 위해 요구되는 경로들과 거리 만큼 격리될 필요가 있다. 납땜 범프(bump) 방법에 의해 장차된 칩들을 갖는 세라믹 다층은 또다른 상호 접속 방법을 이룬다. 이 방법에서는, 도선 및 세라믹 절연체의 교호층들이 그리인(green) 상태로 함께 압착되고, 다층 구조를 형성하도록 연소된다. 칩들에는 그 각 패드상에 납땜 범프들이 제공되도 , 다음에 거꾸로 장착된다. 이 경우, 칩상의 납땜 범프 위치들은 세라믹 다층상의 상호 접속 영역과 일치한다. 이 방법은 비교적 고밀도 상호 접속을 제공하지만 몇가지 제한이 있다. 첫째로, 칩들에 납땜 범프를 제공하기 위해서는 칩들이 특수하게 처리되지 않으면 안된다. 들째로, 도체 영역들은 스크린 프린팅 방법에 의해서 형성되고, 요구된 관통 경로들은 기계적 펀칭 방법에 의해서 형성된다. 일반적으로, 이들의 방법은 신뢰성 빛 반복성에 문제가 있다. 셋째로, 연소 공정중에 그리인 세라믹이 약 20% 정도 마모된다. 이러한 모든 요소들은 주어진 층상에 비교적 낮은 상호 접속 밀도를 초래한다. 전체적으로 높은 패키징 밀도를 달성하기 위해서는, 다수의 층(복잡한 다층 세라믹 기판에서는 통상적이지 않은 10 내지 20개의 층)을 제공할 필요가 있다. 납땜 범프들은 충분한 열제거를 제공하지 못하고, 또 어떤 종류의 정교한 기기적 접속은 보통 칩의 뒷면에 이루어져야 하기 때문에 열제거가 또다른 문제점으로 된다. 상당한 도구가 필요하기 때문에, 이 방법은 염가이면서 소량 생산에는 적합하지 못하다. 마지막으로, 납땜 범프의 규격이 패드 간격을 약 10mil로 제한하기 때문에 또다른 문제점이 존재한다.

본 발명과 다소 동일한 목적을 달성하고다 하는 공정에 있어서는, 반도체 칩들이 기판상에 배치되고, 폴리테트라 플루오로 에틸렌(PTFE)과 같은 물질의 층이 칩들의 상부 위쪽 및 칩들이 둘레에 압착되어, 칩들이 이 층내에 완전히 밀봉되도록 한다. 밀봉층내에는 칩들상의 패드위치들과 대응되게 홀(hole)들이 식각된다. 상호 접속을 형성하도록 금속화층이 도포되어 패턴화 된다. 그런데, 본 발명은 다음과 같은 이유 때문에 이러한 공정과는 현저히 상이하다. 반도체 열 유전처리 공정으로 알려진 이 공정에서는, 칩들이 PTFE물질내에 완전히 매립되어 오버레이층이 전혀 존재하지 않게 된다. 이 경우에는, 칩들이 제거될 수 없기 때문에 조립체를 수리하는 것이 불가능하게 된다. 한 칩이 제거될 수 있을지라도, 나머지 칩들은 여전히 PTFE 물질내에 밀봉되고, 대체 칩을 설치해서 그 칩을 시스템의 나머지 부분과 상호 접속시킬 방도가 없다. 더욱이, 반도체 열 유전처리 방법에서는 선택적으로 식각되고, 따라서 금속화층의 완정한 제거를 보장하면서 하부 회로를 보호할 수 있는 제거가능한 금속화층에 대한 제시가 전혀 없다. 더욱이, 반도체 열 유전처리 방법은 다른 두가지 문제점에 직면한다. 첫째, 중합내에 칩들을 밀봉시킴으로써, 열팽창계수의 차이에 의해 고도의 스트레스가 생성된다. 둘째, 칩들의 상부에 있는 중합체의 두께가 칩의 두께 및 칠들을 밀봉하는 도구에 의해서 좌우된다. 칩 두께의 변화는 칩 위쪽의 중합체의 두께를 변화시키게 된다.

세라믹 다층 구성은 물론 세라믹 기판상의 하이브리드 소자들과 관련한 또다른 문제점은 세라믹 물질과 관련된 상대 유전 상수가 약 6 정도에 불과하는 것이다. 이것은 또한 약 2 내지 4 사이의 전형적인 상대 유전 상수를 갖는 중합 유전체들과 비교하여 보다 높은 용량성 부하 및 증가된 전파 지연을 초래한다.

[발명(고안)의 개요]

본 발명의 양호한 실시예에 따른 다중칩 집적회로 칩 패키지는 기관 및 그 기관상에 배치된 복수의 집적회로 칩을 구비한다. 칩들은 다른 집적회로 부품들 또는 동일 칩의 다른 부분들에 접속하기 위한 상호 접속 중합체 필름에는 적어도 일부의 상호 접속 패드와 정렬된 복수의 관통 개구가 제공된다. 적어도 일부의 관통 개구 사이에 연장하도록, 또한 패드들 사이에 전기 접속을 제공하도록 상호 접속 도체들의 패턴이 상부필름상에 배치된다. 유리, 세라믹, 금속, 플라시틱 및 기타 조성물을 포함하여 각종의 기판 물질이 채용될 수 있다. 본 발명의 중요한 특징은 중합체 필름이 제거 가능하고, 또 다수의 상이한 중합 물질로 이루어질 수 있다는 것이다.

본 발명에 따르 집적회로 패키징에 있어서는 우선 복수의 집적회로 칩이 가판상에 배치된다. 칩들 및 기판 상부에 중합체 필름이 인가되어 칩들을 브릿짓하도록 한다. 칩들상에 적어도 일부의 상호 접속 패드들을 전기적으로 접속하기 위해 선택된 관통 개구들 사이에 도체들이 연장하도록 전기적 도체들의 패턴이 필름상에 제공된다.

본 발명의 제1의 목적은 집적회로 칩들 사이에 직접적인 상호 접속을 제공하되, 상기 상호 접속이 매우 신뢰적이고 또하 최소의 상호 접속 수를 요하는 그러한 상호 접속을 제공하기 위한 것이다.

본 발명의 제2의 목적은 테스트 결과 결함이 없는 것으로 판명된 나머지 칩 부분들의 기능을 저해함이 없이 조립체의 수리가 달성되도록 제거 및 재인가 가능한 중합체층을 제공하기 위한 것이다.

본 발명의 제3의 목적은 집적회로 칩들과 다른 전자 부품들을 직접적으로 상호 접속시키기 위한 방법을 제공하려는 것이다.

본 발명의 제4의 목적은 상호 접속의 최소 커패시턴스, 상호 접속의 최소 길이 및 중합 유전체의 사용으로 매우 고속 능력을 갖도록 한 상호 접속 방법을 제공하기 위한 것이다.

본 말명의 제5의 목적은 각종 두께의 칩들을 수용하면서 열제거 및 전기 접속을 하기 위해 기판에 대란 집적회로 칩의 간단한 부착을 허용하는 상호 접속 방법을 제공하고자 하는 것이다.

본 발명의 제6의 목적은 전체 전자 시스템의 영역이 개별적으로 내장된 전자 회로 부품들의 영역보다 실질적으로 크지 않도록 하여 전체적인 시스 규모를 줄이도록 한 상호 접속을 제공하려는 것이다.

본 발명의 제7의 목적은 시스템 부품들 사이의 열 팽창 및 열 부정합을 허용하도록 상호 접속 기구의 자체 유연성을 갖는 상호 접속 시스템을 제공하려는 것이다.

마지막으로, 제한적은 아니지만, 본 발명의 제 8 의 목족은 집적회로 칩의 상호 접속 패드들의 규격이 종래의 납땜 범프 및 프라잉 리이드 본딩 기술에 의한 규격 이하로 줄어들 수 있도록 한 상호 접속 방법을 제공하려는 것이다.

[발명(실용시한)의 상세한 설명]

제1도는 본 발명의 일 실시예의 전개도이다. 여기에는 3개의 특징적인 층 즉, 기판층(10), 패키징 층 및 오버레이층(20)이 분리 도시되어 있다. 패키징 층은 선택 사양으로서의 패키징 인서트(!2)를 포함한다. 이 패키징 인서트(12)ssm 칩들(15a,15b,15c)이 그 안 쪽에 배치되는 구명들을 갖느다. 제 1 도에 도시된 집적회로 칩들의 수 및 배열은 단지 설명의 목적을 위한 것임에 주의하라. 칩들상의 상호 접속패드(16)들의 배치와 층(20)상의 상호 접속 금속화 패턴(25)들의 배치도 마찬가지이다. 오버레이층(20)상의 도체 패턴들 및 패키징 인서트(12), 그리고 보다 중요하게는 칩 시스템의 적절한 기능에 의해서 보다 많은 칩 또는 적은 칩이 여러 가지 형식으로 상호 접속될 수 잇다. 패키징 인서트(12)는 있는 것이 좋지만, 그것은 선택적인 사양에 따른다.

기판(10)은 다수의 상아한 물질로 이루어진다. 예를들어, 알루미나 기판이 가능하다. 기판(10)은 또한 최대의 열제거 내지 최대의 전기 전도율을 제공하기 위한 목적으로 구리와 같은 금속을 포함할 수 있다. 기판물질의 대른 예로는 집적회로 칩들(15a,15b,15c)이 실리콘형 칩들인 경우 실리콘에 관해 양호한 열전도율 및 열팽창계수를 제공할 수 있는 세라믹 다층 회로 또눈 실리콘이 있다. 칩들은 반드시 실리콘형 반도체 소자들로 이루어질 필요는 없고, 갈륨-비소나 또는 다른 유형의 소자들을 포함할 수도 있다. 또한, 모든 칩에 대해 동일한 회로 기술이 적용되어야 하는 것도 아니다. 칩 기술의 유형은 적절히 혼합될 수 도 있고 서로 일치될 수도 있다. 기판층(10)은 또한 유리나 프라스틱 물질, 또는 필요하다면 그 혼합물을 포함할 수 있다. 기판층(10)의 가장 중요한 성질은 그것의 열팽창계수가 조립체내에 채용된 다른 물질들의 열팽창계수와 거의 동등하다는 것이다.

제1도에 도시된 두 번째 층은 패키징 인서트(12)를 포함하는 선택 사양으로서의 패키징 층이다. 패키징 인서트(12)는 칩들과 패키지의 핀들 사이에 상호 접속을 제공할 뿐만 아니라 필요하다면 전원 및 접지에 대한 접속을 제공하는데 채용될 수도 있다. 이 층은 다수의 상이한 수단에 의해서 제조될 수 있다. 추가의 상호 접속 능력이 전혀 요구되지 않는 기본적인 시스템의 경우, 이 층은 상호 접속 금속화 패턴이 전혀 포함되지 않은 퍼치된 적층으로 간단히 이루어진다. 한편, 패키징 인서트(12)는 후막 기술을 이용해서 제조될 수 있다. 이 기술에서는, 유전체층이 프린트 및 연소되고, 다음에 도체 내지 유전체의 후속층들이 적층된다. 세 번째 기술은 다층 세라믹 회로의 일부분으로서 이 층을 제조하는 것이다. 이 경우에는 세라믹들의 저부가 기판에 본드되고, 중간층들이 패키징 인서트(12)를 형성한다.

칩들(15a)-(15c)은 다이 부착을 위한 여러 가지 방법중 임의의 한 방법에 의해서 정위치에 정착된다. 이러한 방법들은 공융 다이 본딩 및 열가소성 다이 본딩 방법을 포함한다. 공융 다이 보딩에 있어서는, 각 칩 하부에 금 게르마늄 납땜 물질이 배치되고, 이어서 기핀이 금 게르마늄 물질의 공융점까지 가열된다. 실리콘-금 납땡 공융이 형성된다. 두 번째 방법으로는 열경화성 에폭시를 사용하는 것이 있다. 이 방법에서는 전기 전도율을 달성하도록 알루미나 내지는 베릴리아가 충진될 수 있다. 에폭시는 스크린 프린팅 방법에 의해서 또는 니들 팀으로부터 산폭시킴으로써 도포된다. 다음에, 칩들이 에폭시상에 배치되고, 이어서 에폭시를 완전히 경화시키도록 통상 약 30분 동안 기판이 가열된다. 세 번째 방법은 NMP(N-메틸 파이롤리돈)와 같은 용액을 사용해서 ULTEMTM1000수지(Genera! Electric Company 제품)나 실리콘 폴리이미드와 같은 열가소성 플라스틱을 기판에 가하는 것이다. 칩들이 다음에 열가소성 플라스틱내에 배치되고, 열가소성 플라스틱이 용융할때까지 및 또는 잔여 용액이 추출될때까지 오븐 또는 가열판으로 열이 가해진다. 그래서 냉각시 칩들이 기판에 본다된다. 이 시점에서, 중합체 오버레이가 칩들의 상부면상에 적층된다.

양호한 실시예에 있어서, 이 적층은 ULTEMTM1000수지의 얇은 층과 메틸렌 클로라이드 및 아세토페논용액으로 칩들 및 패키징 인서트층을 스프레이함으로써 달성된다. 다음에 이 층은 200℃ 내지 약 300℃의 온도에서 약 5분 동안 건조되고, 1mil 두께의 KAPTONTM 필림층을 칩에 본딩시키기 위한 열가소성 플라스틱 접착제로서 사용된다. KAPTONTM은 Dupont de Nemours Company, Inc의 들록 상표명이다. 적층은 통상의 적층기들을 사용해서 달성될 수고 있다. 또, 전술한 비흡중국 특허 출원 제(RD-17,433)호에 소개된 진공-압력 적층ULTEMTM 수지의 경우, 그 온도는 약 250℃ 내지 350℃ 사이의 온도이다.

전술한 처리 단계들로부터 결과의 구조에 이제 관통 홀들이 형성된다. 관통 홀들은 회로 칩들상에서 전원, 접지, 신호 또는 패키징 핀들에 대한 상호 접속이 요구되는 곳의 상호 접속이 요구되는 곳의 상호 접속 패드들 위에 형성된다. 관통 홀들은 중합체 표면상에, 예를들면 1000Å 두께의 티타늄 또는 크롬과 같은 얇은 금속화층을 증착시킴으로써 형성된다. 다음에 통상의 사진 석판 방법을 사용해서 그 층내에 관통 개구 위치들이 패턴화된다. 즉, 포토레제스트층이 증착되어 건조된 후, 마스크를 통해 노출되며 이어서 현상된다. 예를 들어, 티타늄이 사용되는 경우, 그것은 플루오르 보릭산 용액으로 식각되노, 다음에 그 티타늄은 산소-플리즈마 반응 이온식각 장치내에서 식각 마스크로서 사용된다. 이와 같이 하여, 홀들이 중합체내에 식각되지만, 산소 플라즈마는 직접회로 칩 또는 패키징 인서트(12)의 금속 패드들에 충돌하지 않는다.

칩 패드들의 표면과 패키징 인서트층의 표면을 청결하게 하기 위하여 이제 글로우 방전을 이용해서 금속화가 적용된다. 청소후에, 티타늄이나 크롬과 같은 금속화의 버퍼층이 오버레이층의 전체 표면을 덮도록, 그리고 관통 홀들을 채우도록, 아울러 칩의 상호 접속 패드들 및 패키징 인서트의 상부와 접촉하도록 인가된다. 선택 사양적인 티타늄이나 크롬 금속화층은 약 1000Å 두께로 증착된다. 이들 금속화층들은 4가지 특수한 이유 때문에 사용된다. 첫째, 그들은 이어서 증착된 구리 금속화층이 칩의 패드들로부터 이탈해서 칩기판내에 스프이크를 일으키게 되는 것을 방지하기 위한 버퍼층을 형성한다. 둘째, 티타늄과 크롬은 상당히 반응적인 물질들이고 오버레이층(20)의 중합체와 이어서 인가된 금속화층 사이에 안정한 화학적 결합을 형성한다. 셋째, 티타늄과 크롬ㅇ느 후속 증착을 위한 양호한 물질인 구리를 침식하는 식각용액에 의해서 침식되지 않는 금속이다. 이것은 이후에 보다 상세히 설명할 상호 접속 제거 공정중에 구리가 완전리 제거될 수 있도록 한다.

스퍼터링 체임버로부터 작업편을 제거함이 없이, 구리의 증착이 티타늄 또는 크롬이 증착상에 직접 스퍼터 된다. 구리는 고도의 전도율을 제공하는데 사용된다. 구리는 약 2 내지 약 5마크론 사이의 두께로 증착된다. 구리 증착후에, 스퍼터링 체임버로부터 기판이 제거되고, 스프레잉 또는 스피닝 방법에 의해서 구리의 표면상에 포토레지스터층이 증착된다. 다음에, 적당한 금속화 패턴에 따른 접촉 마스크를 사용해너 레지스트가 노출된다. 레지스트가 형성된 후에 구조가 식각된다. 식각을 위해 1.5리터의 물내에 600그램의 질산,600그램의 황산 및 600그램의 H3PO4를 함유하는 용액이 사용될 수 있다. 이 식각제는 구리를 침식하지만 배리어 금속들에는 접촉되자 않으며, 또한 칩 금속화층에 악영향을 미치지 않는다. 구리가 적당히 식각된후, 예를들면 플루오로 붕소산 용액을 사용해서 티타늄을 식각시킨다. 티타늄층은 CF4 플라즈마내의 반응성 이온 식각을 사용해서 식각시켜도 된다.

배리어 금속들을 제거하기 위해 플라즈마를 사용하는 것은 중합체로 하여금 칩 표면을 이후 침식 시킬 수도 있는 소량의 습윤처리 물질을 흡수하도록 하는 습윤처리단계로 중합체가 공정중의 임의의 시간에 직접노출되자 않도록 하는 것이기 때문에 효과적인 것이다. 포토레지스트의 노출에 접촉 마스크를 사용하는 방법에서는 미합중국 특허출원 제(RD-17,420)호에 소개된 방법에 따라 컴퓨터 제어하에 스캔되는 레이저를 사용한다.

이렇게 해서 얻어진 구조의 현저한 특징을 설명한다. 첫째, 금속화층은 통상 1mil 이하의 간격을 갖는 매우 미세한 라인 및 간격들을 형성하도록 패턴화된다. 적절한 석팬 시스템을 사용해서 행해진 테스트는 6미크론 라인 및 간격들을 나타내었다. 아울러 제1도로부터 칩들이 이제 근본적으로 모서리 ㄷ 모서리 배치될 수 잇음을 알 수 있다. 금속화피치(1mil 라인 및 간격)가 칩들 자체와 관련한 패드간격(통상 10mil) 보다 훨씬 미세하기 때문에 칩들이 용이하게 상호 접속될 수 있다. 결과의 구조는 상호 접속 길이가 가능한 짧고, 도체들의 폭이 약 6 내지 25미크론 정도인 것으로 된다. 더욱이 유전체는 ULTEM 수지와 KAPTON 필름들의 상대 유전 상수 사이의 중간 정도인 대략 3.2정도의 유전 상수를 갖는 1mil두께로 된다. 이것은 매우 낮은 용량성 부하를 갖는 시스템이 얻어질 수 있도록 한다. 또한, 본 발명 시스템의 상호 접속 길이와 용량성 부하는 다른 기술에서 얻어진 것보다 현저히 낮아진다. 또, 칩들이 모서리 대 모서리 배치도기 때문에 전체 패키지 규격과 포함된 실리콘 영역 사이에 최소 비율이 달성된다. 아울러, 한 칩에서 다른 칩으로의 접속을 위해 오직 하나의 상호 접속 경로 및 두 개의 상호 접속이 요구되며, 게다가 상호 접속과 일체 부분을 이룬다. 공지의 어떠한 기술도 그보다 적은 접속 경로에 대한 제안은 없었다. 더욱이, 상호 접속 및 상호 접속 경로는 진공 스퍼터 방법에 의해서 양호햐게 형성되어 표면 수용 금속화 패턴이 스퍼터링에 의해서 청소되고 그후 금속화가 뒤따른다. 이 방법은 대기 환경내에서 시스템의 가열로 인해 플럭스로부터 그리고 산화로부터의 오염물을 포함할 수 있는 납땜을 활용하는 방법들 보다 우수하다.

제2도는 본 발명에 따른 결과적인 고밀도 상호 접속 구조의 횡단면도이다. 여기서 알 수 있듯이, 두 개의 상호 접속된 칩 사이에는 유연성 중합체 물질(20)과 얇은 금속화층을 함유하는 브릿지가 존재한다. 중합체 필름(20)과 금속화 패턴(25)들은 또한 제1도에 확장 도시되어 있다. 금속화층은 전술한 바와같이 구리 금속화층(25)을 포함하고, 또 바람직하게는 선택 사양적인 티타늄 배리어층(24)을 포함한다. 전술한 바와 같이 접착 물질(11)은 집적회로 칩들(15a,15b)울 기판(10)에 고착시키는데 쓰인다. 유사하게, 중합체층(20)을 기판/칩 구조에 고착시키는데 접착제(19)가 채용되는 것이 바람직하다. 그런데, 접착층(19)은 일반적으로 선택 사양적인 것이고, 모든 제조 방법에 반드시 포함되어야 하는 것은 아니다. 시스템의 어느 부품들사이에 열 부정합이 있는 경우, 그 차이 이동을 수용하기에 필요한 상당히 유연한 중합체가 스트레치 또는 압축된다. 양호하게 구리를 포함하는 금속화층(25)은 또한 집적회로 영역에 기본적으로 스트레스를 전혀 가하지 않으면서 아이한 신장을 수용한다. 열적으로 유도된 스트레스는 납땜 범프 기술과 같은 다른 공지의 구조 빛 칩을 함유하는 패키지가 열적으로 정합된 배선판에 리이드 없이 납땜되는 칩 캐리어 구조에서 심각한 문제로 된다.

제2도의 횡단면도로부터는 또한 본 발명의 공정에 의해 요구되는 상호 접속 영역이 관통 홀의 규격 및 금속화층을 패턴화시킬 수 있는 능력에 의해서만 제한됨을 알 수 있다. 이 공정에서, 6미크론의 관통 홀이 마스크를 사용하지 않는 전기한 미합중국 특허 출원 제(RD-17,428)호에 소개된 관통 홀 처리 방법에 따라 달성되었다. 6 내지 25미크론 범위의 금속화 패턴이 또한 달성되었다. 그러므로 6 내지 25미크론 직경의 영역이 상호 접속에 필요한 모든 영역이다. 이것은 마스킹 접속 목적을 위해 한 칩상에 위치된 상호 접속 패드들에 대해 요구된 영역이다. 또한, 제1도로부터 칩의 주변에 칩 패드들이 구획될 필요가 없음을 알 수 있다. 이것은 다시 칩의 주변에 도달하는 추가의 간격은 사용함이 없이 그 칩상의 임의으이 편리한 점에서 상호 접속들이 이루어질 수 없기 때문에 구조적인 연관성을 갖는다. 마지막으로, 상호 접속과 관련하여 측소된 커패시턴스는 고전력 드라이버를 위한 축소된 여건을 생기게 한다. 이것은 보다 작은 규격으로 인해 특정의 칩에 보다 많은 상호 접속을 형성할 수 잇는 능력과 결합되어 특정의 공정으로 달성되는 수율에 따라 칩의 규격을 최적화하는 신규의 구저적 옵션을 생기게 한다. 칩 수율 증가의 면에서 요구된 것보다 크게 되는 부분적인 제한이 종종 칩들에 부과된다.

본 발명은 또한 단일의 금속화층으로 제한되지 않음을 주의하라. 예를 들어, 일 실시예에 있어서, 추가적인 유전 금속화층이 소정수의 수단에 의해서 도포된다. 첫째, 제2유전체층이 도포된다. 이 유전체층은 전술한 바와 같이 메틸렌 클로라이드 및 아세토세논 용액내에 ULTEMTM 수지를 함유하는 접착제를 스프레이함으로써 도포될 수 있다. 이어서 건조시킨 후에, KAPTONTM필름을 함유하는 제2층이 기존의 구조위에 적층된다. 다음에, 금속 마스크 및 식각이나, 또는 미합중국 특허 출원 제(RD-17,428)호에 소개된 레이저를 사용하는 마스크 없는 관통 홀 형성 방법으로 관통 홀들이 형성된다. 다음에, 전술한 바와 같이 금속화층이 스퍼터링에 의해서 도포된다. 통상의 방법으로 포토레지스트를 도포하고 패턴화함으로써, 또는 전술한 적절한 석판 레이저 시스템을 이용해서 금속화층이 패턴화된다. 제3A도는 결과적인 구조의 횡단면이다. 특히, 제2접착제층(29)과, 제2중합체층(30) 및 제2금속화층에 주의하라. 제2금속화층은 전슬한 바와 같이 구리를 함유하는 산호 접속 도체(35)와 함께 제2티타늄 배리어층(34)을 포함한다.

마찬가지로, 제3B도는 제2유전체증이 제 1층상부에 스프레이된 ULTEMTM 수지나 기타의 중합 유전체를 함유하도록 한 다중층 구조의 횡단면도이다. 이 경우, 전슬한 접착층제층과 동일한 혼합물이 유전층으로서 사용된다. 약250℃ 내지 약 350℃ 사이의 온도에서 약 5분 동안 제1층이 스프레이되고 건조된다. 냉각후, 12미크론 두께의 층이 생성된다. 세 번째 방법은 유전체로서 파락실렌을 사용하는 것이다. 이 물질의 증착은 약 1torr의 진공에서 기판을 가열하고 제어 방식으로 파락셀렌을 새용하는 것이다. 이 물질의 증착은 노츨면상에 형성되도록 함으로써 이루어진다. 이와 같은 화학적 증발 증착은 핀홀들이 없는 매우 평탄한 코팅으로 특징된다. 관통 홀들과 금속화층이 다음에 전슬한 바와 같이 형성된다.

본 발명의 양호한 실시예에 있어서, 중합체층(20)은 통상 12 내지 25미크론 두께이다. 각 접착제층(19,29)은 통상 3미크론 두께이다. 제2중합체층은 특히 그것기 적층된 필름층과 대향되게 인가되는 경우에 통상 12미크론 두께이다. 티타늄 배리어들(24,35)은 대개 약 3 내지 6미크론의 두께이다. 구리는 스퍼터링이나 진공증착에 의해서 증착될 수 있다. 그런데, 현재로서는 이들 방법중 어느것도 다른 방법에 비해 선호되지 않고 있다.

본 발명의 중요한 특징을 이하 설명한다. 특히, 본 발명의 중요한 잇점들중의 하나는 오버레이층(20)( 및 그것과 관련된 금속화 패턴)이 제거 가능하다는 것이다. 예를 들어, 이 층들의 제거는 금속화층을 식각 또는 용융하고, 이어서 중합체층을 싯각 또는 용융하는 대량 공정에 유효하다. 이 공정은 최초로 도포된 중합체 필름 및 금속화층만이 잔류될때까지 계속된다. 이 시점에서, 전술한 바와 같이 질산, 환산 및 H3PO4용액조내에서 구리를 용융시킴으로써 구리 금속화층이 제거된다. 티타늄은 이 식각제에 의해 침식되지 않기 때문에 그대로 남는다. 모든 구리가 실제로 제거될 때, 플루오로 붕소산 용액내에 구조체를 담금으로써, 또는 보다 바람직하게는 CF4가스의 환경에서 반응성 이온 식각함으로써 티타늄이 제거된다. 티타늄층은 상당히 얇게 때문에(약 1000Å), 그것은 플라즈마에 의해서 신속히 제거된다. 약 5분 동안 150와트의 RF 입력으로 동작하는 플라즈마 장치가 소망하는 결과를 달성하기 위해 사용된다. 칩과 패킹층상의 어느 노출된 패느는 플라즈마에 의해 유리하게 세척된다. 이 시점에서, 플라즈마 가스는 CF4에 의해 강화된 산소 플라즈마로 변경될 수 있다. 이것은 KAPTONTM필름 물질과 ULTERTM수지의 중합체 합성물을 신솔히 식각시간 동안 담겨져서 KAPTONTM필름 물질을 제거시킨다. 기판을 특정 다이 부착 방법의 연화점(softening point)까지 가열함으로써 개개의 회로 칩들이 제거된다. 통상, 이것은 공용 다이 부착이 사용된 경우에는 납땜의 용융점이고, 에폭시 다이 부착이 사용된 경우에는 에폭시의 핀행점(또는 그 이하)이며, 열가소성 플라스틱 다이 부착 방법이 사용된 경우에는 열가소성 플라스틱의 용융점이다. 다음에 새로운 칩이 불량한 칩 대신 사용되고 공정이 반복된다.

오버레이층을 제거할 수 있는 능력은 매우 중요하다. 그것은 칩들이 초오에 테스트 구성으로 배열된 다중 칩 집적회로 패키지들의 제조를 허용한다. 이것은 테스트 능력의 목적을 위해 매우 중요하다. 칩들이 보다 복잡해짐에 따라 그들 자체의 회로와 그들의 상호 접속 및 상호 작용에 있어서, 결과적인 칩들 및 시스템의 테스팅이 보다 복잡해진다. 칩 테스팅의 난이도는 복합적으로 보다 복잡해지기 때문에 지수적 증가보다 훨씬 큰 비율로 됨을 알 수 있다. 그런데, 중합제 필름의 제거 가능성과 함께 새로운 층을 인가하고, 칩들을 다른 패턴으로 접속시키고, 결함적인 칩들을 제거할 수 있는 능력은 테스트 능력을 여하한 경우에도 손상시킴이 없이 웨이퍼 규모 집적을 효과적으로 달성한다.

이상의 설명은 일반적으로 복수의 칩을 채용하는 패키지에 관련한 것이지만, 본 발명의 시스템 및 방법은 단일 칩만 존재하는 경우에도 적용 가능함을 주의하기 바란다. 이 경우, 중합체 필름(또는 다층 레벨 필름)은 제거 가능한 절연 구조를 제공하는데 그 안에는 관통 홀이 제공되고, 그 위에는 내부 칩 접속 목적을 위해 및/또는 선택된 칩 패드들을 칩이 고착된 기판상에 배치된 패드들이나 외부 핀들과 접속시키기 위한 목적으로 금속화 패턴이 제공된다.

전술한 바로부터, 본 발명의 패키징 구성 및 방법은 반도체 패키징 기술을 현저하게 증진시킴을 알 수 있다. 또, 본 발명의 방법은 본 발명에 따른 다중칩 패키지들을 상호 접속시키는 데에도 사용될 수 있다. 즉, 제2 또는 제3의 오버레이층이 다중칩 패키지들의 세트들을 접속시키는데 채용될 수 있고, 그 각각은 본 발명에 따라 제조될 수 있다. 더욱이, 여기서 설명된 구성 및 방법은 제조상 복잡하지 않고 경제적으로 쉽게 달성된다. 또, 여기서 소개된 처리 방법은 결과적인 회로 패키지의 물리적 및 전기적 특성들과 관련하여 현저한 잇점들은 제공한다. 아울러, 본 발명의 시스템은 전술한 모든 목적을 충족한다.

이제까지 본 발명은 그 양호한 실시예에 관련하여 설명되었는데, 당업자라면 이를 여러 가지로 변형 내지 수정할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위에서는 본 발명의 진정한 취지 및 범위에서 벗어나지 않는 이러한 모든 변형 및 수정까지도 포함한다.

Claims (15)

  1. 다중칩 집적회로 패키지에 있어서, 기판과; 상기 기판상에 배치되고 그 위에 상호 접속 패드를 갖는 복수의 집적회로 칩과; 상기 집적회로 칩상에 놓여 브릿지되고, 상기 접속 패드의 일부분과 정렬되는 복수의 관통 개구를 가지는 중합체 필름과; 상기 개구의 일부분 사이로 연장되고 상기 상호 접속 패드의 일부분간에 전기 접속을 제공하도록 상기 중합체 필름상에 배치되는 상호 접속 도체 패턴을 구비한 것을 특징으로 하는 다중칩 집적회로 패키지.
  2. 제1항에 있어서, 상기 필름은 제거 가능한 것을 특징으로 하는 다중칩 집적회로 패키지.
  3. 제1항에 있어서, 상기 기관은 유리, 금속, 세라믹, 플라스틱, 실리콘 및 혼합물로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 다중칩 집적회로 패키지.
  4. 제1항에 있어서, 상기 중합체 필름은 열가소성 및 열경화성 물질로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 다중칩 집적회로 패키지.
  5. 제1항에 있어서, 상기 제1중합체 필름 및 상기 상호 접속부상에 놓이며, 또한 상기 제1중합체 필름상에 배치된 상기 상호 접속 패턴의 적어도 일부에서 정렬된 복수의 관통 개구를 포함하는 제2중합체 필름과, 상기 제1중합체 필름상에 배치된 상호 접속 패턴 도체들간의 전기 접속을 제공하도록 상기 제2중합체 필름속에 배치되어 상기 제2필름내의 개구의 일부분 사이로 연장하는 제2복수 상호 접속 도체를 추가로 포함하는 것을 특징으로 하는 다중칩 집적회로 패키지.
  6. 제1항에 있어서, 상기 상호 접속 도체 패턴은 상기 중합체 필름과 접촉하는 테타늄층을 포함하는 것으로 하는 다중칩 집적회로 패키지.
  7. 제6항에 있어서, 상기 상호 접속 도체 패턴은 상기 중합체 필름과 접촉하는 티타늄과 접촉하는 구리층을 포함하는 것을 특징으로 하는 다중칩 집적회로 패키지.
  8. 제7항에 있어서, 상기 구리층은 약 3-6미크론 두게인 것을 특징으로 하는 다중칩 집적호로 패키지.
  9. 제6항에 있어서, 상기 티타늄층은 대략 1,000Å 두께인 것을 특징으로 하는 다중칩 집적회로 패키지.
  10. 기판 반도체와; 상기 기관에 배치되고, 그 위에 상호 접속 패드를 갖는 적어도 하나의 집적회로 칩과; 적어도 하나의 집적회로 칩에 놓여지고, 상기 상호 접속 패드의 적어도 일부와 정렬되는 복수의 관통홀을 갖는 중합체 필름과; 상기 개구의 적어도 일부에서 연장하고 상기 꾸를 통해 상기 상호 접속 패드의 적어도 일부에 전기적 접속을 제공하도록 상기 중합체 필름의 상부에 배치된 상호 접속 도체로 된 패턴을 구비한 것을 특징으로 하는 집적회로 칩패키지.
  11. 집적회로 칩들을 패키징하는 방법에 있어서, 상호 접속 패드들을 포함하는 복수의 집적회로 칩들을 기판상에 배치하는 단계와; 필름이 상기 칩들으 브릿지하도록 중합체 필름층을 상기 칩들 및 상기 기판상에 도포하는 단계와; 상기 중합체 필름내에 상기 상호 접속패드의 일부분상에 배치도니 복수의 관통 개구들을 제공하는 단계 및, 선택된 상호 접속 패드들을 전기 접속하도록 상기 관통 개구 사이에서 연장하는 전기도체 패턴을 제공하는 단계를 포함한 것으 특징으로 하는 집적회로 칩 패키징 방법.
  12. 제11항에 있어서, 상기 기판은 유리, 금속, 세라믹, 플라스틱, 실리콘 및 혼합물로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 집적회로 칩 패키징 방법.
  13. 제11항에 있어서, 상기 중합체 필름은 열가소성 빛 열경화성 물밀로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 집적회로 칩 패키징 방법.
  14. 제11항에 있어서, 상기 전기 도체 패턴 및 상기 중합체 필름을 제거하는 단계와 제2중합체 피름과 제2전기 도체 패턴을 재도포하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 칩 패키징 방법.
  15. 제11항에 있어서, 상기 중합체 필름층은 제거가능한 층을 포함하는 것을 특징으로 하는 집적회로 칩 패키징 방법.
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