KR950010625B1 - Bit line sense amplification circuit of semiconductor memory - Google Patents

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Abstract

a first bit line sense amplifier for amplifying a data signal of a cell selected by an address signal transmitted from a pair of bit lines and for transmitting the amplified data signal to a data line of a column sense amplifier; a second amplifier for amplifying the same data signal as the first bit line sense amplifier and for transmitting the amplified data to the pair of bit lines to refresh the cell; and a separate controller which is connected to the first bit line sense amplifier and to the second amplifier and is turned on/off according to application of a pulse, wherein the separate controller is turned on, if the pulse is applied, to transmit the amplified data in the first bit line sense amplifier to the data line and at the same time to transmit the amplified data in the second amplifier to the bit lines to refresh the cell.

Description

반도체 메모리의 비트라인 감지증폭회로Bit Line Detection Amplifier in Semiconductor Memory

제1도는 종래의 기술에 의한 비트라인 감지증폭회로.1 is a bit line sense amplification circuit according to the prior art.

제2도는 본 발명에 의한 비트라인 감지증폭회로.2 is a bit line sense amplification circuit according to the present invention.

제3도는 제1도의 파형도.3 is a waveform diagram of FIG.

제4도는 제2도의 파형도.4 is a waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

30 : 제2증폭부 40 : 제1비트라인 감지증폭부30: second amplifier 40: first bit line detection amplifier

41 : 분리제어부 50 : 컬럼 센스 증폭부41: separation control unit 50: column sense amplification unit

본 발명은 반도체 메모리장치에 관한 것으로, 특히 비트라인의 기생 축전 용량이 큰 고집적 메모리장치에 적합한 비트라인 감지증폭회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a bit line sensing amplifier circuit suitable for a highly integrated memory device having a large parasitic capacitance.

제1도는 종래의 비트라인(bit line) 감지증폭회로와 컬럼 센스(column sence) 증폭회로를 도시한 것이다.FIG. 1 shows a conventional bit line sense amplification circuit and a column sense amplifier circuit.

제1도를 참조하면, 종래의 비트라인 감지증폭회로(10)는 두개의 피모스 트랜지스터(PMOS transistor) M3, M6와 두개의 앤모스 트랜지스터(NMOR transistor) M4, M7중 M3의 한쪽 접합과 M4의 한쪽 접합이 공통으로 제1노드(N14)에 접속되고, 상기 M3의 다른 한쪽 접합은 SPC선에, M4의 다른 한쪽 접합은 SNC선에 접속되어 있으며, M6의 한쪽 접합과 M7의 한쪽 접합이 공통으로 제2노드(N18)에 접속되고, M6의 다른 한쪽 접합은 SPC선에, M7의 다른 한쪽 접합은 SNC선에 접속되어 있다.First Referring to Fig., A conventional bit line sense amplifier circuit 10 includes two PMOS transistor (PMOS transistor), M 3, M 6, and two NMOS transistors (NMOR transistor) M 4, M 7 of the M 3 One junction of M 4 and one junction of M 4 are commonly connected to the first node N 14 , the other junction of M 3 is connected to an SPC line, and the other junction of M 4 is connected to an SNC line, One junction of 6 and one junction of M 7 are commonly connected to the second node N 18 , the other junction of M 6 is connected to the SPC line, and the other junction of M 7 is connected to the SNC line.

그리고 M3와 M4의 게이트(gate)는 제2노드(N18)에 공통으로 접속되고, M6와 M7의 게이트는 제1노드(N14)에 공통으로 접속되어 있다.Gates of M 3 and M 4 are commonly connected to the second node N 18 , and gates of M 6 and M 7 are commonly connected to the first node N 14 .

또, 제1비트라인(bit line) 및 제2비트라인과 감지증폭회로를 연결하도록, 앤모스 트랜지스터 M1의 한쪽 접합은 상기 제1노드(N14)에 연결되고, 다른 한쪽 접합은 제1비트라인(BIT)에 연결되며, 게이트는 BS선과 접속됨과 동시에 앤모스 트랜지스터 M10의 한쪽 접합은 상기 제2노드(N18)에 연결되고, 다른 한쪽 접합은 제2비트라인에 연결되며, 게이트는 BS선과 접속되어 있다.The first bit line and the second bit line And a junction of the NMOS transistor M 1 is connected to the first node N 14 , the other junction is connected to a first bit line BIT, and a gate is connected to the BS line so as to connect a sense amplifier circuit. At the same time, one junction of NMOS transistor M 10 is connected to the second node N 18 and the other junction is a second bit line. Is connected to the BS line.

그리고 상기 제1노드(N14)는 컬럼 센스 증폭회로(20)의 트랜지스터 M2의 게이트에 연결되고, 제2노드(N18)은 컬럼 센스 증폭회로(20)의 트랜지스터 M9의 게이트에 연결되어 있다.The first node N 14 is connected to the gate of transistor M 2 of the column sense amplifier circuit 20, and the second node N 18 is connected to the gate of transistor M 9 of the column sense amplifier circuit 20. It is.

상기와 같이 연결된 비트라인 감지증폭회로의 동작은 제3도의 파형도에서 볼 수 있듯이, X-어드레스(address)신호와 Y-어드레스신호의 조합에 의해 소정의 메모리셀이 선택되면, 그 데이타는 상기 제1 및 제2비트라인(BIT,으로 나오게 된다. 이때 선택된 블럭의 데이타를 비트라인 감지증폭회로(10)로 전달하는 것을 제어하는 BS신호가 로우(low)에서 하이(high)로 상승하여, 제1 및 제2비트라인(BIT,의 데이타가 제1 및 제2노드(N14,N18)로 전달되며, SPC신호는 로우에서 하이로 상승하고, SNC신호는 하이에서 로우로 하강됨으로서, 제1 및 제2노드(N14,N18)는 감지증폭회로에 의해 증폭되게 된다.As shown in the waveform diagram of FIG. 3, when a predetermined memory cell is selected by a combination of an X-address signal and a Y-address signal, the data of the bit line sense amplification circuit connected as described above can be read. First and second bit lines BIT, Will come out. At this time, the BS signal controlling the transfer of the data of the selected block to the bit line detection amplifier circuit 10 rises from low to high, so that the first and second bit lines BIT, Are transmitted to the first and second nodes N 14 and N 18 , the SPC signal rises from low to high, and the SNC signal falls from high to low, so that the first and second nodes N 14 , N 18 ) is amplified by the sense amplifier circuit.

상기 증폭된 신호는 트랜지스터 M1과 M10을 통해 다시 메모리셀로 전달되어 셀의 데이타를 리프레쉬(refresh)시키게 된다. 한편, 독출 주기(read cycle)인 경우 컬럼 센스 증폭부의 인에이블(enable)신호인 CD가 로우에서 하이로 되고, 상기 제1 및 제2노드(N14,N18)가 상기 트랜지스터 M2와 M9를 조절하여 DB 및라인에 데이타를 전달하게 된다.The amplified signal is transferred back to the memory cell through the transistors M 1 and M 10 to refresh the data of the cell. On the other hand, in the read cycle, the enable signal CD of the column sense amplifier becomes low from high, and the first and second nodes N 14 and N 18 become the transistors M 2 and M. 9 to adjust the DB and Pass data to the line.

즉, 종래의 비트라인 감지증폭회로는, 감지증폭회로의 트랜지스터 M6, M7의 게이트에 인가되는 제1노드와, 트랜지스터 M3, M4의 게이트에 인가되는 제2노드(N18)가 각각 트랜지스터 M1과 M10을 통해 제1 및 제2비트라인(BIT,)과 연결되어 있으므로, 제1 및 제2비트라인(BIT,)에 부과되는 기생축전 용량의 크기가 메모리셀의 축전 용량에 비해 훨씬 큰 값을 가지는 고집적 메모리에 있어서는, 상기 제1노드(N14)와 제2노드(N18)의 데이타가 증폭되어 비트라인에 데이타가 전달되는데 시간 지연이 생기며, 또 제1노드(N14)와 제2노드(N18)가 컬럼 센스 증폭부의 트랜지스터 M2, M9의 게이트에 연결되어 드라이버(driver)로 동작할때도 시간 지연이 생기므로써, 전체적인 회로의 속도가 저하되는 문제점이 있다.That is, in the conventional bit line sense amplifier circuit, the first node applied to the gates of the transistors M 6 and M 7 of the sense amplifier circuit and the second node N 18 applied to the gates of the transistors M 3 and M 4 are provided. Through the transistors M 1 and M 10 , the first and second bit lines BIT, ) And the first and second bit lines BIT, In the highly integrated memory having the parasitic capacitance imposed on the capacitor having a much larger value than that of the memory cell, the data of the first node N 14 and the second node N 18 are amplified to form a bit line. There is a time delay when data is transferred to the first node (N 14 ) and the second node (N 18 ) are also connected to the gates of the transistors M 2 and M 9 of the column sense amplifier and operate as a driver. Since there is a time delay, the overall circuit speed is lowered.

따라서, 본 발명의 목적은, 상기와 같은 문제점을 해결하여, 고집적 메모리의 동작속도를 향상시킬 수 있는 비트라인 감지증폭회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a bit line sense amplification circuit that can solve the above problems and improve the operation speed of a highly integrated memory.

상기 목적을 달성하기 위한 본 발명의 비트라인 감지증폭회로는 어드레스 신호에 의해 선택된 셀의 데이타를 증폭시키는 제1비트라인 감지증폭부 및 제2증폭부와, 상기 제1 및 제2증폭부와 연결되어 비ㅌ라인과 데이타라인에 증폭된 데이타를 분리하여 동시에 전송하도록 하는 분리제어부를 포함하여 이루어진 것을 특징으로 한다.The bit line sense amplifier circuit of the present invention for achieving the above object is connected to the first bit line sense amplifier and the second amplifier for amplifying data of the cell selected by the address signal, the first and second amplifiers; It is characterized in that it comprises a separate control unit for separating and transmitting the amplified data in the bit line and the data line at the same time.

이하, 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 비트라인 증폭회로로, 제1비트라인 감지증폭부(40)와 제2증폭부(30) 및 분리제어부(41)로 구성된다.2 is a bit line amplifying circuit according to the present invention, and includes a first bit line sensing amplifier 40, a second amplifier 30, and a separation controller 41.

상기 제1비트라인 감지증폭부(40)는 두개의 피모스 트랜지스터 M16및 M19와, 두개의 앤모스 트랜지스터 M17및 M20이 다음과 같이 연결되어 있다.The first bit line sense amplifier 40 is connected to two PMOS transistors M 16 and M 19 and two NMOS transistors M 17 and M 20 as follows.

상기 M16의 한쪽 접합과 M17의 한쪽 접합이 공통으로 제3노드(N31)에 접속되고, M16의 다른 한쪽 접합은 제1SPC라인(SPC1)에, M17의 다른 한쪽 접합은 제1SNC라인(SNC1)에 접속되어 있으며, M19의 한쪽 접합과 M20의 한쪽 접합이 공통으로 제4노드(N36)에 접속되고 M19의 다른 한쪽 접합은 제1SPC라인(SPC1)에, M20의 다른 한쪽 접합은 제1SNC라인(SNC1)에 접속되어 있다.One joint of M 16 and one joint of M 17 are commonly connected to the third node N 31 , and the other joint of M 16 is connected to the first SPC line SPC 1 , and the other joint of M 17 is formed. 1 SNC line (SNC 1 ), one junction of M 19 and one junction of M 20 are commonly connected to the fourth node (N 36 ), and the other junction of M 19 is connected to the first SPC line (SPC 1 ). , The other junction of M 20 is connected to the first SNC line SNC 1 .

그리고, 상기 트랜지스터 M19와 M20의 게이트는 제3노드(N31)에 공통으로 접속되어 있으며, M16와 M17의 게이트는 제4노드(N36)에 공통으로 접속되어 있다.The gates of the transistors M 19 and M 20 are commonly connected to the third node N 31 , and the gates of M 16 and M 17 are commonly connected to the fourth node N 36 .

한편, 상기 제2증폭부(30)는 두개의 피모스 트랜지스터 M13및 M22와, 두개의 앤모스 트랜지스터 M14및 M23이 다음과 같이 연결되어 있다.Meanwhile, the second amplifier 30 is connected to two PMOS transistors M 13 and M 22 and two NMOS transistors M 14 and M 23 as follows.

상기 M13이 한쪽 접합과 M14의 한쪽 접합이 공통으로 제5노드(N32)에 접속되고, M13의 다른 한쪽 접합은 제2SPC라인(SPC2)에, M14의 다른 한쪽 접합은 제2SNC라인(SNC2)에 접속되어 있으며, M22의 한쪽 접합과 M23의 한쪽 접합이 공통으로 제6노드(N30)에 접속되고, M22의 다른 한쪽 접합은 제2SPC라인(SPC2)에, M23의 다른 한쪽 접합은 제2SNC(SNC2)에 접속되어 있다.One junction of M 13 and one junction of M 14 are commonly connected to the fifth node N 32 , and the other junction of M 13 is connected to the second SPC line SPC 2 , and the other junction of M 14 is formed. 2 SNC line (SNC 2 ), one junction of M 22 and one junction of M 23 are commonly connected to the sixth node (N 30 ), and the other junction of M 22 is the second SPC line (SPC 2 ). The other junction of M 23 is connected to the second SNC (SNC 2 ).

그리고, 상기 트랜지스터 M13과 M14의 게이트는 제3노드(N31)에 공통으로 접속되어 있으며, M19와 M20의 게이트는 제4노드(N36)에 공통으로 접속되어 있다.The gates of the transistors M 13 and M 14 are commonly connected to the third node N 31 , and the gates of M 19 and M 20 are commonly connected to the fourth node N 36 .

또한, 상기 분리제어부(41)는 두개의 앤모드 트랜지스터 M12와 M25가 다음과 같이 연결되어 있다.In addition, the separation controller 41 has two N-mode transistors M 12 and M 25 connected as follows.

상기 M12의 한쪽 접합은 상기 제3노드(N31)과 연결되고, 다른 한쪽 접합은 제6노드(N30)에 연결되며, 게이트는 CONT라인에 연결되며, M25의 한쪽 접합은 제5노드(N32)에 연결되고, 다른 한쪽 접합은 제4노드(N36)에 연결되며, 게이트는 CONT라인에 연결되어 있다.One junction of M 12 is connected to the third node N 31 , the other junction is connected to a sixth node N 30 , a gate is connected to a CONT line, and one junction of M 25 is connected to a fifth node. It is connected to node N 32 , the other junction is connected to fourth node N 36 , and the gate is connected to the CONT line.

그리고 제1비트라인(BIT), 제2비트라인과 감지증폭회로를 연결하기 위해 앤모스 트랜지스터 M11이, 한쪽 접합은 상기 제6노드(N30)에, 다른 한쪽 접합은 제1비트라인(BIT)에 연결되고, 게이트는 BS라인에 접속되어 있으며, 앤모스 트랜지스터 M26이 한쪽 접합은 상기 제5노드(N32)에, 다른 한쪽 접합은 상기 제4노드(N36)에 연결되고 게이트는 CONT라인에 연결되어 있다.And a first bit line (BIT) and a second bit line The NMOS transistor M 11 is connected to the sixth node N 30 , the other junction is connected to the first bit line BIT, and the gate is connected to the BS line. The NMOS transistor M 26 has one junction connected to the fifth node N 32 , the other junction connected to the fourth node N 36 , and a gate connected to the CONT line.

또한 상기 감지증폭회로와 컬럼 센스 회로를 연결하기 위해 트랜지스터 M15의 게이트가 상기 제3노드(N31)에 연결되고, 트랜지스터 M24의 게이트가 제4노드(N36)에 연결되어 있다.In addition, a gate of transistor M 15 is connected to the third node N 31 and a gate of transistor M 24 is connected to a fourth node N 36 to connect the sense amplifier circuit and the column sense circuit.

상기와 같이 연결된 본 발명의 비트라인 감지증폭회로의 동작은 제4도의 파형도에서 볼 수 있듯이, X-어드레스 신호와 Y-어드레스 신호에 의해 하나의 메모리셀이 선택되면, 그 데이타는 제1 및 제2비트라인(BIT,)를 통해 나오게 된다. 이때 선택된 블럭의 데이타를 비트라인 감지증폭회로를 전달하는 것을 조절하는 BS신호가 로우에서 하이로 상승하면, 상기 제1 및 제2비트라인(BIT,)의 데이타가 제5노드(N32)와, 제6노드(N30)로 전달되며, 두개의 SPC신호(SPC1,SPC2)는 로우에서 하이로 상승하고, 두개의 SNC신호(SNC1,SNC2)는 하이에서 로우로 하강하여, 이때 상기 제5노드(N32)와 제4노드(N36)로 전달된 데이타를 제3노드(N31)과 제4노드(N36)에 전달하기 위해 앤모스 트랜지스터 M12와 M25의 게이트에 CONT신호를 펄스(pulse)로 인가하여 턴-온(turn-on)시킨다.As shown in the waveform diagram of FIG. 4, the operation of the bit line sense amplification circuit of the present invention connected as described above, when one memory cell is selected by the X-address signal and the Y-address signal, the data is first and second. Second bit line (BIT, To come out. In this case, when the BS signal for controlling the transfer of the data of the selected block to the bit line sense amplifier circuit rises from low to high, the first and second bit lines BIT, ) Data is transferred to the fifth node (N 32 ) and the sixth node (N 30 ), two SPC signals (SPC 1 , SPC 2 ) rise from low to high, and two SNC signals (SNC 1). , SNC 2 is lowered from high to low, and at this time, the data transmitted to the fifth node (N 32 ) and the fourth node (N 36 ) to the third node (N 31 ) and the fourth node (N 36 ). In order to transfer, the CONT signal is applied to the gates of the NMOS transistors M 12 and M 25 in a pulse to turn on.

그러면 제3노드(N31)와 제4노드(N36)의 데이타는 감지증폭회로에 의해 증폭되고, 증폭된 데이타는 다시 상기 제5노드(N32)와 제6노드(N30)에 전달되며, 앤모스 트랜지스터 M11과 M26을 통해 다시 메모리셀로 전달되어 메모리셀의 데이타를 리프레쉬(refresh)시키게 되는 것이다.Then, the data of the third node (N 31 ) and the fourth node (N 36 ) is amplified by the sense amplifier circuit, and the amplified data is transferred to the fifth node (N 32 ) and the sixth node (N 30 ) again. The data is transferred back to the memory cell through the NMOS transistors M 11 and M 26 to refresh the data of the memory cell.

한편, 독출 주기인 경우 컬럼 센스 증폭부(50)의 인에이블 신호(D)가 로우에서 하이로 되고, 상기 제3노드(N31)와 제4노드(N36)에서 컬럼 센스 증폭부(50)의 앤모스 트랜지스터(M15,M24)를 제어하여 DB라인 및라인에 데이타를 전달하게 된다.On the other hand, in the read cycle, the enable signal D of the column sense amplifier 50 goes from low to high, and the column sense amplifier 50 of the third node N 31 and the fourth node N 36 . DB line and NMOS transistors (M 15 , M 24 ) Pass data to the line.

즉, 본 발명의 비트선 감지증폭회로는 분리제어부의 앤모스 트랜지스터 M12및 M25의 게이트 신호인 CONT를 펄스로 입력하여 감지증폭부와 비트라인을 분리함으로써 리프레쉬 속도를 개선하고, 또한 컬럼 센스 증폭회로를 사용하는 경우에도 컬럼 센스 증폭회로의 앤모스 트랜지스터 M15및 M24의 게이트에 비트라인과 분리되어 있는 접속 노드로 연결함으로써 독출속도를 개선하여 고집적 메모리 소자의 동작속도를 향상시킬 수 있다.That is, the bit line sense amplification circuit of the present invention improves the refresh rate by separating the sense amplifier and the bit line by inputting CONT, which is the gate signal of the NMOS transistors M 12 and M 25 of the separation control unit, as a pulse, and further improving the column sense. Even when the amplification circuit is used, the read speed can be improved by connecting the gates of the NMOS transistors M 15 and M 24 of the column sense amplification circuit to the connection nodes separated from the bit lines, thereby improving the operation speed of the highly integrated memory device. .

Claims (3)

비트라인(BIT,)으로부터 어드레스 신호에 의해 선택된 셀의 데이타 신호를 전송받아 증폭시키고 상기 증폭된 데이타 신호를 컬럼 센스 증폭부(50)의 데이타 라인(DB)에 전송하는 제1비트라인 감지증폭부(40)와, 상기 제1비트라인 감지증폭부(40)에 전송되는 데이타와 동일한 데이타를 전송받아 증폭시키고 이 증폭된 데이타를 다시 비트라인(BIT,)으로 전송하여 리프레쉬시키는 제2증폭부(30)와, 상기 제1비트라인 감지증폭부(40) 및 제2증폭부(30)와 연결되며 펄스 인가여부에 따라 턴온 또는 턴오프되는 분리제어부(41)를 구비하여, 상기 분리제어부(41)에 펄스가 인가되지 않으면 상기 분리제어부(41)가 턴오프되어 상기 제1비트라인 감지증폭부(40) 및 제2증폭부(30)에서 데이타를 증폭시키고, 상기 분리제어부(41)에 펄스가 인가되면 상기 분리제어부(41)가 턴온되어 상기 제1비트라인 감지증폭부(41)에서 증폭된 데이타를 데이타라인(DB,)로 전송함과 동시에 상기 제2증폭부(30)에 증폭된 데이타를 다시 비트라인(BIT,)으로 전송하여 상기 셀을 리프레쉬시키는 것을 특징으로 하는 비트라인 감지증폭회로.Bit line (BIT, Receive and amplify the data signal of the cell selected by the address signal, and amplify the amplified data signal by the data line DB of the column sense amplifier 50. Receives and amplifies the first bit line detection amplifier 40 and the same data as the data transmitted to the first bit line detection amplifier 40, and amplifies the amplified data again. A second control unit 30 which is transmitted and refreshed to the second control unit; and a separate control unit connected to the first bit line sensing amplifier unit 40 and the second amplifier unit 30 and turned on or off depending on whether a pulse is applied. 41), if a pulse is not applied to the separation controller 41, the separation controller 41 is turned off and data is transmitted from the first bit line detection amplifier 40 and the second amplifier 30. When the pulse signal is applied to the separation controller 41, the separation controller 41 is turned on to convert the data amplified by the first bit line detection amplifier 41 into a data line DB. And amplified data to the second amplifier 30 at the same time as the bit line (BIT, Bit refresh circuit for refreshing the cell. 제1항에 있어서, 상기 제2증폭부(30)는 제1피모스 트랜지스터(M13)와 제1앤모스 트랜지스터(M14)가 공통으로 제1접속노드(N32)에 연결됨과 동시에 상기 제1피모스 트랜지스터(M13)가 동작시 하이신호를 전송하는 제1전송라인(SPC2)과 연결되고 상기 제1앤모스 트랜지스터(M14)가 동작시 로우신호를 전송하는 제2전송라인(SNC2)과 연결되며, 제2피모스 트랜지스터(M22)와 제2앤모스 트랜지스터(M23)가 공통으로 제2접속노드(N30)에 연결됨과 동시에 상기 제2피모스 트랜지스터(M22)가 상기 제1전송라인(SPC2)과 연결되고 상기 제2앤모스 트랜지스터(M23)가 상기 제2전송라인(SNC2)과 연결되어 구성됨을 특징으로 하는 비트라인 감지증폭회로.The second amplifier 30 is connected to the first connection node N 32 while the first PMOS transistor M 13 and the first NMOS transistor M 14 are commonly connected to each other. A second transmission line connected to a first transmission line SPC 2 that transmits a high signal when the first PMOS transistor M 13 is operated and a low signal when the first NMOS transistor M 14 is operated; (SNC 2 ), the second PMOS transistor M 22 and the second NMOS transistor M 23 are commonly connected to the second connection node N 30 , and at the same time, the second PMOS transistor M And a second transmission line (SPC 2 ) and the second NMOS transistor (M 23 ) are connected to the second transmission line (SNC 2 ). 제1항에 있어서, 상기 분리제어부(41)는 제3앤모스 트랜지스터(M12)가 상기 제2접속노드(N32)와 상기 제1비트라인 증폭부(40) 사이에 연결되고, 제4앤모스 트랜지스터(M25)가 상기 제2접속노드(N30)와 상기 제1비트라인 증폭부(40) 사이에 연결되어 구성됨을 특징으로 하는 비트라인 감지증폭회로.The separation controller 41 is a third NMOS transistor (M 12 ) is connected between the second connection node (N 32 ) and the first bit line amplifier 40, a fourth And an NMOS transistor (M 25 ) is connected between the second connection node (N 30 ) and the first bit line amplifier (40).
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