KR940004268B1 - Semiconductor device for high-voltage - Google Patents
Semiconductor device for high-voltage Download PDFInfo
- Publication number
- KR940004268B1 KR940004268B1 KR1019910001131A KR910001131A KR940004268B1 KR 940004268 B1 KR940004268 B1 KR 940004268B1 KR 1019910001131 A KR1019910001131 A KR 1019910001131A KR 910001131 A KR910001131 A KR 910001131A KR 940004268 B1 KR940004268 B1 KR 940004268B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- region
- concentration region
- semiconductor device
- concentration
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
제1도는 종래의 고압용 반도체 장치의 단면도.1 is a cross-sectional view of a conventional high voltage semiconductor device.
제2도는 본 발명의 고압용 반도체 장치의 단면도.2 is a cross-sectional view of the semiconductor device for high pressure of the present invention.
제3도는 본 발명의 고압용 반도체 장치의 평면도.3 is a plan view of the semiconductor device for high voltage of the present invention.
제4도는 본 발명의 고압용 반도체 장치의 제조공정도.4 is a manufacturing process diagram of the semiconductor device for high pressure of the present invention.
제5도는 저농도 소오스, 드레인 영역의 도우핑 농도와 브레이크 다운 전압과의 관계를 나타낸 그래프이다.5 is a graph showing the relationship between the doping concentration of the low concentration source and the drain region and the breakdown voltage.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 필드 산화막21
23 : 게이트 산화막 24, 28 : 포토레지스트막23:
25 : 중간농도의 소오스, 드레인 영역25: medium source and drain regions
26 : 저농도의 소오스, 드레인 영역26: low concentration source, drain region
27 : 게이트 29 : 고농도의 소오스, 드레인 영역27
30 : 소오스, 드레인 전극 31 : 콘택홀 영역30 source,
32 : 액티브 영역 33 : 층간 절연막32
본원 발명은 고압용 반도체 장치에 관한 것으로서, 저농도 소오스, 드레인 영역을 형성하기 위한 이온주입시 불순물을 이중으로 이온주입하여(Double implantation) 소오스, 드레인 영역을 고농도, 중간농도 및 저농도의 3중 구조로 형성하여 브레이크 다운 전압을 강하시키지 않고 전류구동능력을 향상시킬 수 있는 고압용 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device for a high pressure, and a double concentration implantation of impurities during ion implantation to form a low concentration source and drain region (Double implantation), the source, drain region in a triple structure of high concentration, medium concentration and low concentration The present invention relates to a high-voltage semiconductor device that can be formed to improve the current driving capability without lowering the breakdown voltage.
제1도는 종래의 고압용 반도체 장치의 단면도를 도시한 것이다.1 is a cross-sectional view of a conventional high voltage semiconductor device.
종래의 고압용 반도체 장치는 반도체 기판(11)상에 소오스/드레인 영역이 고농도 및 저농도 불순물 영역의 이중확산 구조(12)(13)를 갖도록 형성되고, 그 위에는 게이트 산화막(14) 및 게이트(15)가 형성되어 있고, 고농도의 소오스, 드레인 영역(12)에는 금속의 소오스, 드레인 전극(16)이 형성되어 있다.In the conventional high voltage semiconductor device, the source / drain regions are formed on the
상기한 고압용 반도체 장치는 브레이크 다운 전압을 증대시키기 위하여 고농도의 소오스, 드레인 영역(12)을 저농도의 소오스, 드레인 영역(13)이 감싸도록 형성하였다.In order to increase the breakdown voltage, the high voltage semiconductor device is formed so as to surround the high concentration source and
종래의 고압용 반도체 장치는 제5도에서 보는 바와 같이 기판(11)이 불순물 농도가 1×1016㎝-3내지 1×1017㎝-3일 때, 브레이크 다운 전압(Breakdown Voltage, BV)은 저농도의 소오스, 드레인 영역(13)을 형성하기 위한 이온주입공정시 불순물의 량(Dose)이 1×1012내지 1×1013ions/㎝ 사이에서 이온주입될 때, B점에서 최대갑을 갖게 된다.In the conventional high voltage semiconductor device, as shown in FIG. 5, when the
그러나, 이와 같이 저농도의 소오스, 드레인 영역을 형성하기 위한 이온주입공정시 B점의 불순물 량을 주입시키게 되면, 고압 반도체 장치의 브레이크 다운 전압은 극대화시킬 수 있으나, 이에 반하여 제5도에 도시된 바와 같이 전류구동능력은 저하되게 된다. 이는 고압 반도체 장치의 전류구동능력(Current Drivability, CD)은 제5도에서 보는 바와 같이 저농도의 소오스, 드레인 영역(13)의 이온주입되는 불순물량이 많아지면 많아질수록 증가하게 된다.However, when the amount of impurity at point B is implanted in the ion implantation process for forming a low concentration source and drain region, the breakdown voltage of the high voltage semiconductor device can be maximized. However, as shown in FIG. Likewise, the current driving capability is reduced. This is because the current driving capability (Current Drivability, CD) of the high voltage semiconductor device increases as the amount of impurities implanted in the low concentration source and
즉, 제5도에서 보는 바와 같이 B점 이상의 저농도의 소오스, 드레인 영역(13)의 불순물 주입량에서는 브레이크 다운 전압과 전류구동능력이 불순물 농도에 따라 서로 반비례하기 때문에 브레이크 다운 전압을 극대화하였을 경우에 전류구동능력은 C점보다 B점에서 감소하게 되는 문제점이 있었다.That is, as shown in FIG. 5, when the impurity implantation amount of the low concentration source and
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 저농도의 소오스, 드레인 영역의 형성시 이중으로 이온주입을 실시하여 고농도의 소오스, 드레인 영역을 중간농도 및 저농도의 소오스, 드레인 영역이 감싸도록 형성함으로써 브레이크 다운 전압을 감소시키지 않고 전류구동능력을 향상시킬 수 있는 고압용 반도체 장치를 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, and when the source of the low concentration and the drain region is formed, ion implantation is performed twice to make the source and drain regions of high concentration and source and drain regions of low concentration It is an object of the present invention to provide a high-voltage semiconductor device capable of improving the current driving capability without reducing the breakdown voltage by forming a wrap.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판, 상기 반도체 기판상에 마련된 게이트 절연막, 상기 게이트 절연막을 거쳐서 마련된 게이트 전극, 및 상기 게이트 전극의 양측의 상기 반도체 기판의 표면영역에 마련되어 기판측으로부터 고농도 영역, 중농도 영역 및 저농도 영역을 가지며, 고농도 영역이 중농도 영역에 의해 감싸여지고 중농도 영역은 저농도 영역에 의해 감싸여지는 3중 구조의 소스 및 드레인 영역으로 형성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor substrate, a gate insulating film provided on the semiconductor substrate, a gate electrode provided through the gate insulating film, and the surface region of the semiconductor substrate on both sides of the gate electrode is provided at a high concentration from the substrate side It has a region, a medium concentration region and a low concentration region, the high concentration region is characterized by being formed of a source and drain region of the triple structure is surrounded by the medium concentration region and surrounded by the low concentration region.
이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 고압용 반도체 장치의 단면도이고, 제3도는 본 발명의 고압용 반도체 장치의 평면도를 도시한 것이다.2 is a cross-sectional view of the semiconductor device for high voltage of the present invention, and FIG. 3 is a plan view of the semiconductor device for high voltage of the present invention.
본 발명을 고압용 반도체 장치는 종래의 고압 반도체 장치와는 달리 고농도의 소오스, 드레인 영역(29)을 중간농도의 소오스, 드레인 영역(25)이 감싸도록 형성되고, 이 중간농도의 소오스, 드레인 영역(25)을 저농도의 소오스, 드레인 영역(26)이 감싸도록 형성하여 3중 구조를 갖는다.Unlike the conventional high voltage semiconductor device, the high-pressure semiconductor device of the present invention is formed so as to surround the source and
부호 32은 고압 반도체 장치의 액티브 영역을 나타내는 것이고, 31은 소오스, 드레인 콘택을 나타내는 것이다.
그러므로, 본 발명의 고압용 반도체 장치는 중간농도의 소오스, 드레인 영역(25)이 저농도의 소오스, 드레인 영역(26)보다는 캐리어 농도가 높게 된다. 즉, 비저항(ρ)은 식(1)에 나타낸 바와 같이 캐리어 농도(n)에 반비례하므로, 상기 중간농도의 소오스, 드레인 영역에 의하여 전체 소오스, 드레인 영역(25,26,29)의 저항값은 감소되고 그 결과, 트랜지스터의 전류구동능력은 향상된다.Therefore, in the high-voltage semiconductor device of the present invention, the medium concentration source and
한편, 브레이크 다운 전압(BV)은 식(2)에 나타낸 바와 같이, 불순물 농도(N)에 반비례하지만, 본원 발명에 있어서 고압용 반도체 장치의 브레이크 다운 전압은 기판(21)과 접해 있는 저농도의 소오스, 드레인 영역(26)에 관계하므로 브레이크 다운 전압은 그대로 유지된다.On the other hand, the breakdown voltage BV is inversely proportional to the impurity concentration N, as shown in equation (2). However, in the present invention, the breakdown voltage of the high-voltage semiconductor device is a low concentration source in contact with the
그러므로, 본원 발명이 고압용 반도체 장치는 B점에서의 최대 브레이크 다운 전압을 가짐과 동시에 C점에서의 전류구동능력을 갖게 된다.Therefore, the high-voltage semiconductor device of the present invention has a maximum breakdown voltage at point B and a current driving capability at point C.
제4도는 상기한 바와 같은 구조를 갖는 본 발명의 고압용 반도체 장치의 공정단면도를 도시한 것이다.4 shows a process cross section of the high-pressure semiconductor device of the present invention having the structure as described above.
제4a도를 참조하면, 제1도 전형의 반도체 기판(21)상에 필드 산화막(22)을 형성하여 액티브 영역과 필드 영역을 한정한 다음, 게이트 산화막(23)을 순차 형성한다.Referring to FIG. 4A, the
제4b도는 저농도의 소오스, 드레인 영역을 형성하기 위한 공정을 도시한 것으로서, 먼저 기판전면에 걸쳐 포토레지스트막(24)을 도포한 다음 사진식각하여 저농도의 소오스, 드레인 영역이 될 부분의 포토레지스트막을 제거한다.FIG. 4B shows a process for forming a low concentration source and drain region. First, a
그 다음, 상기 포토레지스트막(24)을 마스크로 하여 기판(21)에 서로 다른 이온주입량을 갖으며, 서로 다른 확산도(diffusivity)를 갖는 제2도 전형의 2가지 불순물을 순차적으로 이온주입한다.Subsequently, two impurities of the second conductivity type having different ion implantation amounts and different diffusivity are sequentially ion implanted using the
본 발명의 바람직한 예로서, 기판(21)의 불순물농도가 1016∼1017㎝-3일 때, 기판(21)에 주입되는 불순물의 도우즈량은, 제5도의 도표에 따라 C점의 도우즈량을 각각 선택한다. 불순물의 선택에 있어서도 마찬가지로, 반도체 기판(21)의 P형인 경우, 확산도가 큰 인(P)이온을 상술한 B점의 도우즈량으로 먼저 주입한 후, 상대적으로 확산도가 작은 비소(As)이온을 역시 C점의 도우즈량으로 주입한다.As a preferable example of the present invention, when the impurity concentration of the
상기와 같이 불순물을 이온주입한 후, 1100℃ 내지 1150℃에서 30분 내지 2시간정도 드라이브-인 확산공정을 수행한다. 이때, 상기 이온주입된 불순물들은 확산도가 서로 다르기 때문에 드라이브-인 확산공정을 수행하고 나면 불순물 농도가 다른 2가지의 소오스, 드레인 영역(25),(26)이 각각 형성되어진다(제4c도).After implanting impurities as described above, a drive-in diffusion process is performed at 1100 ° C. to 1150 ° C. for about 30 minutes to 2 hours. At this time, since the ion implanted impurities have different diffusion degrees, two source,
즉, 확산도가 큰 불순물은 기판쪽으로 깊게 확산되어 저농도의 소오스, 드레인 영역(26)을 형성하고, 확산도가 작은 불순물을 얇게 확산되어 상기 저농도의 소오스, 드레인 영역(26)보다는 불순물 농도가 높은 중간농도의 소오스, 드레인 영역(25)을 형성하게 된다.That is, impurities having a high diffusivity diffuse deeply to the substrate to form a low concentration source and
저농도 및 중간농도의 소오스, 드레인 영역을 형성한 다음, 게이트 산화막(23)상에 게이트(27)를 형성한다.The source and drain regions of low concentration and medium concentration are formed, and then the
제4d도는 고농도의 소오스, 드레인 영역을 형성하기 위한 공정을 도시한 것이다.4D shows a process for forming a high concentration source and drain region.
먼저, 기판전면에 걸쳐 포토레지스트막(28)을 도포한 다음 시진식각하여 고농도의 소오스, 드레인 영역이 형성될 부분의 포토레지스트막(28)을 제거한다.First, the
상기 포토레지스트막(28)을 마스크로 하여 제2도전형의 고농도 불순물을 이온주입한다.The high concentration impurity of the second conductivity type is ion implanted using the
제4e도를 참조하면, 상기 이온주입공정을 실시한 다음 드라이브-인 확산공정을 진행하면 상기 이온주입된 불순물이 확산되어 고농도의 소오스, 드레인 영역(29)이 형성되어진다.Referring to FIG. 4E, when the ion implantation process is performed and then the drive-in diffusion process is performed, the ion implanted impurities are diffused to form a high concentration source and
최종적으로 층간 절연막(33)을 형성한 후, 층간 절연막(33)과 게이트 산화막(23)을 식각하여 콘택홀을 형성한 다음 소오스, 드레인 전극(30)을 형성하면 본 발명의 고압용 반도체 장치가 완성된다.After the
상기한 바와 같이 본 발명에 의하면, 고농도의 소오스, 드레인 영역과 저농도의 소오스, 드레인 영역의 2중 확산 구조를 갖는 고압용 반도체 장치에 있어서 고농도의 소오스, 드레인 영역과 중간농도의 소오스, 드레인 영역을 저농도를 갖는 소오스, 드레인 영역이 감싸도록 형성함으로써 브레이크 다운 전압을 그대로 유지하면서 전류구동능력을 향상시킬 수 있다.As described above, according to the present invention, in a high-voltage semiconductor device having a double diffusion structure of a high concentration source, a drain region and a low concentration source, and a drain region, a high concentration source, a drain region, a medium concentration source, and a drain region are provided. The current driving capability can be improved while maintaining the breakdown voltage as it is formed so as to surround the source and drain regions having a low concentration.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910001131A KR940004268B1 (en) | 1991-01-23 | 1991-01-23 | Semiconductor device for high-voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910001131A KR940004268B1 (en) | 1991-01-23 | 1991-01-23 | Semiconductor device for high-voltage |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920015640A KR920015640A (en) | 1992-08-27 |
KR940004268B1 true KR940004268B1 (en) | 1994-05-19 |
Family
ID=19310212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910001131A KR940004268B1 (en) | 1991-01-23 | 1991-01-23 | Semiconductor device for high-voltage |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR940004268B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3831615B2 (en) | 2001-01-16 | 2006-10-11 | 三洋電機株式会社 | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-01-23 KR KR1019910001131A patent/KR940004268B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920015640A (en) | 1992-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4778127B2 (en) | Lateral diffusion MOS transistor with trench source contact | |
KR900008207B1 (en) | Semiconductor memory device | |
US6445037B1 (en) | Trench DMOS transistor having lightly doped source structure | |
KR100374551B1 (en) | Semiconductor device and method for fabricating thereof | |
JP2002124671A (en) | Semiconductor device and its manufacturing method | |
EP0683531A2 (en) | MOSFET with LDD structure and manufacturing method therefor | |
KR940004268B1 (en) | Semiconductor device for high-voltage | |
KR960000233B1 (en) | Mos-transistor and its making method | |
KR100257074B1 (en) | Mosfet and method for manufacturing the same | |
KR100289055B1 (en) | Method for fabricating p-channel double diffusion power device | |
JPH0234936A (en) | Semiconductor device and its manufacture | |
JPS62120082A (en) | Semiconductor device and manufacture thereof | |
JPH0338839A (en) | Manufacture of semiconductor device | |
JPH01196176A (en) | Mis type semiconductor device | |
JPH0234937A (en) | Manufacture of semiconductor device | |
JPH06268162A (en) | Semiconductor device and its manufacture | |
KR100219063B1 (en) | Method of manufacturing semiconductor device | |
JPH07147399A (en) | Semiconductor device | |
JPH0348428A (en) | Semiconductor device | |
KR100260363B1 (en) | Gate electrode of semiconductor device and method for forming the same | |
JPH0444432B2 (en) | ||
KR0148789B1 (en) | A manufacturing method for a capacitor | |
KR930006852B1 (en) | High-voltage semiconductor device and its manufacturing method | |
JP3274254B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100273323B1 (en) | Semiconductor device and manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070418 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |