KR940002820Y1 - Latch circuit for line graphic - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 종래 라인 그래픽 래치 회로의 브록도.1 is a block diagram of a conventional line graphic latch circuit.
제 2 도는 본 고안에 따른 라인 그래픽 래치 회로의 브록도.2 is a block diagram of a line graphic latch circuit according to the present invention.
제 3 도는 본 고안에 따른 파형도.3 is a waveform diagram according to the present invention.
제 4a, b 도는 문자 발생 폰트 예시도.4a, b or a character generating font example.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 씨알티 콘트롤러 2 : 스크린 버퍼1: CALTI controller 2: Screen buffer
3 : 래치회로 4 : 문자 발생기3: latch circuit 4: character generator
5 : 어트리뷰트 콘트롤러 CCLK : 캐렉터 크롤 펄스5: attribute controller CCLK: collector crawl pulse
브랭크 : CRTL 브랭크 출력 6, 7 : 디 플립플롭Blank: CRTL Blank Output 6, 7: De-Flip-Flop
8 : 앤드게이트 9 : 인버터8: endgate 9: inverter
본 고안은 그래픽 비트 래치에 의한 라인 그래픽 래치 회로에 관한 것으로 특히 컴패터블한 회로에 적당하도록한 라인 그래픽 래치 회로에 관한 것이다.The present invention relates to a line graphic latch circuit by a graphic bit latch, and more particularly, to a line graphic latch circuit suitable for a compatible circuit.
종래에는 이러한 회로는 제 1 도에 도시된 바와같이 어트리튜브(attribute) 콘트롤러(5)의 문자 크록에 의해 씨알티 콘트롤러(1)의 리후레쉬 어드레스가 출력되어 스크린 버퍼(2)에 입력하고 그 출력은 래치회로(3)에 입력되어 어트리뷰는 콘트롤러(5)에서 인버터(6)를 거친 문자크록에 의해 트리거되어 출력된다.In the conventional circuit, as shown in FIG. 1, the refresh address of the CT controller 1 is output by the character clock of the attribute controller 5, input to the screen buffer 2, and the output thereof. Is input to the latch circuit 3, and the attribute is triggered and output by the character clock passing through the inverter 6 in the controller 5.
문자 발생기(4)는 래치회로(3)의 출력과 씨알티 콘트롤러(1)의 라스트(RAST) 어드레스를 입력으로 받아 문자 폰트(FONT)를 출력하여 어트리뷰트(5)(IC 2675)에 인가하여 도트 크록에 의해 비디오 데이터를 화면에 출력시키는 구성으로 되어 있다.The character generator 4 receives the output of the latch circuit 3 and the RAST address of the STI controller 1 as an input, outputs a character font, and applies it to the attribute 5 (IC 2675) to dot. The clock is configured to output video data to the screen.
따라서 씨알티 콘트롤러(1)의 리후레쉬 어드레스(RA)가 스크린버퍼(2)에 입력되어 그 출력은 어트리뷰트 콘트롤러(5)에서 발생되는 문자크록의 반전된 크록에 의해 래치(3)에서 트리거되어 문자 발생기(4)에 인가되고 씨알티 콘트롤러(1)에서 발생되는 라스트 어드레스를 입력받아 문자폰트를 발생하여 어트리뷰트 콘트롤러(5)에 입력하여 돗트크록에 의한 비디오 데이터가 출력된다. 문자발생기(4)의 출력은 1바이트이므로 문자셀이 8개 이하면 라인 그래픽을 구현하는데 이상은 없다.Therefore, the refresh address RA of the CL controller 1 is input to the screen buffer 2 and its output is triggered by the latch 3 by an inverted clock of the character clock generated by the attribute controller 5 to generate the character generator. (4) is applied to the last address generated by the CALTI controller 1 to generate a character font and input to the attribute controller 5 to output the video data by the dot clock. Since the output of the character generator 4 is 1 byte, if there are 8 or less character cells, there is no problem in implementing line graphics.
그러나 문자 발생기(4)의 출력이 1바이트이므로 문자셀이 어트리뷰트 콘트롤러(5)의 최대 크기인 10×x일 경우에는 종래의 회로로서는 라인그래픽을 만들 수가 없다.However, since the output of the character generator 4 is 1 byte, when the character cell is 10xx, which is the maximum size of the attribute controller 5, a line circuit cannot be produced by a conventional circuit.
본 고안은 이러한 단점을 해결하고자 안출된 것으로 그 구성을 제 2 도에 따라 설명하면 다음과 같다.The present invention is devised to solve these disadvantages, and the configuration thereof will be described with reference to FIG. 2 as follows.
씨알티 콘트롤러(1)의 리후레쉬 어드레스는 스크린 버퍼(2)를 거쳐 래치회로(3)에 인가된다.The refresh address of the CL controller 1 is applied to the latch circuit 3 via the screen buffer 2.
어트리뷰트 콘트롤러(5)의 크록신호는 인버터(9)를 거쳐 래치회로(3)와 디. 플립플롭회로(6)(7)에 인가된다. 문자발생기(4)는 래치회로(3)의 출력과 씨알티 콘트롤러의 라스트 어드레스(Rs)가 인가되어 그 출력을 어트리뷰트 콘트롤러(5)에 인가시킨다.The clock signal of the attribute controller (5) passes through the inverter (9) and the latch circuit (3). Is applied to the flip-flop circuits 6 and 7. The character generator 4 is supplied with the output of the latch circuit 3 and the last address Rs of the STI controller to apply the output to the attribute controller 5.
문자 발생기(4)의 GDψ의 신호는 앤드게이트(8)를 거쳐 디.플립플롭(7)에 인가되고 씨알티 콘트롤러(1)의 브랭크 신호(씨알티의 브랭크 출력)은 디. 플립플롭(6)의 입력단에 인가되어 출력이 역시 앤드케이트(8)에 인가되어 앤드케이트(8)의 출력은 디. 플립플롭(7)의 입력단에 인가되고 디. 플립플롭(7)의 출력은 어트리뷰트 콘트롤러(5)의 Dψ단에 인가된다.The signal of the GD ψ of the character generator 4 is applied to the D. flip-flop 7 via the AND gate 8, and the blank signal (the CALTI's blank output) is received by the D. flip-flop 7. It is applied to the input end of the flip-flop 6 and the output is also applied to the end gate 8 so that the output of the end gate 8 is de. Is applied to the input end of the flip-flop (7). The output of the flip flop 7 is applied to the Dψ end of the attribute controller 5.
따라서 본 고안에 따른 회로의 작동 상태를 설명하면 다음과 같다.Therefore, the operation state of the circuit according to the present invention is as follows.
씨알티 콘트롤러(1)의 리후레쉬 어드레스는 스크린 버퍼(2)를 거쳐 래치회로(3)에 인가되고 그 출력은 어트리뷰트 콘트롤러(5)의 문자크록신호의 반전 크록에 의해 트리거되어 래치회로(3)에 래치되어 문자발생기(4)에 인가된다.The refresh address of the CL controller 1 is applied to the latch circuit 3 via the screen buffer 2, and its output is triggered by the inverted clock of the character clock signal of the attribute controller 5 to the latch circuit 3. It is latched and applied to the character generator 4.
또한 씨알티 콘트롤러(1)의 라스트 어드레스(Rs) 출력도 문자발생기(4)를 거쳐 문자 폰트가 어트리부트 콘트롤러(5)에 인가되므로 어트리뷰트 콘트롤러(5)의 쉬프트 레지스타에 문자크록에 의해 로드되고 내부도트 크록에 의해 씨알티로 출력된다.In addition, since the last address (Rs) output of the CALTI controller 1 is also applied to the attrit controller 5 through the character generator 4, the character font is loaded by the character clock in the shift register of the attribute controller 5. It is output to the CALTI by the internal dot clock.
어트리뷰트 콘트롤러(5)의 쉬프트 레지스타의 입력은 Dψ~D8까지 9개이지만 내부적으로는 D8을 한번더 출력시키므로 문자브록이 10까지 가능하게 된다.The shift register of the attribute controller 5 has 9 inputs of Dψ to D8, but internally, it outputs D8 once more so that the character block can be up to 10.
정상 ASC Ⅱ 문자일 경우에는 제 4b 도와 같이 문자셀의 크기는 10×x이고(세로의 크기는 상관없다) 실제 문자폰트는 7×x이다.In the case of normal ASC II characters, the size of the character cell is 10 × x (the vertical size does not matter) and the actual character font is 7 × x as shown in FIG. 4B.
정상 ASC Ⅱ 문자일 경우에는 문자 발생기(4)의 GDψ가 "로우"이므로 디.플립플롭(7)의 출력 Q는 디.플립플롭(6)의출력에 관계없이 항상 "로우"이고 어트리뷰트 콘트롤러(5)의 Dψ 입력이 "0"이므로 제 4b 도에서와 같이 Dψ는 디스플레이되지 않고 D8도 "로우"이므로 D9도 "로우"가 되어 디스플레이 되지 않는다.In the case of normal ASC II characters, the output Q of the D. flip-flop 7 is the value of the D. flip-flop 6 since the GD ψ of the character generator 4 is "low". Regardless of the output, since it is always "low" and the Dψ input of the attribute controller 5 is "0", as shown in FIG.
따라서 실제의 문자폰트는 D1~D7까지만 디스플레이 된다. 라인 그래픽 문자일 경우에는 씨알티씨의 브랭크 출력이 제 3 도에서와 같이 "로우"가 되는 점이 타임이므로의 크록 신호의 반전 크록신호로 트리거되어 디. 플립플롭(6)의 출력도 출력되어 "하이"일 때 디스플레이 된다.Therefore, the actual font is displayed only from D1 to D7. In the case of line graphic characters, it is the time that CRT's blank output is "low" as shown in Figure 3. The inverted clock signal is triggered by the clock signal. Output of flip-flop (6) Also displayed and displayed when it is "high".
즉 디스플레이 타임일 경우에만 앤드게이트(8)와 디. 플립플롭(7)이 "하이" 또는 "로우" 상태로 되고 디스플레이 타임이 아닌 경우와 GDψ가 "로우"인 경우에는 디. 플립플롭(7)의 출력은 항상 "로우"인 상태이다.That is, the end gate 8 and the d. D. When the flip-flop 7 is in the "high" or "low" state and not in the display time, and when the GDψ is "low". The output of flip-flop 7 is always "low".
따라서 제 4a 도에서와 같이(n - 1) 문자가 라인 그래픽인 경우에는 (GOD가 "하이" 일 때) 문자발생기(4)의 출력 GD1-GD7이 어트리뷰트 콘트롤러(4)의 쉬프트 레지스터에 로드(load)되는 점과 디. 플립플롭(7)의 트리거 입력되는 점이 같기 때문에 제 4a 도의 "A"점은 전상태인 "로우"이고 GDψ가 "하이"이므로 D8과 D9도 "하이"로 출력되어 (n)문자의 Dψ즉 "B"부분은 (n -1)문자 GDψ가 "하이"일 때 디. 플립플롭(7)에 의해 1문자 지연되어 디스플레이 되므로 패턴 연결이 가능하게 된다.Therefore, as shown in FIG. 4A (n-1), when the character is a line graphic (when GOD is "high"), the output GD1-GD7 of the character generator 4 is loaded into the shift register of the attribute controller 4 ( the point being loaded and d. Since the trigger input point of the flip-flop 7 is the same, the point "A" of FIG. 4A is "low" as the previous state and GDψ is "high", so that D8 and D9 are also output as "high", so that Dψ of the (n) character The "B" part is used when the (n -1) letter GDψ is "high". Since the display is delayed by one character by the flip-flop 7, the pattern connection is possible.
따라서 본 고안에 따른 회로는 씨알티 콘트롤러(1) (IC 2674)와 어트리뷰트 콘트롤러(5) (IC 2675)를 사용한 것으로서 화상표시장치에서 문자셀이 10×x인 경우 (DEC VT - 200 컴패터블)에 있어서 라인그래픽이 가능하게 된다.Therefore, the circuit according to the present invention uses a CALTI controller (1) (IC 2674) and an attribute controller (5) (IC 2675), and the character cell is 10 × x in the image display device (DEC VT-200 compatible). Line graphics are possible in.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019880019783U KR940002820Y1 (en) | 1988-11-30 | 1988-11-30 | Latch circuit for line graphic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019880019783U KR940002820Y1 (en) | 1988-11-30 | 1988-11-30 | Latch circuit for line graphic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900010580U KR900010580U (en) | 1990-06-02 |
| KR940002820Y1 true KR940002820Y1 (en) | 1994-04-23 |
Family
ID=19281788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019880019783U KR940002820Y1 (en) | 1988-11-30 | 1988-11-30 | Latch circuit for line graphic |
Country Status (1)
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|---|---|
| KR (1) | KR940002820Y1 (en) |
-
1988
- 1988-11-30 KR KR2019880019783U patent/KR940002820Y1/en not_active IP Right Cessation
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|---|---|
| KR900010580U (en) | 1990-06-02 |
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