KR930012022B1 - 키보드 컨트롤러용 클럭 발생회로 - Google Patents

키보드 컨트롤러용 클럭 발생회로 Download PDF

Info

Publication number
KR930012022B1
KR930012022B1 KR1019910009765A KR910009765A KR930012022B1 KR 930012022 B1 KR930012022 B1 KR 930012022B1 KR 1019910009765 A KR1019910009765 A KR 1019910009765A KR 910009765 A KR910009765 A KR 910009765A KR 930012022 B1 KR930012022 B1 KR 930012022B1
Authority
KR
South Korea
Prior art keywords
terminal
flop
output
flip
system clock
Prior art date
Application number
KR1019910009765A
Other languages
English (en)
Other versions
KR930001576A (ko
Inventor
박희덕
Original Assignee
삼성전자 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 강진구 filed Critical 삼성전자 주식회사
Priority to KR1019910009765A priority Critical patent/KR930012022B1/ko
Publication of KR930001576A publication Critical patent/KR930001576A/ko
Application granted granted Critical
Publication of KR930012022B1 publication Critical patent/KR930012022B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Sources (AREA)
  • Electric Clocks (AREA)

Abstract

내용 없음.

Description

키보드 컨트롤러용 클럭 발생회로
제1도는 이 발명의 실시예에 따른 키보드 컨트롤러용 클럭 발생회로의 전체 블럭도이고,
제2도는 이 발명에 실시예에 따른 분주회로부의 상세 회로도이고,
제3도는 이발명의 실시예에 따른 분주회로부의 주요부분의 동작 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 시스템 클럭 발생부 2 : 분주회로부
FF1, FF2 : D형 플립플롭 R1, R2 : 저항
G1 : AND 게이트
이 발명은 정보처리기기의 키보드 컨트롤러(keyboard controller)용 클럭 발생회로에 관한 것으로서, 더욱 상세하게 말하자면 수정 발진기(crystal oscillator), 멀티바이브레이터(multivibrator) 등과 같은 별도의 발진기를 사용하지 않고, 플립플롭(flip-flop)을 사용해서 시스템 클럭을 3분주시킴으로써 키보드 컨트롤러에 필요한 클럭신호를 발생시키는 키보드 컨트롤러용 클럭 발생회로에 관한 것이다.
종래의 정보처리기기의 키보드 컨트롤러용 클럭 발생회로는, 시스템 클럭 발생기로부터 출력되는 시스템 클럭 신호를 사용하지 않고, 수정 발진기나 멀티바이브레이터와 같은 별도의 발진기를 사용하여 클럭신호를 발생시켜서 이를 키보드 컨트롤러용 클럭신호로서 사용하였다.
그러나 상기한 종래의 키보드 컨트롤러용 클럭 발생회로는, 클럭신호의 주파수를 조정하기 위하여 커패스터(capacitor)나 저항이 사용되어지는데 부하 커패스턴스 값의 온도변화에 대한 신뢰성이나, 수정 진동자 자체의 발진특성에 대한 신뢰성이 취약하여 주변온도의 상승시 클럭신호 발생 불량의 소지가 많은 것이 단점으로 치적되어 왔다.
또한 상기한 종래의 키보드 컨트롤러용 클럭 발생회로는, 시스템 클럭신호와는 독립된 별도의 발진기를 사용함으로써 전원 온/오프시에 노이즈(noise)에 의한 클럭신호 발생 불량을 일으킬 수 있는 단점이 있다.
그리고 회로구성의 원가측면에서도, 상기한 종래의 키보드 컨트롤러용 클럭 발생회로를 구성하기 위해서는 상대적으로 고가인 수정발진기나 멀티바이브레이터 그리고 여러개의 커패시티와 저항을 필요로 함으로써 경제적이지 못한 단점이 있다.
따라서 이 발명의 목적은 상기한 바와 같은 종래의 단점으로 해결하기 위한 것으로서, 수정 발진기, 멀티바이브레이터 등과 같은 별도의 발진기를 사용하지 않고 플립플롭을 사용하여 시스템 클럭을 3분주시킴으로써 보다 안정적이고도 저렴하가 클럭신호를 발생시킬 수 있는 키보드 컨트롤러용 클럭 발생회로를 제공하는데 있다.
상기한 목적을 달성하기 위한 이 발명의 구성은, 시스템 클럭을 발생하여 출력하는 시스템 클럭 발생부와, 전압전압에 한쪽단자가 각각 연결되어 있는 저항과, 상기 시스템 클럭 발생부의 출력단에 클릭단자가 연결되어 있으며, 상기 저항의 다른 한쪽 단자에 프리세트 단자와 클리어 단자가 각각 연결되어 있고, 상기 제1 D형 플립플롭의 출력단자에 입력단자가 연결되어 있는 제2 D형 플립플롭과, 상기 제1 및 제2 D형 플립플롭의 반저 출력단자에 각각의 입력단자가 연결되어 있고, 출력단자는 상기 제1 D형 플립플롭의 입력단자에 연결되어 있는 AND 게이트로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 이 발명의 실시에에 따른 키보드 컨트롤러용 클럭 발생회로의 전체 블록도이다.
제1도에 도시되어 있듯이 이 발명의 실시예에 따른 키보드 컨트롤러용 클럭 발생회로는, 시스템 클럭 발생부(1)의 출력 신호선(11)에 분주 회로부(2)의 입력단이 연결되어 있으며, 상기한 분주 회로보(2)는 키보드 컨트롤러용 클럭신호(OUT)를 출력하는 구성으로 이루어져 있다.
상기한 시스템 클럭 발생부(1)는 정보처리기기의 시스템 클럭 중에서 일반적으로 24MHz의 주파수를 출력신호(11)로 하며, 여기에서 시스템 클럭이라함은 정보처리기기의 중앙처리장치(Central Processing Unit, CPU)에서 필요로 하는 클럭신호들을 의미한다.
상기한 분주회로부(2)는 시스템 클럭 발생부(1)의 출력신호(11)를 입력신호로 하여 이를 3분주시킴으로써 8MHz의 키보드 컨트롤러용 클럭신호인 출력신호(OUT)를 출력한다.
제2도는 이 발명의 실시예에 따른 분주 회로부(2)의 상세회로도이다.
제2도에 도시되어 있듯이 이 발명의 실시예에 따른 분주 회로부는, 제1 및 제2 D형 플립플롭(FF1,FF2)의 클럭단자(CLK1,CLK2)에 시스템 클럭 발생부(1)의 출력 신호선(11)이 연결되어 있고, 프리세트 단자와 클리어 단자에는 각각 저항(R1,R2)를 거쳐서 전원(Vcc)이 연결되어 있으며, 반전 출력단자(/Q1,/Q2)는 AND 게이트(G1)를 통해 제1 D형 플립플롭(FF1)의 입력단자(D1)에 연결되어 있는 구성으로 이루어져 있다. 상기한 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 제2 D형 플립플롭(FF2)의 입력단자(D2)에 연결되어 있고, 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 분주 회로부(2)의 출력단자(OUT)로서 사용된다.
이 발명의 실시예에서는 상기한 분주 회로부(2)의 제1 및 제2 D형 플립플롭(FF1,FF2)으로서 74LS74(Dual D-Type Positive-Edge-Triggerad Flip-Flops with Prest and Clear) 칩을 사용하고 있으나, 이 방명의 기술적 범위는 74LS74 칩에만 한정되지는 않는다.
상기한 구성에 의한, 이 발명의 실시예에 따른 키보드 컨트롤러용 클럭 발생회로의 동작을 분주회로의 파형도가 도시된 제3도를 참조하여 상세히 설명한다.
전원(Vcc)이 인가되기 이전에, 분주 회로부(2)의 제1 D형 플립플롭(FF1)은 프리세트되어진 초기상태를 갖는다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와 같이 AND 게이트(G1)로부터 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
전원(Vcc)이 인가되면서 시스템 클럭 발생부(1)로부터 시스템 클럭신호(11)가 입력되면 분주 회로부(2)의 제1 및 제2 D형 플립플롭(FF1,FF2)의 프리세트 단자와 클리어 단자가 각각 고전위 상태가 되며, 제3도에 도시되어 있듯이 시스템 클럭신호(11)의 첫 번째 상향 모서리(rising edge)(A)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 저전위 상태가 되고 반전 출력단자(/Q1)는 고전위상태가 되며, 제2 D형 플립플롭(FF2)의 반전출력단자(/Q2)의 출력은 저전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와같이 AND 게이트(G1)의 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
시스템 클럭신호(11)의 두 번째 상향 모서리(B)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 저전위 상태가 되며, 제2 D형 플립플롭(FF2)의 출력단자(/Q2)의 출력은 고전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 고전위 상태가 되며, 이와같이 AND 게이트(G1)의 출력된 고전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
시스템 클럭신호(11)의 세번째 상향 모서리(C)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 고전위 상태가 되고 반전 출력단자(/Q1)는 저전위 상태가 되며, 제2 D형 플립플롭(FF2)의 출력단자(/Q2)의 출력은 고전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와같이 AND 게이트(G1)의 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
시스템 클럭신호(11)의 네번째 상향 모서리(D)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 저전위 상태가 되고 반전 출력단자(/Q1)는 고전위 상태가 되며, 제2 D형 플립플롭(FF2)의 출력단자(/Q2)의 출력은 저전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와같이 AND 게이트(G1)의 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
상기한 시스템 클릭신호(11)의 네 번째 상향 모서리(D)에서의 동작상태는, 시스템 클럭신호(11)의 첫 번째 상향 모서리(A)에서의 동작상태와 같다.
시스템 클럭신호(11)의 다섯번째 상향 모서리(E)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 고전위 상태가 되고 반전 출력단자(/Q1)는 저전위 상태가 되며, 제2 D형 플립플롭(FF2)의 출력단자(/Q2)의 출력은 고전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와같이 AND 게이트(G1)의 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
상기한 시스템 클릭신호(11)의 다섯번째 상향 모서리(E)에서의 동작상태는, 시스템 클럭신호(11)의 두번째 상향 모서리(B)에서의 동작상태와 같다.
시스템 클럭신호(11)의 여섯번째 상향 모서리(F)에서 제1 D형 플립플롭(FF1)의 출력단자(Q1)는 아래의 ＜함수표＞를 참조하면 고전위 상태가 되고 반전 출력단자(/Q1)는 저전위 상태가 되며, 제2 D형 플립플롭(FF2)의 반전 출력단자(/Q2)의 출력은 고전위 상태가 된다.
따라서 AND 게이트(G1)의 출력은 저전위 상태가 되며, 이와 같이 AND 게이트(G1)의 출력된 저전위 상태의 신호가 제1 D형 플립플롭(FF1)의 입력단자(D1)로 입력된다.
상기한 시스템 클릭신호(11)의 여섯번째 상향 모서리(F)에서의 동작상태는, 시스템 클럭신호(11)의 세번째 상향 모서리(C)에서의 동작상태와 같으며, 이와 같은 반복상태가 계속적으로 이루어진다.
[함수표]
제3도에 도시되어 있듯이, 시스템 클럭신호(11)와 제1 D형 플립플롭(FF1)의 출력단자(Q1)로부터 출력되는 신호는 주파수의 차이가 3배가 되며, 상기 제1 D형 플립플롭(FF1)의 출력단자(Q1)의 출력신호는 분주 회로부(2)의 출력신호(OUT)가 되므로, 따라서 상기한 분주회로부(2)는 시스템 클럭신호(11)를 입력신호로 하여 상기한 입력신호를 3분주 시큰후 출력시키는 3분주 회로로서 동작한다.
이와 같이 분주 회로부(2)에 의해서 3분주되어진 출력신호(OUT)는 키보드 컨트롤러용 클럭신호로서 사용되는데, 수정 발진기나 멀티바이브레이터를 이용해서 클럭신호를 발생시키는 것에 비해서, 상기한 클럭신호는 부면의 온도변화에 대하여 안정성을 갖는다.
또한, 수정 발진기나 멀티바이브레이터를 이용하여 클럭신호를 발생시키는 클럭 발생회로에 비해서, 플립플롭을 사용함으로써 전반적으로 저렴하게 클럭 발생회로를 구성할 수가 있다.
이상에서와 같이 이 발명의 실시예에서, 별도의 발진기를 사용하는 대신에 플립플롭을 사용하여 시스템 클럭을 3분주시킴으로써 안정된 키보드 컨트롤러용 클럭신호를 발생하고, 키보드 컨트롤러용 클럭 발생회로의 구성원가를 감소시킬 수 있는 효과를 가진 키보드 컨트롤러용 클럭 발생회로를 제공할 수가 있다. 이 발명의 이러한 효과는 각종 정보처리기기의 키보드 컨트롤러용 클럭 발생회로에 이용될 수 있다.

Claims (1)

  1. 키보드 컨트롤러가 내장되어 있는 정보처리기기에 있어서, 시스템 클럭을 발생하여 출력하는 시스템 클럭 발생부(1)와, 전원전압(Vcc)에 한쪽단자가 각각 연갈되어 있는 저항(R1,R2)과 ; 상기 시스템 클릭 발생부(1)의 출력단에 클럭단자(CLK1)가 연결되어 있으며, 상기 저항(R1,R2)의 다른 한쪽 단자에 프리세트 단자와 클리어 단자가 각각 연결되어 있는 제1 D형 플립플롭(FF1)과 ; 상기 시스템 클럭 발생부(1)의 출력단에 클럭단자(CLK2)가 연결되어 있으며, 상기 저항(R1,R2)의 다른 한쪽 단자에 프리세트 단자와 클리어 단자가 각각 연결되어 있고, 상기 제1 D형 플롭플립(FF1)의 출력단자(Q1)에 입력단자(D2)가 연결되어 있는 제2 D형 플립플롭(FF2)과 ; 상기 제1 및 제2 D형 플립플롭(FF1,FF2)의 반전 출력단자/Q1,/Q2)에 각강의 입력단자가 연결되어 있고,출력단자는 상기 제1 D형 플립플롭(FF1)의 입력단자(D1)에 연결되어 있는 AND 게이트(G1)로 구성되어 ; 상기 시스템 클럭 발생부(1)로부터 입력되는 시스템 클럭을 3분주함으로써 키보드 컨트롤러용 클럭신호(OUT)를 발생하여 출력하는 것을 특징으로 하는 키보드 컨트롤러용 클럭 발생회로.
KR1019910009765A 1991-06-13 1991-06-13 키보드 컨트롤러용 클럭 발생회로 KR930012022B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910009765A KR930012022B1 (ko) 1991-06-13 1991-06-13 키보드 컨트롤러용 클럭 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910009765A KR930012022B1 (ko) 1991-06-13 1991-06-13 키보드 컨트롤러용 클럭 발생회로

Publications (2)

Publication Number Publication Date
KR930001576A KR930001576A (ko) 1993-01-16
KR930012022B1 true KR930012022B1 (ko) 1993-12-23

Family

ID=19315743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910009765A KR930012022B1 (ko) 1991-06-13 1991-06-13 키보드 컨트롤러용 클럭 발생회로

Country Status (1)

Country Link
KR (1) KR930012022B1 (ko)

Also Published As

Publication number Publication date
KR930001576A (ko) 1993-01-16

Similar Documents

Publication Publication Date Title
US4864255A (en) Oscillator capable of quickly supplying a stable oscillation signal
JPS61191973A (ja) 試験回路をそなえた半導体集積回路
US4722070A (en) Multiple oscillation switching circuit
KR930012022B1 (ko) 키보드 컨트롤러용 클럭 발생회로
US4831343A (en) Crystal clock generator having fifty percent duty cycle
US5089793A (en) Semiconductor device having an oscillatory circuit
KR880014744A (ko) 위상 고정 루프
KR100323370B1 (ko) 클럭 출력 회로를 갖는 장치
KR920003040Y1 (ko) 클럭 분주 선택회로
JPH08154044A (ja) ９０度移相器
JP2713916B2 (ja) 半導体集積回路
JP2010103671A (ja) 半導体集積回路
JPH06209216A (ja) 信号発生装置
JP2827389B2 (ja) Ｐｌｌ用半導体集積回路
KR940004831Y1 (ko) 컴퓨터를 이용한 오실로 스코프의 트리거(Trigger)회로
KR890007399Y1 (ko) 전자 회로의 클록 신호 발생 장치
JP4277645B2 (ja) 発振開始検出回路及びそれを内蔵した半導体集積回路
KR940012090A (ko) 클럭분주회로
KR910008999Y1 (ko) Pll을 이용한 모드 판별회로
JP2000163155A (ja) データ処理回路
JP2636313B2 (ja) クロック発生回路
KR100496853B1 (ko) 반도체장치의다기능발진기
JP2548357B2 (ja) マイクロコンピュータ
JP2002176343A (ja) 半導体集積回路装置
JPH05315956A (ja) クロック信号発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021129

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee