KR930002201B1

KR930002201B1 - 팩시밀리의 중간조기록제어장치

Info

Publication number: KR930002201B1
Application number: KR1019870013502A
Authority: KR
Inventors: 임재극
Original assignee: 주식회사 금성사; 최근선
Priority date: 1987-11-28
Filing date: 1987-11-28
Publication date: 1993-03-27
Also published as: KR890009169A

Abstract

내용 없음.

Description

팩시밀리의 중간조기록제어장치

제1도는 본 발명의 팩시밀리 중간조기록제어장치 블록도.

제2도는 제1도 기록신호레벨변환회로의 상세회로도.

제3도는 제1도 시프트레지스터의 구성 설명도.

제4도는 제1도 래치의 구성 설명도.

제5도는 화신호데이타와 기록레벨관계를 보인 설명도.

제6도는 인가 기록펄스폭과 기록농도의 특성관계를 보인 설명도.

제7도는 제1도 기록타이밍제어회로의 상세회로도.

제8도는 제1도 어드레스디코더의 상세회로도.

제9도는 제1도 블록스트로브게이트의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 기록신호레벨변환회로 20 : 시프트레지스터

30 : 래치 40 : 어드레스디코더

50 : 블록스트로브게이트 60 : 기록저항어레이

70 : 기록타이밍제어회로 80 : 초기화회로

본 발명은 중간조를 가지는 화상정보의 기록을 제어하기 위한 팩시밀리의 중간조기록제어장치에 관한 것으로, 특히 감열기록방식을 택하여 중간조화상전송을 행하는 팩시밀리의 기록방식에 적당하도록 한 다단계 중간조기록제어장치에 관한 것이다.

종래의 팩시밀리 중간조기록방식에 있어서는 주로 드럼을 사용하고, 정전감열 혹은 방전파괴의 형식을 이용하여 중간 조재생을 하였으나, 여러장의 원고를 동시에 전송할 수 없을 뿐아니라, 해상도가 크게 덜어지고 전송속도가 느린결점이 있었다.

또, 감열기록방식의 팩시밀리가 등장하고서는 감열기록지의 열에 대한 광학적 기록농도에 비례한 기록방식이 플렛베드(Flat Bed)형 중속팩시밀리에 채용되었다.

그러나, 이 종속팩시밀리에 있어서도 전송속도가 느리고, 전송된 중간조화품질이 조악하게 되었다.

따라서, 최근에는 2치화전송을 위주로 한 고속팩시밀리가 주종을 이루게 되었다. 이 고속팩시밀리에 있어서는 중간조를 표현하기 위하여 디더(Dither)매트릭스패턴을 이용한 중간조기록방법이 채용되어 중간조의 표현에 한층 진보를 가져왔다. 그러나, 중간조를 전송하려면 중속기의 전송속도보다 전송속도는 느려지고, 도면이나 글자의 경우 경계선이 흐려지고 흩어지는 치명적인 단점이 노출되고 있다.

상기 디더매트릭스패턴은 16계조 중간조화상을 나타내기 위해 단위면적당 흑점의 개수를 표시할때 평활한 계조를 얻기 위해 이용되는 것으로, 그 디더패턴에 대하여 간략히 설명한다.

디더패턴은 4×4도트로 구성되어 각 도트에는 화신호의 중간조레벨을 나타내기 위한 숫자가 기록된다. 우선, 1번째 라인분의 아날로그화신호를 직렬로 받아 그 화신호의 레벨이 V_sig'상기 디더패턴에 기록된 화신호의 중간조레벨이 V_ref라고 할때, n번째 화신호레벨값 V_sef-n과 n번째 비트값 V_ref-n의 차이에 의해 디더화된 화신호가 만들어진다. 즉, 디더화된 화신호는 V_sig-n-V_ref-n

0, V_sig-n

1로서 n번째 비트의 화신호 값이 2치화되며, 마찬가지로 n+1, n+2비트등에 대해서도 반복적으로 수행되고, 이와같은 방식에 의해 라인순서대로 반복되어 디더패턴을 수행하게 된다.

그런, 상기와같은 종래 감열중간조 기록방식에 있어서 구성을 간단히 하게되면 고속의 감열기록이 불가능하게 되고, 또 감열기록소자의 내부에 구동회로가 내장되어 외부에서 임의로 제어할 수 없게 구성한 것이 있으나, 이는 중간조기록이 곤란하게 되는 결점이 있었다.

본 발명은 상기와같은 종래의 결점을 감안하여, 표준형 기록소자를 사용하고서도 2치화상을 기록하는 속도와 동일한 속도로 4-16계조의 중간조화상기록을 가능하게 창안한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 발명의 중간조기록제어장치 블록도로서 이에 도시한 바와같이, 4비트화상데이타(BD)나 아날로그화상데이타(AD)를 16계조의 데이타로 변환시키는 기록신호레벨변환회로(10)와, 그 기록신호레벨변환회로(10)에서 출력되는 1728비트의 화상데이타를 직렬입력/병렬출력하는 시프트레지스터 블록 16개로 구성된 시프트레지스터(20)와, 그 시프트레지스터(20)의 16개 블록으로 부터 병렬로 출력되는 1728비트씩의 데이타를 기록하는 시간동안 기록데이타래치신호(WD)에 의해 저장하는 16개의 병렬출력형래치(30)와, 그 래치(30)의 16개 블록에서 출력되는 화신호데이타중 임의의 화신호정보 라인만을 선택하여 출력하는 l728비트출력의 16후(t₀), 어드레스디코더(40)와, 그 어드레스디코더(40)의 1728비트 화신호데이타출력을 블록스트로브신호(BS)에 의해 8개로 분할하여 216비트씩 출력하게 한 블록스트로브게이트(50)와, 그 블록스트로브게이트(50)의 출력신호에 의해 기록을 행하는 기록저항어레이(60)와, 기록타이밍제어정보신호(WT)에 의해 상기 어드레스디코더(40)의 어드레스신호변환시간과 래치출력신호입력시간 간격을 제어하는 기록타이밍제어회로(70)와, 라인개시명령신호(LS)에 의해 상기 기록신호레벨변환회로(l0) 및 기록타이밍제어회로(70)의 초기치를 결정해주는 초기화회로(80)로 구성한 것으로, 이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.

기록신호레벨변환회로(10)는 제2도에 도시된 바와같이 데이타시프트클럭(SCK)에 의해 아날로그데이타(AD)를 디지탈데이타로 변환하기 위한 4비트 아날로그/디지탈변환기(11) 및 오아회로(112), 그 오아회로(1l2)에서 4비트신호를 16비트신호로 변환하여 시프트레지스터(20)에 인가하는 4비트 디멀티플렉서(13)로 구성된다.

따라서, 아날로그데이타(AD)가 입력되는 경우에는 데이타시프트클럭(SCK)에 의해 4비트 아날로그/디지탈변환기(11)에서 4비트 디지탈데이타로 변환된 후 오아회로(12)를 통해 4비트 디멀티플렉서(13)에서 다시 16비트 데이타로 변환되어 시프트레지스터(20)에 인가된다.

또, 4비트 화상데이타(BD)가 입력된 경우에는 그 4비트 화상데이타(BD)가 오아회로(12)를 통해 4비트 디멀티플렉서(13)에 인가되어 16비트 데이타로 변환된 후 16개의 시프트레지스터(20)에 인가된다.

이와같이 기록신호레벨변환회로(10)에서 출력된 16비트 데이타 16개의 시프트레지스터(20)에 입력되면, 16비트 데이타를 제3도의 (a)에 도시한 바와같이 데이타시프트클럭(SCK)에 동기되어 16개 라인의 시프트레지스터(20)의 각 비트에 순차적으로 시프트된다. 즉, 첫번째 16비트 데이타는 데이타시프트클럭(SCK)에 동기되어 16개 라인의 시프트레지스터(20)의 각 라인 1728째 비트에 입력되고, 이후 다시 데이타시프트클럭(SCK)에 동기되어 그 각 라인 1728째 비트에 입력된 데이타는 각 라인 1727째 비드로 시프트되고, 기록신호레벨변환회로(10)에서 다시 출력되는 16비트 데이타가 그 각라인의 1728째 비트에 입력된다. 이와같은 동작을 2728번 반복하면 첫번째 화신호의 16비트 데이타가 시프트레지스터(20)의 각 라인 1째 비트에 시프트되고, 1728번째 화신호의 16비트 데이타가 시프트레지스터(20)의 각 라인 1728째 비트에 입력된다.

한편, 래치(30)도 제4도에 도시한 바와같이 1728비트의 16개 래치로 구성된 것으로, 상기와같이 16개의 시프트레지스터(20)에 시프트된 데이타는 기록데이타래치신호(WD)에 의해 제3도의 (b)에 도시한 바와같이 그에 대응하는 16개의 래치(30)에 래치되어 어드레스디코더(40)에 인가된다. 즉 시프트레지스터(20)의 1째 라인 l728비트에서 출력되는 병렬데이타는 래치(30)의 1째 래치 1728비트에 입력되어 래치되고, 시프트레지스터(20)의 2째 라인 1728비트에서 출력되는 병렬데이타는 래치(30)의 2째 래치 1728비트에 래치된다.

한편, 16개의 래치(30)에 래치되어 있는 화신호데이타들은 각각 l라인의 기록레벨을 결정해 주는 것으로서, 기록레벨과 16개의 래치(30)의 각 화신호데이타관계는 제5도에 도시한 바와같이 된다. 즉 제5도의 (a)는 16개의 래치(30) 각각에 화신호데이타가 래치된 일예를 보인 것이고, 제5도의 (b)는 그 화신호데이타와 기록레벨관계를 보인 그래프이다.

그리고, 실제로 기록농도를 변화시키는 방법은 일정시간 간격에서 기록전력을 변화시키는 방법과, 기록전력은 일정하게 두고 기록시간을 변화시키는 방법이 있게되는 데, 전자의 방법은 제어방법이 복잡하여 거의 쓰이지 않게되고, 후자의 방법을 이용할 경우에는 기록소자의 열특성과 기록지의 열특성을 감안하여 기록타이밍제어정보신호(WT)에 따라 제6도에 도시한 바와같이 타이밍이 결정되도록 기록타이밍제어회로(70)를 구성하여야 한다.

제6도에서 (a)는 기록펄스폭과 기록소자의 발열온도특성관계를 보인 그래프이고, (b)는 발열소자의 온도와 기록농도의 특성관계를 보인 그래프이며, (c)는 기록펄스폭과 기록농도의 특성관계를 보인 그래프이다.

여기서, 기록타이밍제어정보신호(WT)는 기록펄스의 최대폭 및 상대기록농도가 0.1이 되는 펄스폭 정보를 포함한다. 기록타이밍제어회로(70)는 제7도에 도시한 바와같이, 램(7l), 다운카운터(72), 온도정보레지스터(73), 4비트카운터(74), 어드레스디코너(75), 4비트 2 진카운터(76), 버퍼(77-79), 인버터(I₁, I₂), 오아게이트(OR₁) 및 낸드게이트(NAND₁)로 구성된 것으로, 초기화회로(80)에서 초기신호(H)가 출력되면 다운카운터(72), 온도정보레지스터(73), 4비트카운터(74) 및 4비트 2진카운터(76)가 클리어 되고, 이후 중앙 연산처리장치로 부터 온도정보데이타를 받아 램(71)의 지정된 어드레스에 기록하면 초기화가 완료된다.

이후부터 기록장치가 가지고 있는 온도정보를 중앙연산처리장치로 부터 전달받아 온도정보레지스터(73)에 저장하면, 초기온도치에 따른 최초제어기록 펄스폭이 결정된다. 여기서, 기록제어펄스폭은 각 기록레벨별로 램(71)에 기록되어 있으며, 상기 온도정보레지스터(73)의 출력은 4비트 카운터(74)를 통해 램(71)의 어드레스를 지정하게 되면 초기제어가 완료된다. 즉, 램(71)의 지정된 어드레스에 기록되어 있는 제어펄스데이타가 출력되어 다운카운터(72)에 입력되고, 이에따라 그 다운카운터(72)는 그 제어펄스데이타에 따른 클럭(CLK)을 계수한 후 보로우(Borrow)신호

를 출력하게 되고, 이 보로우신호

는 4비트 2진카운터(76)에 클럭신호로 인가되어 계수되고, 이 4비트2 진카운터(76)의 4비트출력신호(AD₀-AD₃)는 어드레스디코더(40)의 어드레스신호로 인가된다. 또, 상기 보로우신호

는 낸드게이트(NAND₁)를 통하여 4비트카운터(74)에 클럭신호로 인가되고, 이에따라 그 4비트카운터(74)는 램(71)의 다음 기록타이밍정보어드레스를 지정하게 된다.

그리고, 제7도에서

는 읽기/쓰기제어신호를 나타내고, BP는 블록마다 한번씩 발생되는 펄스를 나타낸다.

상기와같이 기록타이밍제어회로(70)에서 출력된 4비트신호(AD₀-AD₃)는 어드레스디코더(40)에 인가되어 16개의 래치(30)출력중 하나의 래치출력을 선택하여 블록스트로브게이트(50)에 인가되게 한다. 즉 제8도에 도시한 바와같이 4비트신호(AD₀-AD₃)가 어드레스디코더(40)에 입력될 때 그 4비트 신호(AD₀0AD₃)가 모두 고전위 상태이면 16개의 래치(30) 출력중 1째 래치 출력신호가 그 어드레스디코더(40)에서 선택되어 블록스트로브게이트(50)에 인가되고, 4비트신호(AD₁-AD₃)중 신호(AD₁-AD₃)가 고전위 상태이고 신호(AD₀)가 지전위 상태이면 16개의 래치(30)출력중 2째 래치 출력신호가 선택되어 블록스트로브게이트(50)에 인가되며, 이와같은 방식으로 4비트(AD₀-AD₃)가 모두 저전위 상태이면 16개의 래치(30)출력중 16째 래치 출력신호가 선택되어 블록스토브게이트(50)에 인가된다.

이와같이 4비트신호(AD₀-AD₃)가 어드레스디코더(40)에 인가됨에 따라 16개의 래치(30)출력중 1째 래치출력신호로 부터 16째 래치출력신호까지 순차적으로 선택되어 블록스트로브게이트(50)에 인가되며 이와같은 동작은 1라인의 기록이 완료될때까지 8번 반복된다.

그리고, 블록스트로브게이트(50)는 제9도에 도시한 바와같이 앤드게이트(A₁-A₁₇₂₈)가 8개로 구분되어 블록스트로브신호(BS₁-BS₈)로 216비트씩 인에이블시키게 구성된 것이다. 일예로, 고전위 상태의 블록스트로브신호(BS1)가 인가된 경우에는 블록 1의 앤드게이트(A₁-A₂₁₆)가 인에이블상태로 되어 상기와같이 어드레스디코더(40)에서 출력되는 1728비트 신호중 1비트에서 216비트까지의 신호가 그 앤드게이트(A₁-A₂₁₆)를 각각 통해 기록저항어레이(60)에 인가되고, 고전위 상태의 블록스트로브신호(BS₈)가 인가된 경우에는 블록 8의 앤드게이트(A₁₅₁₃-A₁₇₂₈)가 인에블상태로 되어 l513비트에서 l728비트까지의 신호가 그 앤드게이트(A₁₅₁₃-A₁₇₂₈)를 통해 기록저항어레이(60)에 인가되어 화정보의 기록을 실행하게 된다. 즉, 기록저항어레이(60)에 인가되는 화정보의 비트신호가 고전위 상태이면 그에 대응되는 기록소자인 저항에 전류가 흘러 발열됨으로써 화정보의 기록을 실행하게 된다.

이상에서 상세히 설명한 바와같이 본 발명은 간단한 구조의 회로로서 감열기록지를 이용한 팩시밀리의 중간조화상기록을 가능하게 하고, 또 팩시밀리이외에도 감열기록방식의 기록장치를 사용하는 그래픽프린터나 이미지스캐너의 출력장치로서 사용이 가능하고, 기타 중간계조를 기록하고자 하는 모든 장치에 기록제어장치로 사용이 가능한 효과가 있게 된다.

Claims

4비트 화상데이타나 아날로그화상데이타를 16계조의 데이타로 변환하는 기록신호레벨변환회로(10)와, 그 기록신호레벨변환회로(10)에서 출력되는 1728비트의 화상데이타를 직렬입력/병렬출력하는 16개의 시프트레지스터(20)와, 그 16개의 시프트레지스터(20)에서 출력되는 1728비트 화상데이타를 일정시간 저장하는 16개의 병렬출력형 래치(30)와, 그 16개의 래치(30)에서 출력되는 1728비트 화신호데이타중 임의의 시간에 하나의 래치출력만을 선택하여 출력하는 어드레스디코더(40)와, 그 어드레스디코더(40)의 어드레스를 가변시간으로 제어출력하는 기록타이밍제어회로(70)와, 상기 어드레스디코더(40)에서 출력되는 1728비트 화신호데이타를 8개의 블록으로 분할하여 임의의 2l6비트씩 선택출력하는 블록스트로브게이트(50)와, 그 블록스트로브게이트(50)의 출력신호에 따라 기록을 행하는 기록저항어레이(60)와, 상기 기록신호레벨변환회로(10) 및 기록타이밍제어회로(70)의 초기치를 결정해 주는 초기화회로(80)로 구성된 것을 특징으로 하는 팩시밀리의 중간조기록제어장치.