KR920010435B1 - Semiconductor integrated circuit - Google Patents
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Abstract
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Description
[발명의 명칭][Name of invention]
반도체 집적회로Semiconductor integrated circuit
[도면의 간단한 설명][Brief Description of Drawings]
제1도는 종래의 CMOS 인버터를 도시한 회로도,1 is a circuit diagram showing a conventional CMOS inverter,
제2도는 종래의 CMOS 인버터의 구조를 설명하는 단면도,2 is a cross-sectional view illustrating the structure of a conventional CMOS inverter;
제3도, 제4도, 제5도, 제6도는 본 발명의 실시예를 제조 공정의 순서에 따라 도시한 단면도,3, 4, 5, and 6 are cross-sectional views showing embodiments of the present invention in the order of manufacturing processes;
제7도는 본 발명의 제1실시예를 도시한 조감도,7 is a bird's eye view showing a first embodiment of the present invention;
제8도는 본 발명의 제2실시예에서 사용하는 기판의 단면도,8 is a cross-sectional view of a substrate used in the second embodiment of the present invention;
제9도는 본 발명의 제2실시예의 단면도,9 is a cross-sectional view of a second embodiment of the present invention;
제10도는 본 발명의 제3실시예에서 사용하는 기판의 단면도,10 is a cross-sectional view of a substrate used in the third embodiment of the present invention;
제11도는 본 발명의 제3실시예의 단면도,11 is a cross-sectional view of a third embodiment of the present invention;
제12도는 본 발명의 제4실시예의 단면도,12 is a cross-sectional view of a fourth embodiment of the present invention;
제13도는 본 발명의 제5실시예를 도시한 조감도,13 is a bird's eye view showing a fifth embodiment of the present invention;
제14도는 본 발명의 제6실시예를 도시한 조감도.14 is a bird's eye view of a sixth embodiment of the present invention;
[발명의 상세한 설명]Detailed description of the invention
[기술분야][Technical Field]
본 발명은 반도체집적회로에 관한 것으로, 특히 p채널 FET(전계효과 트랜지스터)와 n채널 FET를 갖는 반도체집적회로(C-MOS 회로 : Complementary-MOS 회로)에 관한 것이다.BACKGROUND OF THE
[배경기술][Background]
n채널 FET와 P채널 FET를 갖는 반도체 집적회로의 대표적인 것으로서, FET로서 절연게이트형 전계효과 트랜지스터(MOS 트랜지스터)를 사용한 CMOS 집적회로가 있다.As a representative example of a semiconductor integrated circuit having an n-channel FET and a p-channel FET, there is a CMOS integrated circuit using an insulated gate field effect transistor (MOS transistor) as the FET.
CMOS 집적회로의 기본구성은 제1도의 회로도에 도시한 것과 같이 n채널 MOS 트랜지스터(1)과 p채널 MOS 트랜지스터(2)로 구성한 인버터회로이다. 제1도에서 (3)은 입력단자, (4)는 출력단자, (5)는 Vsseks자, (6)은 Vcc단자이다.The basic configuration of a CMOS integrated circuit is an inverter circuit composed of an n-
제1도는 인버터회로는 제2도에 도시한 것과 같이 Si 기판(10)내에 이루어진 p형 웰영역(9)와 n형 웰영역(11)의 내부에 각각 형성된 n채널 MOS 트랜지스터(1)과 p채널 MOS 트랜지스터(2)로 구성된다. 여기서는 p형과 n형의 웰영역 모두가 형성되어 있지만, Si 기판(10)을 어느 쪽이든 한쪽에 겸하게 할 수도 있기 때문에 최소한 어느 쪽이든 한쪽의 웰만으로 대응할 수 있다.1 shows an n-
제2도에서는 n--형기판에 n-형 웰과 p-형 웰을 형성한 구성으로 되어 있다. 또, 제2도에 있어서, (7)은 nF형 영역, (8)은 p+형 영역, (12)는 소자분리용 필드절연막, (13)은 게이트 전극, (14)는 절연막, (90)은 p형 영역, (91)은 n형 영역이다.In FIG. 2, an n - type well and a p - type well are formed on an n - type substrate. In Fig. 2, reference numeral 7 denotes an n F type region, 8 denotes a p + type region, 12 denotes a field insulating film for device isolation, 13 denotes a gate electrode, and 14 denotes an insulating film. 90) is a p-type region, and 91 is an n-type region.
종래의 이러한 CMOS 구조는 제2도에 도시한 것과 같이 평면으로 형성되어 있고, n채널 MOS 트랜지스터(1)과 p채널 MOS 트랜지스터(2)를 전기적으로 서로 분리하기 위해서 폭이 넓은 필드산화막(12)를 형성할 필요가 있으며, 또한 p형 웰과 n형 웰은 불순물농도가 높기 때문에 그 사이의 항복전압이 문제가 될 경우에는 양쪽 웰을 격리시킬 필요가 있다. 상기의 어느 경우라도 CMOS 디바이스의 고집적화에는 방해가 된다. 예를 들면, 게이트 길이가 2㎛ 정도인 집적회로에서 웰 사이의 분리용 필드 산화막(12)의 폭은 약 10㎛가 필요하며, 1㎛정도일 때에도 약 5㎛ 정도가 필요하다.The conventional CMOS structure is formed in a plane as shown in FIG. 2 and has a wide
이상의 공지의 CMOS 기술은 일본국 특허공고 소화 49-44555호 공보나 일본국 특허공고소화 49-33229호 공보에 기재되어 있다. 그리고, 외관상 유사한 구조를 갖는 소위 수직형 MOS나 V홈(V-gooive) MOS는 일본국 특허공고 소화 43-26823호 공보나 일본국 특허공고 소화 43-456호 공보에 기재되어 있다.The above known CMOS technology is described in Japanese Patent Laid-Open No. 49-44555 or Japanese Patent Laid-Open No. 49-33229. The so-called vertical MOS or V-gooive MOS having a similar structure in appearance is described in Japanese Patent Laid-Open No. 43-26823 or Japanese Patent Laid-Open No. 43-456.
[발명의 개시][Initiation of invention]
본 발명의 목적은 종래의 CMOS 구조의 반도체집적회로의 고밀도화에 최대의 장애의 하나였던 웰 사이의 분리의 미세화 구조를 제공하는 데에 있다.It is an object of the present invention to provide a finer structure of separation between wells, which has been one of the biggest obstacles to the densification of semiconductor integrated circuits of conventional CMOS structures.
본 발명의 골자는 p웰(n채널형성영역)과 n웰(p채널 형성영역)을 대향시켜서 형성하고, 또한 양쪽 웰 사이에 얇은 절연영역을 마련하여 CMOS 집적회로의 고밀도화를 도모하는 것이다.The gist of the present invention is formed by opposing a p well (n channel formation region) and an n well (p channel formation region), and providing a thin insulating region between both wells to increase the density of the CMOS integrated circuit.
본 발명에 의하면, n채널과 p채널 MOS 트랜지스터가 얇은 절연영역에 의해 격리되어 있으므로, CMOS 집적회로의 고집적화와 CMOS에 유해한 래치 엎 방지에 특히 현저한 효과가 있을 뿐만 아니라, 미소한 영역으로 특히 높은 전달 콘덕턴스를 갖는 트랜지스터를 형성할 수가 있다.According to the present invention, since the n-channel and p-channel MOS transistors are isolated by thin insulating regions, not only have a particularly significant effect on the high integration of CMOS integrated circuits and the prevention of latch leakage harmful to CMOS, but also particularly high transfer to minute regions. A transistor having conductance can be formed.
[발명의 최선 실시 형태]Best Mode of the Invention
[제3도 내지 제7도의 실시예][Examples of Figs. 3 to 7]
이하, 본 발명의 제1실시예를 제3도 내지 제7도에 도시한다. 또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복 적인 설명은 생략한다.Hereinafter, a first embodiment of the present invention is shown in Figs. In addition, in all the drawings for demonstrating an embodiment, the thing which has the same function attaches | subjects the same code | symbol, and the repeated description is abbreviate | omitted.
본 발명의 제1실시예는 Si 기판(10)위에 돌출기둥(18)과 (19)를 형성하였을 때의 예이다. 제3도에 도시한 것과 같이 n형 Si기판(10)(1~100Ωcm 정도, 1x1014~1x1017cm-3정도의 농도)에 통상 자주 이용되고 있는 이온주입법이나 열확산법에 의해서 불순물 농도가 1020cm-3이상의 n+형 영역(15)와 p+형 영역(16)을 형성한다. n+형 영역(15)는 깊이가 약 0.2~1㎛ 정도이고, p+형 영역은 약 0.4~1.5㎛정도로 형성하였다. 이 때에 Si기판(10)은 n형으로 하였으므로 n+형 영역(15)의 아래의 주변부를 p형 웰영역(9)로 둘러싼다. p형 웰영역(9)는 깊이를 1~5㎛ 정도로 형성한다. n+형영역(15)를 형성하는 마스크를 사용해서 p형 웰영역(9)를 자기정합적으로 형성하면, 마스크를 맞추기 위한 여분의 영역이 필요 없게 되어 고밀도로 형성할 수 있다. 같은 마스크를 사용하여도 불순물의 확산에 의해서 p형 웰영역(9) n+형 영역(15)를 감싸도록 형성한다. 그리고, 또 n--형 또는 p--형의 에피택셜층(17)을 성장시킨다. 에피택셜층(17)은 0.5~2㎛정도의 두께로 형성한다. 그 후에 제4도에 도시한 것과 같이 드라이에칭으로 돌출기둥(18)과 (19)를 형성 하고, 또 그 각각에 p형의 도팬트(dopandt)와 n형의 도팬트를 이온주입 하여 이미 에피택셜층(17)에 첨가되어 있던 불순물을 상쇄시키거나 증가시켜서 모두 그 불순물 농도가 1014~1017cm-3의 범위의 원하는 값이 되게 한다. 그 결과 p형 돌출기둥(18)과 n형 돌출기둥(19)가 형성된다.The first embodiment of the present invention is an example when the
물론 드라이에칭이나 이온주입을 할 때에는 주지의 포토리도 그래피 기술을 사용하여 내에칭성막이나, 내이온 주입성막을 원하는 형상으로 만들어서 소위 마스크로서 사용하는 것은 물론이다.Of course, when dry etching or ion implantation is carried out, a well-known photolithography technique is used to make a etch-resistant film or an ion-implantable film into a desired shape and use it as a so-called mask.
그후에 열산화법 또는 CVD 법으로 양쪽 돌출기둥의 사이에 분리용 절연막(20)을 형성한다. 이것은 p형 영역(18)과 n형 영역(19)사이의 두께이며, 약 0.1~1㎛ 정도로 형성한다.Thereafter, the insulating
CVD법을 사용할 때 분리용 절연막(20)은 돌출기둥의 주면에 균등하게 피착된다. 따라서, 돌출기둥(18)과 (19)사이의 광간이 매입될 때까지 피착하고, 그후에 전체적으로 용액 에칭이나 드라이에칭을 실시하게 되면 제4도에 도시한 것과 같이 공간 부분에만 절연막(20)을 남아 있게 할 수가 있다.When using the CVD method, the insulating insulating
열산화막을 형성할 경우에는 돌출기둥(18) 과 (19)의 양쪽에서 산화막이 성장하여 양쪽이 붙는 시접에서 열산화를 중지하고, 그 후에 등방성에칭을 실시하므로서 전체의 산화막을 껍질을 벗기는 것과 같이 제거한다.When the thermal oxide film is formed, the oxide film grows on both of the protruding
산화막(20)은 돌출기둥(18)과 (19)에 의해서 보호되어 에칭이 되지 않기 때문에 제4도에 도시한 구조가 얻어진다.Since the
그후에 제5도에 도시한 것과 같이 분리영역에다 두께가 200~100nm인 필드산화막(12)를 LOCOS(Local Oxidation of Silicon)법 등으로 형성하고, 또한 두께가 5~100mn인 게이트산화막(21)을 열산화법으로 형성한다. 이때에는 필드산화막(12)를 형성하는 부분이외에 실리콘질화막(Si3N4)등의 내산화막을 형성해서 산화시키면 된다.Thereafter, as shown in FIG. 5, a
그 후 전체에 스퍼터법이나 CVD 법으로 다결정 Si나, 고융점 금속 또는 그이 실리사이드등의 막을 전체에 피착하고, 그들의 배선부위에는 드라이에칭용의 레지스터 수지를 남겨놓고, 전체에 방향성의 강한 드라이에칭을 실시한다. 그러면, 돌출기둥(18)과(19)의 측벽부에는 에칭의 나머지가 발생하고, 이것이 게이트(13)으로 되며, 그 두께는 0.1~0.8㎛ 정도로 하였다. 또, n+형 영역(161)을 이온주입, 확산등으로 형성하며, 그 깊이를 0.1~0.5㎛정도로 하였다.After that, a film of polycrystalline Si, a high melting point metal, or a silicide thereof is deposited on the whole by sputtering or CVD, leaving a resist resin for dry etching on the wiring portion thereof, and then performing strong dry etching on the whole. do. Then, the remainder of the etching is generated in the side wall portions of the protruding
그 후에 제6도에 도시한 것과 같이 CVDㆍPSG로 대표되는 층간절연막(22)를 0.5~1.0㎛의 두께로 피착하고, 원하는 부분에다 접속구멍(24)를 형성하며, A1로 대표되는 전극(231) 내지(233)을 형성한다. 이것에 의해서 전극(231), (232), (233)은 각각 Vss단자, 출력단자, Vcc 단자로 된다.Thereafter, as shown in FIG. 6, an
제5도에 도시한 본 실시예의 구조의 단면도의 조감도를 제7도에 도시한다. 게이트(13)의 평탄부(131)은 배선이나 전극과의 접속에 사용하는 부분이다.A bird's-eye view of the cross-sectional view of the structure of this embodiment shown in FIG. 5 is shown in FIG. The
[제8도 및 제9도의 실시예][Examples of Figs. 8 and 9]
본 발명의 제2실시예에서는 절연기판위에다 제1실시예와 마찬가지의 소자를 형성할 경우에 n+형 영역(15)를 기판(10)에서 전기적으로 분리할 필요가 없으므로, 한층 더 고밀도화로 할 수가 있다.In the second embodiment of the present invention, when the same element as that of the first embodiment is formed on the insulating substrate, the n + type region 15 does not need to be electrically separated from the
즉, 제8도에 도시한 것과 같이 사파이어 또는 단결정 스피넬 기판(25)위에 얇은 Si 기판층(101)을 전체면에 형성하고, 이 층안에 n+형 영역(15)와 p+형 영역(16)을 형성하며, 그 후에는 제4도 내지 제6도에서의 설명과 동일한 공정으로 제9도에 도시한 구조를 얻을 수가 있다. 이 때에, n+형 영역(15) p+형 영역(16)은 완전하게 절연막(20)이나 절연기판(25)에 의해 분리되어 있으므로, p형 웰(9)등을 형성할 필요가 없고 서로의 간섭효과는 매우 작게 할 수 있다. 그리고 제9도에 있어서 필드산화막(12)는 Si 기판(101)을 관통할 때까지 두껍게 할 수 있으며, 이렇게 하면 다른 소자와의 분리를 더욱 완전하게 할 수가 있다.That is, as shown in FIG. 8, a thin
그리고 절연막(20)은 Si 기판(101)을 불리하도록 절연기판(25)에 도달해야 한다.The insulating
따라서 절연막(20)을 CVD 법으로 형성할 때는 피착하기 전에 Si기판(101)의 에칭을 할 필요가 있게 된다.Therefore, when the insulating
[제10도 및 제11도의 실시예][Examples of FIGS. 10 and 11]
본 발명의 제3실시예에서는 제10도에 도시한 것과 같이 절연기판으로서 Si 기판(10)위에다 열산화막이나 사파이어, 스퍼넬등의 절연막기판(25)를 형성하고, Si 기판(10)의 노출되어 있는 종영역(seeded region)(26)에서 레이저 또는 스트림히터(strip-heater)를 사용한 액상 가로방향 에피택셜 성장법으로 형성한 SOI(Silicon On Insulator)-Si 기판(102)를 사용할 수도 있다. 종영역(26)을 사용하지 않고 SOI-단결정 Si 기판(102)를 형성할 수도 있지만, 일반적으로는 종영역을 사용하는 것이 질이 좋은 결정기판(102)를 형성할 수가 있다.In the third embodiment of the present invention, as shown in FIG. 10, an insulating
그 후에 상술한 제9도의 실시예와 마찬가지로 제11도의 집적회로를 형성할 수가 있다. 제11도에서 종영역(26)은 생략하고 있다.Thereafter, similarly to the embodiment of FIG. 9 described above, the integrated circuit of FIG. 11 can be formed. In FIG. 11, the vertical region 26 is omitted.
이 실시예는 Si 기판(10)이 있기 때문에 이 기판 부분에다 저항체나 커패시터등을 형성하고, 이들의 위에 절연막(25)를 사이에 두고 형성한 본 발명의 CMOS 트랜지스터를 조합시켜서 사용할 수도 있다. 또, Si 기판(10)의 표면위에 MOS 트랜지스터를 형성하고, 그 위에 마찬가지로 절연막(25)를 사이에 두고 본 발명의 CMOS 트랜지스터를 형성하여 2층의 트랜지스터를 형성할 수가 있기 때문에 기능을 높이거나 집적도를 향상할 수가 있다.In this embodiment, since there is a
[제12도의 실시예][Example 12]
제11도의 실시예에서는 n+형 영역(16)은 모두 SOI-Si 기판층(102)안에 형성하였지만 어느쪽이든 한쪽을 종영역(26)안에 형성할 수도 있다. 이러한 실시예를 제12도에 도시한다. 이렇게 하면 한쪽의 영역(제12도에서는 n+형 영역)은 Si 기판(10)과 접속할 수가 있으므로 이러한 장접을 이용할 경우에는 편리하다.In the embodiment of Fig. 11, the n + type regions 16 are all formed in the SOI-
본 발명의 제4실시예에서 n형 돌출부(19), p형 돌출부(18)은 각각 CMOS의 n형 웰, p형 웰에 해당하는 것이며, 이들 웰 사이는 통상 0.1~1㎛두께의 분리용 절연막(20)으로 격리되어 있고, 제2도에 도시한 종래의 CMOS 구조의 분리영역의 폭 5~10㎛에 비해서 현저하게 작다.In the fourth embodiment of the present invention, the n-
[제13도의 실시예][Example 13]
이상 설명한 본 발명의 실시예는 분리영역이 절연막(20)으로 채워져 있는 경우였지만, 이 영역이 Si의 열산화막 SiO2와 단결정 Si등의 재료로 매입되어 있어도 되며, 본 발명에서는 영역(20)이 전체적으로 절연영역으로서 동작하면 되고, 그 구성 재료는 제한하지 않는다.In the embodiment of the present invention described above, the isolation region is filled with the insulating
제13도에 본 발명의 제5실시예를 도시한다. 이것은 제6도에 도시한 실시예의 분리용 절연영역(20)이 게이트산화막(21)과 게이트(13)으로 구성되는 것이며, Si 돌출기둥(18)과 (19)의 측면은 모두 게이트산화막(21)로 둘러싸여져 있고, 둘러 싸여진 양쪽 돌출기둥 사이에 끼워진 영역에 게이트(13)이 매입되어 있는 상태이다. 이때에는 돌출기둥(18)과 (19)의 측면 전체가 트랜지스터의 채널로되므로 미소한 영역에서 전달 콘닥턴스가 큰 트랜지스터를 얻을 수가 있다.FIG. 13 shows a fifth embodiment of the present invention. This means that the
즉, 제6도에서는 돌출기둥(18)과 절연막(21)의 경계면만이 채널로 되는 것에 비해서, 본 실시예에서는 절연막(20)안에 게이트(13)이 존재하기 때문에 돌출기둥(18)의 상기 채널과 대향하는 면에도 채널을 형성할 수가 있다.That is, in FIG. 6, only the interface between the protruding
물론, n+형 영역(15)는 채널형성영역까지 존재해 있지 않으면 안된다. 구체적으로는 제9도, 제11도 및 제12도와 같은 구성으로 하면 된다. 그리고, 마찬가지로 해서 돌출기둥(18)의 주위의 면전체를 채널로 할수도 있다. 이상의 것은 돌출기둥(19)에 대해서도 완전히 동일하게 적용할 수가 있다.Of course, the n + type region 15 must also exist up to the channel forming region. Specifically, the constitutions of FIGS. 9, 11, and 12 may be used. Similarly, the entire surface around the protruding
[제14도의 실시예][Example 14]
제14도에 본 발명의 제6실시예를 도시한다. 지금까지의 본 발명의 실시예에서는 p형과 n형의 돌출기둥(18),(19)는 각각 1개씩 독립되어 있었지만, 본 실시예는 다수개의 p형 돌출기둥과 다수개의 n형 돌출기둥이 서로 연속되어서 비임형상을 이루고 있는 경우이다. 인접하는 CMOS 인버터와 분리하기 위해서 필요한 부분에도 두꺼운 필드산화막(12)를 형성한다. 게이트산화막(21)은 각각 돌출 비임의 측면에 형성하고, 게이트(13)은 비임에 걸쳐서 형성한다. 제14도는 2개의 CMOS 임버터가 형성되어 있는 경우를 도시한 것이다.14 shows a sixth embodiment of the present invention. Until now, in the embodiment of the present invention, p-type and n-
그리고 이상의 실시예에서는 p형 웰영역(9)를 반드시 형성하였었다. 그러나 기판(10)을 고저항으로 하면 p형 웰영역(9)를 생략 할 수가 있다. 이때에 기판은 100Ω+cm이상이 되게, 바람직하게는 1KΩ+cm정도의 저항이 되게 하여야 한다.In the above embodiment, the p-
기판농도는 1x1013~1x101+cm-3으로 한다.The substrate concentration is 1x10 13 -1x10 1+ cm -3 .
[산업상 이용 가능성][Industry availability]
종래 Si 기판 위에 형성한 CMOS 트랜지스터는 n채널과 p채널의 트랜지스터가 서로 간섭해서 소위 래치엎을 일으켜 집적회로가 동작 불능이 되거나 파손되었었다.In the conventional CMOS transistor formed on the Si substrate, the n-channel and p-channel transistors interfere with each other, causing a so-called latch over, and the integrated circuit becomes inoperable or damaged.
CMOS 트랜지스터는 반도체 산업 중에서 대부분을 차지하고 있는 MOS형 집적회로의 중심적인 트랜지스터로 되고 있다.CMOS transistors have become central transistors in MOS integrated circuits, which account for most of the semiconductor industry.
그러나 이러한 래치 엎은 CMOS 집적회로의 고밀도화를 방해하는 큰 요인의 하나이기 때문에 CMOS 트랜지스터의 장점이 많이 감소되고 있었다.However, the advantages of CMOS transistors have been greatly diminished because these latches are one of the major factors that hinder the densification of CMOS integrated circuits.
본 발명은 CMOS 트랜지스터의 이러한 장해를 제거할 뿐만 아니라, 세로방향으로 채널을 형성하고 있기 때문에 미소한 평면 면적으로 큰 전류 구동능력을 갖추게 할 수가 있으므로, 종래 보다 한층 더 고밀도화에 적합하며, CMOS 집적회로 전반에 적용할 수 있다. 나아가서 대부분의 MOS 집적회로에 유효한 고밀도화 기술을 제공할 수 있게 되므로 그 공업적인 가치는 대단히 크다.The present invention not only eliminates this obstacle of the CMOS transistor, but also forms a channel in the vertical direction, so that a large current driving capability can be provided with a small planar area, which is more suitable for higher density than in the prior art, and is a CMOS integrated circuit. Applicable to the first half. Furthermore, the industrial value is enormous since it is possible to provide effective densification techniques for most MOS integrated circuits.
Claims (5)
Applications Claiming Priority (3)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101409060B1 (en) * | 2009-10-01 | 2014-06-18 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | Semiconductor device |
-
1984
- 1984-12-14 KR KR1019850700157A patent/KR920010435B1/en not_active IP Right Cessation
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KR101409060B1 (en) * | 2009-10-01 | 2014-06-18 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | Semiconductor device |
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Publication number | Publication date |
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KR850700185A (en) | 1985-10-25 |
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GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |