KR920007992Y1 - 준비신호 중계회로 - Google Patents

Abstract

내용 없음.

Description

준비신호 중계회로

제1도는 본 고안에 의한 실시예의 회로도.

제2도는 제1도에 도시된 회로의 각 부분에 대한 동작 파형도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 준비신호합성수단 FF2 : 플립플롭

본 고안은 프로세서를 구비한 정보처리장치에 있어서 준비신호 발생수단으로부터 발생된 준비신호를 상기 프로세서로 중계하는 회로에 관한 것이다.

일반적으로 컴퓨터(Computer) 및 각종 제어장치를 비롯하여 최근 음성 또는 영상정보를 처리하는 디지탈 오디오기기나 영상처리장치와 같은 정보처리장치에 사용되는 프로세서(Processor)는 미리 입력되어진 프로그램에 의해 반복적인 작동을 주기적으로 수행하여 정보를 처리한다.

그리고 준비신호(Ready Signal)은 상기 프로세서가 한주기의 작동을 수행할 수 있도록 명령을 지정하는 역할을 하며 또한 상기 준비신호는 일정의 디코딩수단(Decording Means)에 의해 프로세서의 작동용인 시스템 클럭열에 동기되어 발생되거나 또는 비동기되어 발생된 후 중계장치를 통해 프로세서에 전달된다.

그러나 종래의 준비신호를 중계하기 위한 중계회로는 프로세서의 작동주기와 동일한 주기로 작동되는 중계용 직접회로로 사용하여야 했다.

이는 프로세서별로 작동용 시스템클럭열이 다르기 때문에 상기 프로세서의 작동용 시스템클럭열과 다른 주기로 작동하게 되면 준비신호의 중계가 위상차만큼 지연됨으로 프로세서는 준비신호가 지연되는 만큼의 시간동안 대기하여야 하는 문제가 야기 되기 때문이다.

상기 프로세서에 따라 작동주기가 일치하는 중계용 직접회로를 사용할 경우 프로세서의 작동속도에 따라 시스템의 가격이 매우 상승하는 문제점이 유발된다.

따라서 본 고안의 정보처리장치에 있어서 준비신호 발생수단에 의해 발생된 준비신호를 프로세서에 프로세서의 작동속도에 맞추어 적용적으로 전달할 수 있고 시스템의 원가상승을 방지할 수 있는 준비신호 중계회로를 제공함에 있다.

상기 목적을 달성하기 위하여 본 고안은 프로세서와 준비신호를 동기 또는 비동기적으로 발생하는 준비신호 발생용 디코딩수단을 구비한 정보처리장치에 있어서, 상기 디코딩수단에서 발생되는 동기 및 비동기준비신호를 합성하기 위한 준비신호합성수단과, 상기 준비신호합성수단의 출력을 일정주기의 클럭열에 동기시켜 상기 프로세서에 전달하는 전달소자로 구성함을 특징으로 한다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제1도는 본 고안에 의한 준비신호 중계회로에 대한 실시예의 회로도로서 구성을 설명하면 다음과 같다.

준비신호 합성수단(10)은 입력단자(D)를 라인(1)을 통해 디코딩수단에 접속하고 클럭단자(CLK)를 라인(3)을 통해 클럭발생원에 접속한 플립플롭(FF1)과, 상기플립플롭(FF1)의 반전출력단자(Q)에 한쪽 입력단자를 접속하고 다른 한쪽 입력단자를 라인(2)을 통해 디코디이수단에 접속한 부논리곱소자(G)로 이루어져 디코딩수단으로부터 두 라인(1,2)을 통해 각각 인입되는 동기 및 비동기준비신호를 합성한다.

전달소자는 상기 준비신호 합성수단(10)의 출력인 합성된 준비신호를 인입하기 위해 상기 부논리곱소자(G)의 출력단자에 입력단자(D)를 접속하고 클럭단자(CLK)를 라인(4)를 통해 클럭발생원에 접속하며 반전출력단자(Q)를 라인(5)을 통해 프로세서에 접속한 플립플롭(FF2)에 대응된다.

제2도는 제1도에 도시된 회로의 각 부분에 대한 출력 파형도로서, 20은 디코딩수단에서 발생되어 라인(1)상에 공급되는 비동기준비신호이고, 21은 디코딩수단에서 발생되어 라인(2)상에 공급되는 동기준비신호이며, 22은 클럭 발생원에서 발생되는 기본클럭열이고, 23은 상기 기본 클럭열을 2분주하여 클럭발생원에 의해 라인(3)상에 공급되는 시스템클럭열이며, 24는 상기 클럭발생원에 의해 라인(4)상에 공급되는 반전된 시스템클럭열이고, 25는 플립플롭(FF1)의 비반전출력단자(Q)의 출력파형도이며, 26은 부논리곱소자(G)의 출력파형도이고, 27은 플립플롭(FF2)의 반전출력단자(Q)의 출력파형도이다.

이어서 제1도에 도시된 회로의 작동을 제2도에 도시된 동작파형도들과 결부시켜 상세히 설명한다.

디코딩수단은 프로세서로부터 출력된 어드레스를 디코딩함으로서 제2도 20과 같은 비동기준비신호를 발생하여 라인(1)을 통해 플립플롭(FF1)의 입력단자(D)에 공급하거나 또는 제2도 21과 같은 동기준비신호를 발생하여 라인(2)을 통해 부논리곱소자(G)의 한쪽 입력단자에 공급한다.

그리고 클럭발생원은 발진자에 의해 발생된 제2도 22와 같은 기본 클럭열을 2분주하여 제2도 23과 같은 시스템 클럭열을 라인(3)을 통해 플립플롭(FF1)의 클럭단자(CLK)에 공급하는 한편 제2도 24와 같은 반전된 시스템클럭열을 라인(4)을 통해 플립플롭(FF2)의 클럭단자(CLK)에 공급한다.

준비신호합성수단(10)은 상기 디코딩수단으로부터 두라인(1,2)을 통해 각각 인입되는 비동기 및 동기준비신호를 합성하여 플립플롭(FF1)의 입력단자(D)에 공급하는데 이를 상세히 설명하면 다음과 같다.

플립플롭(FF1)은 입력단자(D)로 인입되는 라인(1)상의 제2도 20과 같은 비동기준비 신호를 클럭단자(CLK)로 인가되고 있는 제2도 23과 같은 시스템클럭열의 라인징에지(Rising Edge)에 동시시켜 래치한 제2도 25와 같은 강제동기된 비동기준비신호를 부논리곱소자(G)의 한쪽 입력단자에 공급하며, 또한 부논리곱소자(G)는 라인(2)를 통해 한쪽 입력단자로 인입되는 제2도 21과 같은 동기준비신호와 제2도 25와 같은 플립플롭(FF1)의 비반전출력단자(Q)의 출력신호를 부논리곱 연산을 하여 제2도 26과 같이 합성된 준비신호르 플립플롭(FF2)의 입력단자(D)에 공급한다.

그리고 상기 준비신호합성수단(10)의 부논리곱소자(G)의 출력단자로부터 입력단자(D)로 합성된 준비신호를 인입하는 플립플롭(FF2)는 라인(A)을 통해 클럭단자(CLK)로 인가되는 제2도 24와 같은 반전된 시스템클럭열의 라이징에지에 동시시켜 래치함으로 반전출력단자(Q)을 통해 제2도 27과 같이 비동기준비신호가 발생된 때와 동기신호가 발생된 때에 발전된 시스템클럭열에 동기된 준비신호를 프로세서에 인가하게 된다.

제2도중 실선화살표는 동기준비신호가 발생된 때에 프로세서에 중계되는 준비신호의 변화과정을 표시한 것이고, 점선화살표는 비동기준비신호가 발생된 때에 프로세서에 중계되는 준비신호의 변화과정을 표시한 것이다.

또한 제2도중 플립플롭(FF2)에 의해 준비신호를 반전된 시스템클럭열에 의해 동기중계함으로 준비신호는 반전된 시스템클럭열의 라이징에지로부터 준비신호의 로우논리 상태의 시작점까지 지연시간은 플립플롭(FF2)자체의 전파지연시간에 해당함으로 직접 회로사용시보다 지연시간은 짧게 된다.

상술한 바와같이 본 고안은 준비신호를 전송하기 위한 중계회로를 로직(Logic)회로에 의해 구성하여 시스템 제작시 원가를 절감할 수 있으며 또한 전송시 프로세서에 사용되는 시스템 클럭열과 반전된 시스템클럭열에의해 동기를 일치시킴으로 프로세서의 작동속도에 자동 적용되는 이점과 준비신호의 전송시 지연시간을 극소화하여 준비신호의 중계타이밍을 정확하게 일치시킬 수 있는 이점이 있다.

Claims (8)

1. 프로세서와 준비신호를 동기 또는 비동기적으로 발생하는 준비신호 발생용 디코딩수단을 구비한 정보처리장치에 있어서, 상기 디코딩수단에서 발생되는 동기 및 비동기준비신호를 합성하기 위한 준비신호합성수단(10)과, 상기 준비신호합성수단의 출력을 일정주기의 클럭열에 동기시켜 상기 프로세서에 전달하는 전달소자로 구성함을 특징으로 하는 준비신호중계회로.
2. 제1항에 있어서, 상기 준비신호합성수단(10)과, 상기 비동기준비신호와 상기 동기준비신호를 합성하기 전에 상기 비동기준비신호를 일정주기의 클럭에 동기시킴을 특징으로 하는 준비신호중계회로.
3. 제2항에 있어서, 상기 비동기준비신호를 동기 시키기 위한 클럭이 시스템클럭임을 특징으로 하는 준비신호중계회로.
4. 제3항에 있어서, 상기 비동기준비신호가 상기 시스템클럭의 라이징에지에 강제 동기됨을 특징으로 하는 준비신호중계회로.
5. 제4항에 있어서, 상기 전달소자가 상기 준비신호합성수단(10)의 출력을 프로세서를 전달할때 반전된 시스템클럭에 동기시킴을 특징으로 하는 준비신호중계회로.
6. 제5항에 있어서, 상기 준비신호합성수단(10)의 출력이 반전된 시스템클럭의 라이징에지에 동기됨을 특징으로 하는 준비신호중계회로.
7. 제4항에 있어서, 상기 전달소자가 플립플롭(FF1)임을 특징으로 하는 준비신호중계회로.
8. 제7항에 있어서, 상기 플립플롭이 토글형 플립플롭임을 특징으로 하는 준비신호중계회로.