KR920004658B1 - 세로형 다이나믹랜덤 액세스메모리의 제조방법 - Google Patents

세로형 다이나믹랜덤 액세스메모리의 제조방법 Download PDF

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Abstract

내용 없음.

Description

세로형 다이나믹랜덤 액세스메모리의 제조방법
제 1 도는 종래 기술의 반도체 메모리의 1예를 도시한 단면도.
제 2 도는 본 발명에 따른 반도체 메모리의 제1의 실시예를 도시한 단면도.
제 3(a) 도 내지 제 3(j) 도는 본 발명에 따른 반도체 메모리의 제조공정을 도시한 단면도.
제 4(a) 도는 본 발명에 따른 반도체 메모리의 제2의 실시예를 도시한 평면도.
제 4(b) 도는 제 4(a) 도의 A-A'선을 따른 단면도.
제 5 도는 본 발명에 따른 반도체 메모리의 제3의 실시예를 도시한 평면도.
제 6(a) 도는 본 발명에 따른 반도체 메모리의 제4의 실시예를 도시한 평면도.
제 6(b) 도는 제 6(a) 도의 B-B'선을 따른 단면도.
제 7(a) 도는 본 발명에 따른 반도체메모리의 제5의 실시예를 도시한 평면도.
제 7(b) 도는 제 7(a) 도의 A-A'선을 따른 단면도.
제 8(a) 도는 본 발명에 따른 반도체메모리의 제6의 실시예를 도시한 평면도.
제 8(b) 도는 제 8(a) 도의 A-A'선을 따른 단면도.
제 9(a) 도 내지 제 9(c) 도는 본 발명에 따른 제6이 실시예의 제조공정을 도시한 단면도.
제 10(a) 도는 본 발명에 따른 반도체메모리의 제7의 실시예를 도시한 평면도.
제 10(b) 도는 제 10(a) 도의 C-C'선을 따른 단면도.
제 11(a) 도는 본 발명에 따른 반도체메모리의 제8의 실시예를 도시한 평면도.
제 11(b) 도는 제 11(a) 도의 D-D'선을 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
3 : 커패시터절연체 7 : 게이트절연체
11 : 실리콘 기판 12 : n형 불순물층
13 : 플레이트전극 14 : SiO2막
15 : 실리콘 아일랜드 17 : 게이트 전극(워드선)
18 : 데이터선 31 : 제1의 Si3N4막
33 : 제2의 Si3N4막 34 : 제3의 Si3N4막
39 : SiO2절연체막 40 : 접촉구멍
71 : 절연체부 72 : 실리콘 아일랜드
81 : 배선재료 82 : 주변회로영역
85 : 워드선재료 87 : 실리콘 아일랜드
100 : 절연체 133 : SiO2막
본 발명은 반도체 메모리의 제조방법에 관한 것으로, 특히 고집적도를 이루는데 적합한 세로형 트랜지스터를 갖는 다이나믹랜덤 액세스 메모리의 제조방법에 관한 것이다.
일본국 특허공개공보소화 60-281027호(1985)에는 세로형 MIS트랜지스터와 커패시터소자를 포함하는 메모리셀이 실리콘 아일랜드에 형성되어 있는 다이나믹랜덤액세스메모리가 기재하여 있다.
제 1 도는 상술한 종래의 반도체메모리를 도시한 단면도이다. 제1의 다이나믹랜덤액세스메모리는 p형 실리콘기판(21)상에 형성된 p형 실리콘아일랜드(22), 고농도로 도프된 n형 불순물확산층(16), 게이트 전극으로 동작하는 워드선(17), 게이트 절연체(7), 고농도로 도프된 n형 불순물확산층(12)로 이루어진 세로형 MIS트랜지스터로 되어 있다. 전하축적소자는 고농도로 도프된 n형 불순물확산층(12), 커패시터절연체(3), 플레이트전극(13)으로 이루어진다.
종래의 기술인 제 1 도에 있어서, 다이나믹랜덤액세스메모리셀을 형성하는 데 사용되는 실리콘 아일랜드(22)는 실리콘기판(21)과 전기적으로 직접 접속되어 있다. 여기에는 상기 메모리셀에 축적된 전하가 감소 또는 파괴되는, 즉 소프트에러가 발생될 가능성이 크다. 즉, 실리콘기판을 거쳐서 아일랜드로 통과하는 어떤 α입자의 트랙을 따라서 실리콘기판(21)에 발생되는 정 또는 부전하는 고농도로 도프된 커패시터의 n형 불순물확산층(12)에 모이게 된다.
또, 종래의 기술에서는 매우 작은 메모리셀의 형성에 대한 고려가 없다.
본 발명의 하나의 특징은 절연체가 반도체아일랜드와 본체, 특히 반도체아일랜드를 본체에서 전기적으로 분리한 반도체 기판 사이의 경계에서 형성된다. 스위칭소자 및 전하축적소자는 반도체아일랜드의 각각의 위쪽 및 아래쪽에 위치한다.
본 발명의 다른 특징은 반도체아일랜드(원주형)의 형성 후에 마스크정합의 필요없이 메모리셀을 형성하는 것이다. 따라서, 본 발명의 구조에서 기판, 절연체, 플레이트전극, 게이트전극, 데이타선은 공정조건에 의해 결정되는 각각의 고정위치에 마련된다. 본 발명에 따른 반도체메모리는 다음과 같이 제조된다. 제1의 공정에서 산화방지막이 반도체기판상에 퇴적된다. 그 다음에 이방성에칭을 실행하여 제1의 산화방지막과 반도체기판을 에칭한다. 이러한 방법으로 위쪽 끝에 탑재된 제1의 산화방지막을 갖는 반도체아일랜드가 형성된다. 제2의 공정에서는 반도체아일랜드가 형성된 반도체기판상에 제2의 산화방지막을 퇴적한다. 그 다음에 이방성에칭을 실행하여 반도체아일랜드의 측벽의 제2의 산화방지막을 남겨둔다. 또, 반도체아일랜드의 위쪽 끝과 측벽에 남아있는 제1 및 제2의 산화방지막을 마스크로 사용해서 이방성에칭을 실행하여 반도체기판을 에칭한다. 제3의 공정에서는 반도체아일랜드가 형성된 반도체기판상에 제3의 산화방지막을 퇴적한다. 그 다음에, 이방성에칭을 실행하여 반도체아일랜드의 측벽에 제3의 산화방지막을 남겨둔다. 제4의 공정에서, 제1 내지 제3의 산화방지막을 마스크로 사용해서 반도체 기판의 표면을 산화하여, 반도체아일랜드가 반도체기판에서 분리되는 절연체를 형성한다.
메모리셀의 전하축적커패시터로서 사용되는 커패시터를 갖는 반도체아일랜드는절연체에 의해 반도체기판에서 분리된다. α입자가 주입되거나 그것에 의해 전하가 α입자의 트랙을 따라 반도체기판내에서 발생되더라도, 전하는 절연체에 의해서 차단되어 반도체아일랜드에 들어가지 못한다. 따라서, 소프트에러형상에 의한 비정상메모리동작이 억제된다. 또, 주변회로에서 발생되는 노이즈전하도 절연체에 의해 차단되므로 노이즈전하의 침입에 따른 비정상메모리동작도 억제된다.
본 발명의 하나의 이점은 소프트에러현상이 발생할 수 없다는 것이다.
본 발명의 다른 이점은 반도체메모리공정에서 마스크 정합공정을 요구하지 않는다는 것이다.
본 발명의 상기 및 그 외의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.
본 발명의 제1의 실시예를 제 2 도 및 제 3(a) 도 내지 제 3(j) 도를 참조하여 설명한다.
본 실시예에서, 다이나믹랜덤액세스 메모리는 절연체(100), 즉 SiO2에 의해서 P형 실리콘 기판(11)에서 분리된 실리콘 아일랜드(15)로 이루어진 세로형 MIS트랜지스터로 이루어진다. 고농도로 도프된 n형 불순물층(16), 게이트절연체(7)에 의해 분리된 게이트전극(17)은 워드선으로 동작한다. 데이터선(17)은 고농도로 도프된 n형 불순물층(16)에 접속된다. 전하축적소자는 고농도로 도프된 n형 불순물층(12), 커패시터절연체(3), 플레이트전극(13)으로 이루어진다. 플레이트전극에는 실리콘기판(11)의 포텐셜에 대하여 어떠한 포텐셜전압도 공급될 수 있다. 이것은 클리어모드동작동안에 유리하다. 본 실시예는 절연체(100)에 의해서 전체의 메모리셀이 실리콘기판(11)에서 분리되어 있기 때문에 α입자의 주입에 의한 소프트에러형상이 발생하지 않는 이점을 갖는다. 메모리셀구조도 역시 주변회로에서 인가되는 노이즈변화에 대하여 매우 강하다.
고농도로 도프된 n형 불순물확산층(12)가 실리콘 아일랜드(15)의 중심에서 가능한 멀리 확장될 필요는 없지만, 실리콘아일랜드(15)의 측벽의 표면영역에 형성될 필요만은 있다는 것을 주의해야 한다.
제 3(a) 도 내지 제 3(j) 도는 본 발명에 따른 반도체메모리의 제조공정의 1실시예를 조합으로 나타낸 도면이다.
제 3(a) 도에 있어서, 예를들면 300nm의 두께를 갖는 제1의 Si3N4막(31)은 반도체기판, 특히 실리콘기판(10)상에서 화학기상반응(이하, "CVD"라 한다)에 의해 첫 번째로 퇴적된다. 퇴적하는 동안, SiH4와, NH3은 약 1시간 동안 750℃ 내지 800℃에서 서로 반응하여 Si3N4막을 형성하도록 되어 있다. 그후, 포토레지스트막(도시하지 않음)은 포토리도그래피기술의 사용으로 Si3N4막(31)상에 형성된다. 레지스트막을 마스크로 사용해서 이방성드라이에칭처리를 실행하여 Si3N4막(31)과 실리콘기판(11)을 에칭하고, 반도체부분, 특히 실리콘아일랜드(15)를 형성한다.
Si3N4를 에칭하기 위해서는 불소를 함유한 플라즈마분위기, 예를들면(CF3+O3), CH2F2, CHF3, CH3F, (CH4+F2)등을 사용하는 이방성드라이에칭을 사용하는 것이 적합하다.
Si를 에칭하기 위해서는 염소를 함유한 플라즈마분위기, 예를들면 CCl4, Cl2등을 사용하는 것이 적합하다. Si의 에칭폭은 약 1㎛이다.
제 3(b) 도에 있어서, 약 40nm의 두께를 갖는 제2의 Si3N4막은 CVD에 의해서 실리콘 아일랜드(15)와 실리콘기판(11)상에 퇴적된다. 이방성에칭을 실행하여 제2의 Si3N4막(33)을 Si3N4막(31)의 맨위의 표면에서 제거하고 실리콘 아일랜드(15)의 측벽에만 남긴다. 이후, 이방성드라이에칭을 또 실행해서 실리콘기판(11)을 에칭하여 실리콘아일랜드(15)를 길게 한다.
Si3N4퇴적방법, Si3N4에칭방법 및 Si에칭방법은 그 때를 제외하고는 제 3(a) 도에 대해서 상술한 공정에서 사용되는 것과 동일한 것이 적합하다. 이러한 공정에서의 Si의 에칭폭은 2 내지 3㎛이다.
제 3(c) 도에서, 약 50nm의 두께를 갖는 제3의 Si3N4막(34)는 CVD에 의해서 실리콘아일랜드(15)와 실리콘기판(11)상에 퇴적된다. 이방성에칭을 실행하여 제3의 Si3N4막(34)를 막(31)의 맨위에서 제거하고 막(33)의 측벽과 실리콘아일랜드(15)상에만 남긴다. 이후, 실리콘기판(11)을 등방성에칭으로 에칭하여 실리콘 아일랜드(15)의 아래부분을 좁은 폭 a로 잘록하게 한다.
Si3N4퇴적방법 및 Si3N4에칭방법은 그 때를 제외하고는 이전의 스텝에서 사용된 것과 동일한 것이 적합하다.
실리콘기판(11)의 이방성에칭은 주요 구성물로서 SF6을 함유한 플라즈마분위기를 사용한 드라이에칭처리나 웨트에칭처리를 사용하여도 좋다. 웨트에칭처리시에 수용액은 질량비율 1:100이상으로 HF와 HNO3을 혼합하고 혼합물의 양의 수 %에서 수십배의 양으로 물을 혼합물에 첨가하여 마련한다.
제 3(d) 도에서, 전체의 실리콘 아일랜드가 산화된다. 산화방지 Si3N4막(31),(33),(34)는 아일랜드의 윗부분을 보호한다. 그러나, 실리콘 아일랜드의 밑부분과 기판(11)의 위쪽표면에는 실리콘기판(11)에서 실리콘 아일랜드(32)를 전기적으로 분리하는 SiO2막(100)이 산화되어 형성된다. SiO2를 형성하기 위해서는 많은 양의 H2O를 함유한 O2를 사용한 열산화를 실행하는 것이 적합하다. 예를들면, 약 500nm의 두께를 갖는 SiO2막은 100분, 1000℃, 1atm하에서 산화를 실행하는 것에 의해서 형성될 수 있다. 이러한 방법으로, 실리콘 아일랜드(15)와 실리콘기판(11)은 SiO2에 의해서 서로 분리될 수 있고, 실리콘아일랜드(15)의 밑바닥의 제 3(c) 도의 치수가 약 0.5㎛미만으로 마련될 수 있다. 산화에 의해서 실리콘아일랜드(15)를 실리콘기판(11)에서 분리하기 위하여, 산화에 의해서 형성된 SiO2의 두께는 치수 a보다 크거나 같게 선택된다.
물론, 제 3(c) 도에 도시한 실리콘 아일랜드(15)의 밑부분을 좁게하는 Si등방성에칭공정은 실리콘기판(11)과 실리콘아일랜드(15)가 산화에 의해서 서로 완전하게 분리될 수 있다면 생략해도 좋다. 예를들어 아일랜드가 충분하게 좁거나 SiO2층이 충분하게 두꺼우면, SiO2막은 밑부분을 에칭하지 않고 실리콘아일랜드(15)의 밑 부분을 가로질러 형성될 수 있다.
제 3(e) 도에 있어서, Si3N4막(34)는 제거된다. 그후, 불순물, 특히 인을 기상확산(vapor phase diffusion)에 의하여 실리콘 아일랜드의 아래부분의 측벽의 표면영역에 도프하여 고농도로 도포된 n형 불순물층(12)를 형성한다. 인은 실리콘 아일랜드(15)의 중앙부분에서 가능한 멀리 도프 또는 확산되어도 좋다.
Si3N4를 제거하기 위하여, SiO2층(100), 실리콘 아일랜드(15)등에 대하여 높은 선택도를 갖는 등방성에칭을 사용하는 것이 적합하다. 예를들면, 85% 이상의 농도를 갖는 인산을 사용하여도 좋다. 온도는 160℃ 내지 180℃로 설정하는 것이 적합하다. 비등온도의 사용은 온도제어를 용이하게 한다. 비등온도는 인산농도의 증가에 따라 상승한다. Si3N4의 에칭속도는 160℃에서 약 5nm/min이며, 180℃에서 약 10nm/min이다. 이러한 인산이 사용될 때, Si3N4/SiO2, Si3N4/Si에 대한 선택도 비율은 각각 약 25배와 약 3배이다. Si3N4/Si에 대한 선택도비율은 비교적 낮기 때문에, Si와 Si3N4사이에서, 예를들면 10nm의 두께의 얇은 SiO2층을 형성하는 것이 적합하다.
제 3(f) 도에 있어서, 고농도로 도프된 n형 불순물층(12)의 표면이 산화되어 커패시터절연체(3), 특히 SiO2를 형성한다. 그후, 도전성 재료, 특히 다결정실리콘막이 Si의 트렌치에 매입되고, 등방성에칭이 표면에서 바라는 위치로 가능한 멀리 실행되어, 커패시터의 플레이트전극(13)을 형성한다.
커패시터절연체(3)은 다음의 재료중에서 어떤 것을 사용하여 형성하여도 좋다.
(a) 열산화 또는 CVD에 의해서 형성된 SiO2,
(b) NH3분위기를 사용한 열인트리딩(intriding) 또는 CVD에 의해서 형성된 Si3N4,
(c) CVD 또는 스퍼터링에 의해서 형성된 Ta2O5,
(d) 3가지의 다른 종류의 재료, 즉 (a), (b), (c)중에서 2가지 이상의 합성막,
(e) 스퍼터링에 의해서 형성된 KNO3, Pb(Zr1-XTiX)등과 같은 강유전성 물질,
(f) (e)와 3가지 재료, 즉 (a), (b), (c) 중에 적어도 하나를 함유한 합성막.
막의 두께는 정전용량 및 절연강도에서 볼 때, SiO2(약 3.8의 특정한 유도용량을 갖는)에 대하여 약 1nm 내지 20nm까지의 범위에 일치하도록 선택된다.
다결정실리콘(13)은, 예를들면 500nm의 두께로 CVD에 의해서 퇴적된다. 퇴적후에 막두께+약 1㎛, 즉 Si3N4막(33)아래로 약 1㎛와 동일한 깊이로 에칭이 실행된다. 더욱이, 높은 선택도의 드라이에칭이 주요한 구성으로서 SF6을 함유한 플라즈마분위기로 실행된다.
제 3(g) 도에 있어서, 다결정실리콘막 또는 전극(13)의 표면이 산화되어 SiO2절연체막(39)를 형성한다.
SiO2막(39)를 형성하기 위하여, 많은 양의 H2O를 함유한 분위기를 사용한 산화를 실행하는 것이 적합하다. 예를들면, 약 300nm의 두께를 갖는 SiO2막(39)는 50분 동안 1000℃, 1atm하에서 산화를 실행하는 것에 의해서 다결정실리콘막(13)상에 형성될 수 있다.
제 3(h) 도에 있어서, Si3N4막(33)은 제거된다. 아일랜드가 산화되어, 게이트절연체로서 사용되는 SiO2막(7)을 형성한다. 또, 약 100nm의 두께를 갖는 다결정실리콘막(17)이 CVD에 의해서 퇴적된다. 이방성드라이에칭이 실행되어 다결정 실리콘막이 실리콘아일랜드(15)의 위쪽 부분의 측벽에 남게 되는 것에 의해 게이트전극으로도 동작하는 워드선(17)을 형성한다.
Si3N4막(33)을 제거하기 위하여, 상술한 인산에칭이 적합하다. 게이트절연체를 형성하기 위하여, 예를들면 O2분위기를 사용하고 950℃, 1atm하에서 산화를 실행한다. 약 10nm의 두께를 갖는 SiO2막은 30분 동안 산화를 계속하는 것에 의해 형성된다.
다결정실리콘막은 전기적인 저항을 줄이기 위하여 미리 확산된 인을 갖는다. 더욱이, CVD에서는 POCl3가스가 사용된다. 그 대신에 막의 형성후에 소오스재료로서 POCl3을 사용한 인의 기상확산을 행하여도 좋다.
다결정실리콘막의 이방성드라이에칭은 주요성분으로서 CCl4를 함유한 플라즈마분위기를 사용하는 것에 의해서 실행되어도 좋다.
제 3(i) 도에 있어서, 실리콘아일랜드(15)의 위쪽 끝표면상의 Si3N4막(31)이 제거된 후, 실리콘아일랜드(15)의 위쪽 끝표면이 산화되어 SiO2막(133)을 형성한다. 그후, 고농도로 도프된 n형 불순물층(16)이 이온주입에 의해서 형성된다.
Si3N4막(31)을 제거하기 위하여, 열인산을 사용하는 것이 적합하다. 이온 주입에 있어서는 P+또는 AS+가 약 1×1015cm-2이상으로 주입된다.
제 3(j) 도에 있어서, 약 400nm의 두께를 갖는 SiO2막(14)는 CVD에 의해서 형성된다. 그 다음에, 접촉구멍이 SiO2막(14)에 형성된다. 그후, 데이터선(18)이 형성되어, 반도체메모리가 완성된다.
데이터선(18)은 (a) 고농도로 도프된 불순물 폴리실리콘, (b) WSi2, MoSi2, TiSi2등과 같은 실리사이드, (c) TiN, TiW등과 같은 Ti합성물, (d) W, Mo 등과 같은 고융점금속, (e) Al등과 같은 저저항의 금속재료, (f) 5가지의 다른 종류의 재료, 즉 (a) 내지 (e)중에서 2가지 이상을 포함하는 합성재료중에서 선택된 재료를 사용해서 형성된다.
본 발명의 다른 실시예의 다음의 설명에 있어서 제1의 실시예와 동일한 것은 생략하지만, 다른 실시예의 설명은 제1의 실시예의 참조에 의해서 용이하게 이해될 것이다.
제 4(a) 도 및 제 4(b) 도는 본 발명의 제2의 실시예에 따른 반도체메모리의 레이아우트의 1예를 조합으로 도시한 도면이다. 제1의 실시예와 동일부분은 동일부호로 나타낸다. 워드선(17)의 두께는 각쌍의 인접한 실리콘 아일랜드 사이의 간격의 1/2보다 작다. 두께가 간격의 1/2보다 작지 않으면, 서로 인접한 워드선(17)은 서로 전기적인 통신이 바람직하지 못하게 될 수도 있다. 이러한 경우에, 제 3 도에 도시한 제조공정이 사용되면, 워드선(17)은 이방성드라이에칭이 실행되는 것에 의해 각각의 실리콘아일랜드로 서로 분리되어 워드선을 처리한다. 제 4(b) 도에 도시한 단면구조에 있어서, 워드선(17)은 제 4(a) 도에 도시한 바와 같이 A-A'선의 수직방향으로 서로 접속할 필요가 있다. 결국, 포토레지스트막(도시하지 않음)은 서로 접속되어야 하는 각 쌍의 워드선(17)의 접속부분위에 형성된다. 이러한 레지스트막은 워드선의 이방성에칭처리동안에 마스크로서 사용된다. 이러한 방법으로, 제 4(a) 도에 도시한 바와 같이 각 쌍의 인접한 아일랜드사이의 워드선의 상호접속을 실현할 수 있다. (40)은 SiO2절연체(14)를 통한 접촉구멍을 나타낸다.
제 5 도의 실시예에서는 데이터선(18)에 나란한 방향으로 각 쌍의 실리콘 아일랜드 사이의 간격이 a로 설정되고, 워드선(17)에 나란한 방향으로의 간격은 a와 다른 b로 설정된다. 워드선의 다결정실리콘막의 두께 t가
a/2＞t＞b/2 ………………………… (1)
의 조건으로 설정되면, 상술한 워드선의 레지스트패턴을 마련하지 않고, 제 3 도에 도시한 제조공정에 의해서 워드선방향으로만 계속되는 워드선을 형성할 수 있다.
제 6(a) 도는 본 발명의 제4실시예에 따른 반도체메모리의 레이아우트의 1예의 평면도이며, 제 6(b) 도는 제 6(a) 도의 B-B'선을 따른 단면도이다. 제 6(a) 도 및 제 6(b) 도의 실시예에서 제1의 실시예와 동일부호는 동일부분을 나타낸다. 레이아우트는 폴디드(folded)비트선으로 배열된다. 본 실시예에서는, 또 수직방향으로 계속되는 자기정합의 워드선을 형성할 수 있다. 결국, 상술한 방향 c,d로의 실리콘 아일랜드 사이의 간격은 제 5 도의 실시예에서와 같이 d가 c보다 작게 선택된다. 제 6(b) 도의 중앙워드선(17')는 간격이 좁은 1쌍의 인접한 실리콘아일랜드사이의 영역에 매입된 워드선을 나타낸다.
제 7(a) 도 및 제 7(b) 도는 본 발명의 제5의 실시예에 따른 반도체메모리의 레이아우트의 1예를 조합으로 도시한 도면이다. 반도체메모리는 원통형 게이트를 갖는다. 제 7(a) 도는 반도체메모리의 평면도이며, 제 7(b) 도는 제 7(a) 도의 A-A'선을 따른 단면도이다. 제1의 실시예와 동일부호는 동일부분을 나타낸다.
본 실시예의 특징은 원주형실리콘 아일랜드(15)의 윗부분의 측벽의 표면상에 형성된 원통형게이트전극(17)을 갖는 MIS트랜지스터로 이루어진 것에 있다. 제 4,5,6 도에 각각 도시한 구조와 비교해서, 본 실시예의 구조는 더욱 안정된 트랜지스터 동작의 실현을 가능하게 한다. 실리콘 아일랜드의 측벽은 각도를 이루지 않으므로, 균일한 전장을 게이트전극에서 실리콘아일랜드로 인가할 수가 있다.
제 8(a) 도 및 제 8(b) 도는 본 발명의 제6의 실시예에 따른 반도체메모리의 레이아우트의 1예를 조합으로 도시한 도면이다. 반도체메모리는 자기정합적으로 형성된 데이터선(18)을 갖는다. 제 8(a) 도는 반도체메모리의 평면도이며, 제 8(b) 도는 제 8(a) 도의 A-A'선을 따른 단면도이다.
본 실시예의 특징은 실리콘아일랜드(15)의 위쪽 끝에 형성된 고농도로 도프된 n형 불순물확산층(16)과 각각의 데이터선(18)이 직접접촉을 하게 되는 것이다. 본 실시예의 구조는 제조공정이 비교적 간단하며 매우 작은 메모리셀구조를 얻는다는 이점을 갖고 있다.
제조공정의 1실시예를 제 9(a) 도 내지 제 9(c) 도를 참조하여 설명한다.
제 9(a) 도에 도시한 공정에 의한 구조를 얻기 위하여 제 3(a) 도 내지 제 3(g) 도에 도시한 제조공정을 사용할 수 있다는 것을 주의해야 한다. 제1의 실시예와 동일부호는 동일부분을 나타낸다.
제 3(g) 도에 도시한 공정이 끝난 후에, Si3N4막(33)은, 예를들면 인산을 사용하는 것에 의해 제거된다. SiO2막(7)은, 예를들면 제 9(a) 도에 도시한 바와 같이 30분 내지 60분 동안 900℃에서 산화를 실행하는 것에 의해 형성된다. 그후, 약 100nm의 두께를 갖는 다결정실리콘이 CVD에 의해서 퇴적된다. 그 다음에, 인의 확산이 실행된다. 그후, 워드선(17)이 이방성드라이에칭에 의해서 형성된다. 이때, 워드선(17)의 위쪽 끝은 실리콘아일랜드(15)의 위쪽 끝표면의 아래에 있다.
그 다음에, 제 9(b) 도에 도시한 바와 같이 실리콘 아일랜드(15)의 표면상의 Si3N4막은, 예를들면 인산을 사용하는 것에 의해 제거된다. 고농도로 도포된 n형 불순물층(16)은 이온주입에 의해서 형성된다. 또, 약 500nm의 두께를 갖는 SiO2는 CVD에 의해서 퇴적된다. SiO2는 등방성드라이에칭에 의해 에칭되어, SiO2가 표면의 깊숙한 곳에만 남는다.
결국, Al, 다결정실리콘, W, WSi2등과 같은 데이터선(18)의 도전재료가 퇴적되어, 제 9(c) 도에 도시한 반도체메모리셀이 완성된다.
이러한 제조공정은 메모리셀과 접촉하기 위한 접촉구멍을 형성하는 것에 포토리도그래피마스크를 사용할 필요가 없으므로 비교적 간단하다.
제 10(a) 도는 본 발명의 제7의 실시예에 따른 반도체메모리의 레이아우트의 1예를 도시한 평면도이며, 제 10(b) 도는 제 10(a) 도의 C-C'선을 따른 단면도이다. 제1의 실시예와 동일부호는 동일부분을 나타낸다. 본 실시예에서 실리콘아일랜드(72)는 절연체부(71)에 의해서 서로 분리되어 있으며, 일정한 간격으로 하나의 연속된 실리콘선을 산화한다. 제 10(a) 도에 도시한 레이아우트의 경우에, 워드선(17)은 오른쪽 및 왼쪽 측면으로 분리되어 있으므로, 실리콘아일랜드(72)의 각각의 오른쪽 및 왼쪽 측면에 독립적인 메모리셀을 형성할 수 있다. 따라서, 2개의 메모리셀이 하나의 실리콘아일랜드(72)상에 형성될 수 있다.
제 11(a) 도는 본 발명의 제8의 실시예를 도시한 평면도이며, 제 11(b) 도는 제 11(a) 도의 D-D'선을 따른 단면도이다. 본 실시예에서는 워드선에 전력을 공급하기 위한 단면의 배열을 도시한다. 메모리셀의 바깥측인 주변회로 영역(82)는 실리콘표면상에 형성되어 있으며, 에칭되지 않은 상태이다. 제 3(a) 내지 (j) 도에 도시한 제조공정에 따르면, 워드선 재료는 전체의 실리콘아일랜드의 측벽에 남아있다. 따라서, 워드선재료(85)도 역시 주변회로영역(82)의 측벽에 남아있다. 워드선이 메모리셀영역과 주변회로영역(82)를 함께 접속하도록 길게되면, 모든 워드선은 주변회로영역(82)의 측벽에 남아있는 워드선재료(85)를 통해서 접속된다. 따라서, 본 실시예에서는 메모리셀로서 사용되지 않는 실리콘아일랜드(87)이 메모리셀영역의 주변에 형성되어 아일랜드(87)상의 워드선과의 접촉을 마련하게 되고, 주변회로와의 접속은 다른 배선재료(81)을 사용해서 실행된다.
각각의 상술한 실시예에서는 n채널형 메모리셀에 적용한 1예에 의해서 본 발명을 설명하였지만, P채널형 메모리셀의 경우에서 유사한 구조가 실현될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 α입자가 반도체기판에 주입되어 반도체기판내에서 정 또는 부전하가 발생되더라도, 메모리셀이 형성된 반도체아일랜드가 반도체기판에서 분리되어 있기 때문에, 메모리셀로의 이 전하의 주입에 의해 발되는 소프트에러현상을 방지할 수 있다. 본 발명의 반도체메모리는 주변회로에서 인가되는 노이즈전하에 대해서도 마찬가지로 강한 것은 당연하다.
본 발명, 특히 제 5 도 및 제 8(a) 도 내지 제 9(c) 도의 실시예의 조합에 따르면, 실리콘아일랜드의 형성후에 자기 정합적으로 메모리소자를 형성할 수 있다. 마스크정합의 마진을 확보할 필요가 없기 때문에, 최소 영역으로 메모리셀을 형성할 수 있다.
이상 본 발명은 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서, 여러 가지로 변경이 가능하다는 것은 물론이다.

Claims (7)

  1. (a) 반도체 기판상에 제1의 산화방지막을 퇴적한 다음 상기 제1의 산화방지막과 반도체 기판을 이방성에 칭하여 위쪽 끝에 상기 제1의 산화방지막을 갖는 반도체아일랜드를 형성하는 공정. (b) 상기(a)의 공정후에, 상기 반도체 기판과 상기 반도체 아일랜드상에 제2의 산화방지막을 퇴적한 다음 이방성에칭을 하여 상기 반도체 아일랜드의 측벽에 상기 제2의 산화방지막을 남겨놓으며, 또 상기 반도체기판을 에칭하기 위하여 상기 반도체 아일랜드의 위쪽끝과 측벽에 남아있는 상기 제1 및 제2의 산화방지막을 마스크로 사용하여 이방성에칭을 하는 공정, (c) 상기 (b)의 공정후에, 상기 반도체 기판과 상기 반도체 아일랜드상에 제3의 산화방지막을 퇴적한 다음 이방성에칭을 하여 상기 반도체 아일랜드의 측벽에 상기 제3의 산화방지막을 남겨놓는 공정과 (d) 상기 (c)의 공정후에, 상기 제1,제2,제3의 산화방지막을 마스크로 사용해서 상기 반도체 기판의 표면을 산화하여 상기 반도체기판에서 반도체 아일랜드를 분리하는 절연체를 형성하는 공정을 포함하는 반도체 메모리의 제조방법.
  2. 특허청구의 범위 제 1 항에 있어서, 또 상기 (c)와 (d)의 공정사이에 상기 제1,제2,제3의 산화방지막을 마스크로 사용해서 등방성에칭하여 상기 반도체아일랜드의 바닥부분을 좁게 하는 공정을 포함하는 반도체메모리의 제조방법.
  3. 특허청구의 범위 제 1 항에 있어서, 또 (e) 상기 (d)의 공정후에, 상기 산화방지막을 부분적으로 제거한 다음 상기 반도체 아일랜드의 아래부분의 측벽의 표면에, 상기 반도체 아일랜드에 함유된 불순물인 제1의 도전형과 반대인 제2의 도전형을 갖는 불순물 도프층을 형성하는 공정, (f) 상기 (e)의 공정후에, 상기 불순물 도프층의 표면에 커패시터 절연체를 형성하는 공정, (g) 상기 (f)의 공정후에, 제1의 도전막을 퇴적한 다음 등방성에칭을 해서 상기 절연체상에, 상기 커패시터 절연체와 접촉되는 플레이트전극을 형성하는 공정, (h) 상기 (g)의 공정후에, 상기 제1의 도전막상에 제2의 절연체를 형성하는 공정, (i) 상기 (h)의 공정후에, 제2의 도전막을 퇴적한 다음 이방성드라이에칭을 하여 상기 도전막을 상기 반도체 아일랜드의 윗부분의 측벽에 남게 하는 공정, (j) 상기 (i)의 공정후에, 상기 제1의 산화방지막을 상기 반도체 아일랜드의 위쪽 끝표면에서 제거하고, 상기 반도체 아일랜드의 위쪽 끝표면에 제3의 절연체를 형성하고, 그 다음에 상기 반도체 아일랜드의 위쪽 끝표면에 상기 제2의 도전형의 불순물도프층을 형성하는 공정, (k) 상기 (j)의 공정후에, 상기 제2의 절연체상에 제4의 절연체를 퇴적하는 공정과 (l) 상기 (k)의 공정후에, 상기 반도체 아일랜드상에 상기 제4의 절연체의 구멍을 형성한 다음 그 내부에 적어도 부분적으로 도전막을 형성하는 공정을 포함하는 반도체 메모리의 제조방법.
  4. 특허청구의 범위 제 3 항에 있어서, 또 상기 (h)와 (i)의 공정사이에 상기 제2 및 제3의 산화방지막을 제거한 다음에 상기 반도체아일랜드의 측벽의 표면에 게이트 절연체를 형성하는 공정을 포함하는 반도체 메모리의 제조방법.
  5. (a) 반도체 기판상에 제1의 산화방지막을 퇴적한 다음 상기 제1의 산화방지막과 반도체 기판을 이방성에칭하여 위쪽 끝에 탑재된 상기 제1의 산화방지막을 갖는 반도체 아일랜드를 형성하는 공정, (b) 상기 (a)의 공정후에, 상기 반도체기판과 상기 반도체 아일랜드상에 제2의 산화방지막을 퇴적한 다음 이방성에칭을 하여 상기 반도체 아일랜드의 측벽에 상기 제2의 산화방지막을 남겨놓으며, 또 상기 반도체기판을 에칭하기 위하여 상기 반도체 아일랜드의 위쪽끝과 측벽에 남아 있는 상기 제1 및 제2의 산화방지막을 마스크로 사용하여 이방성에칭을 하는 공정, (c) 상기 (b)의 공정후에, 상기 반도체기판이 형성된 상기 반도체 아일랜드상에 제3의 산화방지막을 퇴적한 다음에 이방성에칭을 하여 상기 반도체아일랜드의 측벽에 상기 제3의 산화방지막을 남겨놓는 공정, (d) 상기 (c)의 공정후에, 상기 제1,제2,제3의 산화방지막을 마스크로 사용해서 상기 반도체기판의 표면을 산화하여 상기 반도체 기판에서 반도체 아일랜드를 분리하는 절연체를 형성하는 공정, (e) 상기 (d)의 공정후에, 상기 산화방지막을 부분적으로 제거한 다음 상기 반도체 아일랜드의 아래부분의 측벽의 표면에, 상기 반도체 아일랜드에 함유된 불순물인 제1의 도전형과 반대인 제2의 도전형을 갖는 불순물 도프층을 형성하는 공정, (f) 상기 (e)의 공정후에, 상기 불순물도프층의 표면에 커패시터절연체를 형성하는 공정, (g) 상기 (f)의 공정후에, 도전막을 퇴적한 다음 표면에서 바라는 위치까지 등방성에칭을 해서 상기 절연체상에 상기 커패시터 절연체와 접속되는 플레이트전극을 형성하는 공정, (h) 상기 (g)의 공정후에, 상기 도전막상에 제2의 절연체를 형성하는 공정, (i) 상기 (h)의 공정 후에, 도전막을 퇴적한 다음 이방성드라이에칭을 하여 상기 도전막이 상기 반도체아일랜드의 윗부분의 측벽에 남게 되는 공정, (j) 상기 (j)의 공정후에, 상기 산화방지막을 상기 반도체 아일랜드의 위쪽 끝표면에서 제거하고, 상기 반도체 아일랜드의 위쪽 끝표면에 제3의 절연체를 형성하고, 그 다음에 상기 반도체 아일랜드의 위쪽 끝표면에 상기 제2의 도전형의 불순물 도프층을 형성하는 공정, (k) 상기 (j)의 공정후에, 상기 제2의 절연체상에 제4의 절연체를 퇴적하는 공정과 (l) 상기 (k)의 공정후에, 상기 반도체 아일랜드상에 상기 제4의 절연체의 구멍을 형성한 다음 도전막을 형성하는 공정을 포함하는 반도체 메모리의 제조방법.
  6. 특허청구의 범위 제 5 항에 있어서, 또 상기 (h)와 (i)의 공정 사이에 상기 산화방지막을 제거한 다음에 상기 반도체 아일랜드의 측벽의 표면에 게이트 절연체를 형성하는 공정을 포함하는 반도체 메모리의 제조방법.
  7. 특허청구의 범위 제 5 항에 있어서, 또 상기 (c)와 (d)의 공정사이에 상기 제1,제2,제3의 산화방지막을 마스크로 사용해서 등방성에칭하여 상기 반도체 아일랜드의 바닥 부분을 좁게하는 공정을 포함하는 반도체 메모리의 제조방법.
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