KR920004410B1

KR920004410B1 - Dram 메모리 리프레쉬 제어회로

Info

Publication number: KR920004410B1
Application number: KR1019900008223A
Authority: KR
Inventors: 천영창; 최형석; 김일용
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-06-04
Filing date: 1990-06-04
Publication date: 1992-06-04
Also published as: KR920001346A

Abstract

내용 없음.

Description

DRAM 메모리 리프레쉬 제어회로

제 1 도는 종래의 DRAM 메모리 리프레쉬 회로의 구성 블록도.

제 2 도는 본 발명에 대한 DRAM 메모리 리프레쉬 회로의 구성 블록도.

제 3 도는 제 2 도중 DRAM 메모리 리프레쉬 제어회로의 한 실시예를 도시한 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

1, 10 : CPU 2, 20 : 데이터버퍼부

3, 30 : DRAM메모리부 4 : 타이머

5, 50 : 어드레스디코더부 6 : 리프레쉬로직회로부

40 : 메모리 콘트롤로직 회로부 60 : 분주회로

61, 62 : 카운터 63, 64 : D플립플롭

70 : 시퀀스어드레스 발생기

본 발명은 DRAM메모리 리프레쉬 회로에 관한 것으로, 특히 산업전자 분야에서 메모리 소자를 사용하는 일반 기계 장치로서 퍼스널콤퓨터등의 DRAM메모리 리프레쉬 회로에 관한 것이다.

종래에는 제 1 도에 구성된 바와 같이, 퍼스널 콤퓨터등의 CPU(1)에 입력되는 데이타신호를 어드레스 디코더(5)로부터 온 어드레스 신호에 따라서 CPU(1)에서 처리하여 데이터버퍼(2)를 통하여 DRAM 메모리부(3)에 기억시키고 있다. 이때 DRAM메모리부(3)의 리프레쉬를 위하여, CPU(1)와 접속된 타이머(4)를 사용하고 있다. 이 타이머(4)에는 초기에 이 타이머(4)의 내부에 있는 카운터 레지스터에 카운트 값을 설정하여 타이머의 카운터 레지스터 값이 1씩 감소 또는 증가하도록 동작하고 있다. 이 카운터 레지스터의 값이 "0"이 되었을때, 타이머 아웃(Timer Out)되어, CPU(1)의 인터럽트 단자(INT)에 인터럽트 신호가 인가되고, CPU(1)가 타이머(4)로부터의 인터럽트 신호를 감지하면, CPU(1)에 내장된 소프트웨어인 타이머 서비스 루틴(Timer Servicwe Routine)을 수행한다.

이 타이머 서비스 루틴이 수행되면, 메모리 소자를 리프레쉬 하기 위한 메모리 리프레쉬 로직 회로부(6)를 작동시킴으로써, 이 타이머(4)의 카운트 값을 재 설정하여 메모리 리프레쉬 동작을 수행하게 된다.

여기서, CPU(1)는 타이머 서비스 루틴이 수행완료되면 기수행 하던 루틴으로 리턴하게 된다. 결과적으로, 하드웨어인 타이머를 사용하여 소프트웨어적으로 메모리 리프레쉬를 수행하는 소프트웨어 및 하드웨어로 구성된 종래 방식에 의한 DRAM메모리 리프레쉬 회로는 CPU가 타이머로부터 인터럽트 신호를 감지할 때마다 부하가 크게 되어 시스템성능을 저하시킴은 물론, 주변장치들을 구동시키도록 소프트웨어를 구현시켜야 하는 어려움이 있고 이에 따라 비용이 고가가 되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 산업전자 분야의 메모리 소자를 사용하는 퍼스널콤퓨터등에서 DRAM메모리 내용을 계속 유지하기 위하여 간단한 하드와이어드 접속된 로직(hardwired logic)으로 메모리 리프레쉬 기능을 수행함을 목적으로 하고 있다.

상기한 목적을 달성하기 위하여, 본 발명은 데이타를 처리하는 CPU(10)와, 이 처리된 데이타를 완충시켜 전송하는 데이터 버퍼부(20)와, 이 데이타 버퍼부(20)로부터 전송된 데이타를 기억시키는 DRAM메모리부(30)와, 상기 CPU(10), 데이타 버퍼부(20), DRAM 메모리부(30) 및 어드레스 디코더부(50)에 메모리 제어신호를 전송하는 메모리 콘트롤로직 회로부(40)와 ; 상기 CPU(10)로부터 온 어드레스신호를 받아서, 상기 메모리 콘트롤로직 회로부(40)로부터의 제언 신호에 따라서 디코딩된 신호를 DRAM메모리부(30)에 공급시키는 어드레스 디코더부(50)와, 외부 클럭신호를 받아서 n분주하여, 이 분주된 클럭신호를 메모리 콘트롤로직 회로부(40)에 공급함과 동시에 시퀀스 어드레스 발생기(70)에 공급하는 분주회로(60)와, 이 분주 회로(60)로부터의 분주된 클럭신호에 따라서 시퀀스 어드레스 신호를 발생하여 상기 DRAM 메모리부(30)의 일단에 공급하는 시퀀스 어드레스 발생기(70)를 포함함을 특징으로 하고 있다.

이하, 본 발명의 일실시예에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제 3 도는 제 2 도중 DRAM메모리 리프레쉬 제어회로의 한 실시예를 도시한 상세 회로도이다.

제 3 도에서, 분주회로(60)는 2개의 카운터와 2개의 D플립플롭으로 구성되어 있다. 여기에 외부 클럭 신호가 제 1 카운터(61)의 클럭단자

에 입력되면 그 출력단자 QA,QB,QC 및 QD를 통하여 차례로 2분주, 4분주, 8분주 및 16분주된다. 다음 그 출력단자 QD를 통하여 16분주된 클럭신호는 제 2 카운터(62)를 통하여 다시 카운팅되며, 그 출력단자 QA,QB,QC 및 QD를 통하여 차례로 외부클럭 신호의 32분주, 64분주, 128분주 및 256분주된다. 다음, 그 출력단자 QC를 통하여 외부클럭신호의 128분주된 클럭신호는 제1D플립플롭(63)에서 시스템동기 된다. 제2D플립플롭(64)에서는 제2카운터(62)의 클리어단자로 리셋트신호를 공급함과 동시에, 출력단자

가 인에이블되어 그 출력신호가 시퀀스어드레스 발생기(70)의 동기클럭신호 입력단자(RCK,CCK)로 인가되며, 출력단자 Q로부터의 출력신호는 메모리 콘트롤로직 회로부(40)의 메모리 리프레쉬 신호단자

를 구동시킨다. 이때 도면에 도시되어 있지는 않지만, 상기 출력단자 Q로부터의 신호는 CPU로 보내져, DRAM메모리 리프레쉬 기간동안 CPU의 지령에 따라서 어드레스 디코더부(50)를 통하여 어드레스신호(A0~A15)가 출력되지 않도록 CPU를 대기상태로 하게 한다. 다시 말하면 외부클럭신호는 제1카운터(61) 및 제2카운터(62)을 거쳐서 메모리 리프레쉬 사이클에 적합한 클럭신호로 분주되고, 상기 제1D플립플롭(63)의 클럭단자(CK)에 입력되는 시스템 클럭신호에 따라서 시스템 클럭신호와 동기된다.

이렇게 분주되고 동기된 클럭신호는 제2D플립플롭(64)의 츨력단

을 통하여 각각 메모리 콘트롤로직회로부(40) 및 시퀀스어드레스 발생기(70)로 공급된다.

이때, 제2D플립플롭(64)의 츨력단(Q)으로부터 나온 출력신호는 메모리 콘트롤로직 회로부(40)로 공급됨과 동시에 인버터(80)를 통하여, 시퀀스어드레스 발생기(70)의 한 입력단으로 공급된다. 또한 제2D플립플롭(64)의 출력단

으로부터 나온 출력신호는 시퀀스어드레스 발생기(70)의 입력으로 공급되어 그 어드레스값이 순차적으로 증가할 수 있도록 동기 클럭신호 입력단자를 인에이블시킨다.

따라서 외부 클럭신호가 분주회로(60)에 입력될 때마다, 시퀀스어드레스 발생기(70)로부터의 출력신호는 DRAM메모리부(30)를 리프레쉬하게 된다. 이때 시퀀스어드레스 발생기(70)로부터의 어드레스 출력이 인에이블되는 경우에는 상기 메모리 콘트롤로직 회로부(40)에서는 상기 제2D플립플롭(64)의 출력단(Q)으로부터 공급된 분주된 클럭신호에 따라서 메모리 리프레쉬신호

가 DRAM메모리부(30)의 일단에 인가되어 메모리가 리프레쉬되는 것이다.

상술한 바와 같이, 본 발명에 의한 DRAM메모리 리프레쉬 회로는 메모리 리프레쉬를 위한 소프타웨어가 불필요하고, 타이머로부터의 인터럽트 신호에 따른 CPU의 부하중가를 방지하여, 콤퓨터시스템의 성능을 증가시킬 수 있다. 또한, 값싼 트랜지스터-트랜지스터 논리회로(TTL)로 구성되기 때문에 비용이 절감되고, 응용이 간편하여 회로 구성을 용이하게 할 수 있는 효과가 있다.

Claims

데이터를 중앙처리제어하는 CPU(10)와, 이 처리된 데이타를 완충시켜 전송하는 데이터 버퍼부(20)와, 이 CPU(10)로부터의 어드레스신호를 디코딩하여 출력하는 어드레스 디코더부(50)와, 이 데이타 버퍼부(20) 및 어드레스디코더부(50)로부터 전송된 데이타 및 어드레스를 기억시키는 DRAM메모리부(30)를 포함하는 콤퓨터 시스템의 DRAM메모리 리프레쉬 회로에 있어서, 상기 CPU(10), 상기 데이타 버퍼부(20),상기 DRAM 메모리부(30) 및 상기 어드레스 디코더(50)에 메모리 제어신호를 전송하는 메모리 콘트롤로직 회로부(40)와 ; 외부 클럭 신호를 받아서 n분주하여, 이 분주된 클럭신호를 메모리 콘트롤로직 회로부(40)에 공급함과 동시에 시퀀스어드레스 발생기(70)에 공급하는 분주회로(60)와 : 이 분주 회로(60)로부터의 분주된 클럭신호에 따라서 시퀀스 어드레스 신호를 발생하여 상기 DRAM 메모리부(40)의 일단에 공급하는 시퀀스 어드레스 발생기(70)를 포함함을 특징으로 하는 DRAM메모리 리프레쉬 제어회로.
제 1 항에 있어서, 상기 분주회로(60)는 외부 클럭 신호를 받아 들여 분주하는 제 1 카운터(61)와 ; 이 제 1 카운터(61)로부터 분주된 신호를 받아들여 재분주하는 제 2 카운터(62)와 ; 상기 제2카운터(62)로부터의 분주된 출력신호를 받아들이고 시스템 클럭신호에 따라 출력을 동기시키는 제 1D 플립플롭(63)과 ; 이 제 2D 플립플롭(64)의 출력단(Q)으로부터 출력된 신호를 받아 리셋트신호를 상기 제 2 카운터(62)의 클리어단자로 보냄과 동시에 이 클럭신호를 상기 메모리 콘트롤로직 회로부(40) 및 시퀀스어드레스발생기(70)로 출력하는 제 2D 플립플롭(64)으로 구성됨을 특징으로 하는 DRAM메모리 리프레쉬 제어회로.
제 1 항에 있어서, 상기 메모리 콘트롤로직 회로(40)는 회부 클럭신호가 입력될때마다 상기 분주회로(60)로부터 출력된 신호를 받아들여, 상기 시퀀스 어드레스발생기(70)로부터 어드레스출력이 1씩 증가되고 인에이블될때, 메모리 리프레쉬신호
를 DRAM메모리부(30)의 일단에 인가하는 트랜지스터-트랜지스터 논리소자임을 특징으로 하는 DRAM메모리 리프레쉬 제어회로.
제 1 항에 있어서, 상기 시퀀스어드레스 발생기(70)는 상기 분주회로(60)로부터 출력된 신호를 받아들여, 순차적으로 어드레스값이 증가하도록 동기클럭신호 입력단자를 인에이블시키는 트랜지스터-트랜지스터 논리 소자임을 특징으로 하는 DRAM메모리 리프레쉬 제어회로.