KR910020923A - 파워트랜지스터 디바이스 및 제조방법 - Google Patents

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Abstract

내용 없음

Description

파워트랜지스터 디바이스 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 종래 IGBT 디바이스 기술의 실리콘 표면의 평면도, 제2도 제1도에서 단면선 2-2를 가로지르는 종래 IGBT 기술의 쎌패턴을 보여주는 제1도의 단면도, 제3도 본 발명에서 깊은 확산을 가할때 같은 순방향 전압에 대한 전체 스위칭 손실의축소를 보여주는, 두 IGBT 디바이스에 대한 전체 스위칭 에너지 손실의 함수로써 순방향 전압하강을 나타내는 도표, 제3a도 제3도 보다 튼 장벽전압을 가지는 두 디바이스들에 대한 방사량대 순방향 전압 하강을 보여주는 도표.

Claims (42)

  1. MOS 게이트 콘트롤 특성과 쌍극성 디바이스 순방향 전류를 수행하는 특성을 가지면서, 한 도전성 타입의 기판을 가지는 반도체 재료의 얇은 칩과, 상기기판의 한 표면 위에 드러난 반대 도전성 타입의 반도체 재료의 가볍게 도핑된 층과, 주어진 깊이로 반도체 재료의 상기층의 반대표면으로 연장하는 상기 한 도전성 타입의 거리를 둔 복수의 베이스 영역들, 각각의 표면 채널 영역들을 한정하고 일정 거리를 둔 복수의 베이스 영역들의 각각에 형성된 상기 반대 도전성 타입의 복수 소오스 영역들, 상기 채널영역들 위에 드러난 게이트격리층, 게이트 격리층 위에 드러난 도전성 게이트 층, 기판에 연결된 두 번째 메인전극과 복수의 소오스 영역들에 연결되는 첫번째 메인 전극, 베이스 영역들의 깊이보다 더큰 깊이로 반대표면으로 부터 연장하는 반대 도전성 타입의 캐리어들의 증가된 농도를 가지는 거리를 둔 베이스 영역들 사이의 영역들 및; 전체 깊이 위에 반도체 재료의 상기층의 나머지 영역보다 더 큰 상기 증가된 농도를 가지는 것을 특징으로 하는 파워트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 증가된 도전영역들이 약 1175℃에서 약 10시간동안 확산에 의해 따르는 반대도전성 타입의 약 3×1012atoms/㎠ 보다 큰 주입량에 의해 형성되는 것을 특징으로 하는 디바이스.
  3. 제1항에 있어서, 상기 증가된 도전영역들의 약 6 microns보다 큰 깊이를 가지는 것을 특징으로 하는 디바이스.
  4. 제1항에 있어서, 상기 베이스 영역들이 셀룰러 토폴로지를 가지는 것을 특징으로 하는 디바이스.
  5. 제4항에 있어서, 상기 쎌룰러 베이스 영역들이 6각형의 모양을 가지는 것을 특징으로 하는 디바이스.
  6. 제1항에 있어서, 상기 베이스 영역들이 길게 늘어난 모양을 가지는 것을 특징으로 하는 디바이스.
  7. 제1항에 있어서, 상기 반대 도전타입의 더 멀리있는 층이 상기 가볍게 도핑된 층보다 더 크게 도핑되고, 가볍게 도핑된 층보다 더 얇고, 상기 층과 상기 기판 사이에 드러나는 것을 특징으로 하는 디바이스.
  8. 제1항에 있어서, 이웃하는 베이스들 사이 공간의 약 12microns보다 작아서 순방향 전압 하강이 축소되는 동안 상기 디바이스의 래치전류를 증가시키는 것을 특징으로 하는 디바이스.
  9. 제7항에 있어서, 가볍게 도핑된 반대 도전층이 장벽전압 상태하에서 완전히 약해지는 것을 특징으로 하는 디바이스.
  10. 제1항에서 제7항중 어느 한항에 있어서, 증가된 농도의 영역들의 밑바닥이 드레인 전극 페이싱과 깊은 베이스들보다 더 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 I2L용량을 증가시키기 위해 확장영역에서 제기된 애벌란쉬 항복의 확장영역을 한정하도록 얇은 칩의 표면영역위에 공간들 둔 영역들을 가지는 것을 특징으로 하는 디바이스.
  11. 제1항에서 제7항중 어느 한항에 있어서, 상기 칩의 라이프 타임의 줄어드는 것을 특징으로 하는 디바이스.
  12. 제11항에 있어서, 상기 칩이 라이프타임을 줄이기 위해 방사되고 약 12 megarads보다 큰 양을 수용하는 것을 특징으로 하는 디바이스.
  13. 제9항에 있어서, 상기 칩이 약 12 megarads보다 큰 양을 수용하는 라이프 타임을 줄이기 위하여 방사되는 것을 특징으로 하는 디바이스.
  14. 제10항에 있어서, 상기 칩이 약 12 megarads보다 큰 양을 수용하는 라이프 타임을 줄이기 위하여 방사되는 것을 특징으로 하는 디바이스.
  15. 제11항에 있어서, 상기 칩이 라이프 타임을 줄이기 위하여 중금속 원자들을 가지는 것을 특징으로 하는 디바이스.
  16. 제9항에 있어서, 상기 칩이 라이프 타임을 줄이기 위하여 중금속 원자들을 가지는 것을 특징으로 하는 디바이스.
  17. 제10항에 있어서, 상기 칩이 라이프 타임을 줄이기 위하여 중금속 원자들을 가지는 것을 특징으로 하는 디바이스.
  18. 기판을 가지고 있는 반도체 재료의 얇은 칩 및 기판의 표면위에 드러난 한도전 타입의 반도체 재료의 가볍게 도핑된 층, 주어진 깊이로 반도체 재료의 상기 반대표면으로 연장하는 반대도전성 타입의 거리를 둔 복수의 베이스 영역들 각각의 표면 채널영역들을 한정하고 일정공간을 둔 복수의 베이스 영역들의 각각에 형성된 한쪽도전 타입의 복수 소오스 영역들, 채널 영역들 위에 드러난 게이트 격리층, 게이트 격리층 위에 드러난 도전성 게이트층, 상기 기판에 연결된 드레인전극과 복수의 소오스 영역들에 연결되는 소오스전극; 반도체 재료층의 농도값인 일정 공간을 둔 베이스 영역들 사이에 도핑 농도를 사용할 때 높은 효율의 기생 JFET를 형성하도록 매우 가까운 거리를 가지는 일정 공간을 둔 베이스영역들; 층의 나머지 영역보다 큰 도전성을 가지고 베이스 영역들의 깊이보다 깊은층을 표면으로부터 연장하는 한쪽 도전타입의 캐리어들의 증가된 농도를 가지는 상기 일정 공간을 둔 베이스 영역들 사이의 영여들을 가지는 것을 특징으로 하는 파워 트랜지스터 디바이스.
  19. 제18항에 있어서, 증가된 농도의 영역들이 약 1175℃에서 10시간동안 확산하여 따르는 한쪽 도전성 타입의 불순물의 약 3×1012atoms/㎠ 보다 큰 주입량에 의해 형성되는것을 특징으로 하는 디바이스.
  20. 제18항에 있어서, 증가된 농도의 영역들의 약 6 microns보다 큰 깊이를 가지는 것을 특징으로 하는 디바이스.
  21. 제18항에 있어서, 베이스 영역들이 셀룰러 토포로지를 가지는 것을 특징으로 하는 디바이스.
  22. 제21항에 있어서, 쎌룰러 베이스 영역들이 6각형의 모양을 가지는 것을 특징으로 하는 디바이스.
  23. 제18항에 있어서, 상기 반대 도전타입의 더 멀리있는 층이 상기 가볍게 도핑된 층보다 더 크게 도핑되고, 가볍게 도핑된 층보다 더 얇고, 상기 층과 상기 기판 사이에 드러나는 것을 특징으로 하는 디바이스.
  24. 제18항에서 제23항중 어느 한항에 있어서, 베이스들보다 더 깊게 연장하는 증가된 농도의 영역들의 밑바닥들이 드레인 전극 페이싱과 깊은 베이스들과 일치하여 더 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 I2L용량을 증가시키기 위해 확장된 우선하는 애벌란쉬 항복전압을 한정하는 것을 특징으로 하는 디바이스.
  25. 제18항에 있어서, 상기 칩이 약 12 megarads보다 큰 양을 수용하는 라이프 타임을 줄이기 위하여 방사되는 것을 특징으로 하는 디바이스.
  26. 제18항에 있어서, 상기 칩이 라이프타입을 줄이기 위하여 중금속 원자들을 가지는 것을 특징으로 하는 디바이스.
  27. 제1항에서 제7항중 어느 한항과 제18항에 있어서, 캐리어들의 증가된 농도가 베이스영역들 아래에서 디바이스들의 전체활성영역위에 균일한 깊이로 연장하는 것을 특징으로 하는 디바이스.
  28. 제11항에 있어서, 상기 증가된 농도의 영역들이 베이스들 아래에서 디바이스들의 전체 활성 영역들 위에 균일한 깊이로 연장하고 상기 칩의 표면에서 끝마치는 것을 특징으로 하는 디바이스.
  29. 증가된 도전 영역을 형성하기 위해 기판으로 첫깊이로 캐리어들을 확산하고, 칩의 드러난 표면에 첫번째 도선성 타입의 캐리어들을 적용하여, 첫번째 도전성 타입인 얇은 반도체 칩의 표면위에 첫번째 마스크 윈도우 수단을 형성하고; 최소한 또 다른것에 근접해 있는 경계 위치에서 또 다른쪽으로 확산하는 증가되는 도전 측 영역들의 옆 경계를 형성하고; 두번째 마스크 윈도우 수단을 통해 칩표면으로 두번째 도전타입의 캐리어들의 첫번째 주어진 농도를 적용하고, 증가된 도전 영역들 사이에 경계들이 중심이 되어 놓여지는 두번째 마스크 윈도우 수단을 형성하고; 증가된 도전 영역표면의 최소한의 영역들 위에 도전게이트 전극과 얇은 게이트 절연체를 형성하고; 고리모양의 윈도우 수단을 통해 상기 칩으로 첫번째 주어진 농도보다 덜하게 두번째 도전타입의 캐리어들의 두번째 주어진 농도를 적용하고, 얇은 게이트 절연체의 각각의 영역들에 의해 제한된, 두번째 마스크 윈도우수단의 각각의 위치에 최소한 이웃하여 둘러싸인 세번째 마스크 고리모양의 윈도우 수단을 형성하고; 상기 얇은 게이트 절연체 아래에 놓이고 상대적으로 고농도인 본체를 둘러싸는 상대적으로 저농도 채널영역을 형성하는 두번째 주어진 농도의 캐리어들과 상대적으로 고농도인 본체를 형성하는 첫번째 주어진 농도의 캐리어들로써 엇번째 도전 타입의 증가된 도전영역들의 최종깊이보다 작은 최종 깊이로 두번째 도전타입의 첫번째 두번째 주어진 농도의 캐리어들을 확산하고; 저 농도 채널 영역의 내부 가장자리를 제한하고 얇은 게이트 절연체를 아래에 놓여지도록 옆으로 확산하는 얕은 소오스 영역들을 형성하기 위해 그것들을 확산하며, 상기 세번째 마스크 윈도우 수단을 통해 첫번째 도전 타입의 캐리어들의 상대적으로 고농도를 적용하고; 그래서 상기 소오스 영역들 위에 소오스 전극과 칩과 전기적으로 연결되는 드레인 전극을 형성하는 것을 특징으로 하는 단계를 포함하는 파워트랜지스터의 제조방법.
  30. 제29항에 있어서, 상기 첫번째 마스크 윈도우 수단을 통해 적용되는 첫번째 타입의 캐리어들이 약 1175℃에서 약 10시간동안 캐리어들의 농도의 확산에 의해 도달 되는 최종깊이로 확산되는 것을 특징으로 하는 방법.
  31. 제29항에 있어서, 상기 칩이 라이프타입을 줄이는 또 다른 단계를 포함하는 방법.
  32. 제29항에 있어서, 완성된 칩이 그후에 약 12 megarads보다 큰 전자 플럭스에 노출되는 것을 특징으로 하는 방법.
  33. 제29항에 있어서, 완성된 칩이 그후에 라이프 타임을 줄이기 위해 방사에 노출되는 것을 특징으로 하는 방법.
  34. 제29항에 있어서, 라이프 타임을 줄이기 위하여 상기 칩으로 중금속원자들을 확산하는 또 다른 단계를 포함하는 것을 특징으로 하는 방법.
  35. 제30항에 있어서, 라이프 타일을 줄이기 위하여 상기 집으로 중금속원자들을 확산하는 또 다른 단계를 포함하는 것을 특징으로 하는 방법.
  36. 한쪽 도전성 타입기판을 가지는 반도체 재료의 얇은 칩, 기판의 한표면 위에 드러난 반대쪽 도전 타입의 반도체 재료의 가볍게 도핑된층, 주어진 깊이로 반도체 재료의 상기 층 반대쪽 표면내로 연장하는 한쪽 도전성의 일정공간을 둔 복수의 베이스 영역들, 각표면채널 영역들을 한정하는 일정 공간을 둔 복수의 베이스 영역들, 각표면채널 영역들을 한정하는 일정 공간을 둔 복수의 베이스 영역들의 각각에 형성된 반대쪽 도전타입의 복수의 소오스 영역들, 채널 영역들위에 드러난 게이트 격리층, 상기 게이트 격리층 위에 드러난 도전 게이트 층, 복수의 소오스영역들에 연결된 첫번째 메인전극, 상기 베이스 영역들의 깊이보다 크게 반대표면으로 부터 연장하는 반대 도전 캐리어들의 증가된 농도를 가지는 공간을 둔 베이스들 사이의 영역들 및; 전체깊이 위에 걸쳐있는 층의 나머지 영역보다 큰 상기 증가된 농도를 포함하여, MOS 계이트 제어 특성들과 쌍극성 디바이스 순방향전류 수행 특성들을 가지는 것을 특징으로 하는 파워 트랜지스터 디바이스.
  37. 제36항에 있어서, 일정 공간을 둔 복수의 베이스 영역들로부터 일정공간을 두고, 상기층의 반대표면내로 연장하는 한 도전타입의 또 다른 영역과, 상기 또 다른 영역에 연결되는 세번때 메인전극을 더 포함하는 것을 특징으로 하는 디바이스.
  38. 제1항에 있어서, 일정공간을 둔 복수의 베이스영역들로부터 일정공간을 두고, 상기층의 반대표면내로 연장하는 한 도전 타입의 또 다른 영역과, 상기 또 다른 영역에 연결되는 세번째 메인 전극을 더 포함하는 것을 특징으로 하는 디바이스.
  39. 제36항에서 제38항중 어느 한항에 있어서, 상기 증가된 도전영역들이 약 1175℃에서 약 10시간동안 확산하여 따르는 반대 도전타입의 약 3×1012atoms/㎠ 보다 큰 주입량에 의해 형성된 것을 특징으로 하는 디바이스.
  40. 제37항에 있어서, 증가된 농도의 영역의 아래 바닥이 드레인전극 마주하고 깊은 베이스들보다 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 I2L용량을 증가시키기 위해 확장영역에서 제기된 애벌란쉬 항복의 확장영역을 한정하는 얇은 칩의 표면위에 일정공간을 둔 영역들의 토출로지를 가지는 것을 것을 특징으로 하는 디바이스.
  41. 제36항에서 제38항중 어느 한항과 제40항에 있어서, 칩의 라이프타임의 줄어드는 것을 특징으로 하는 디바이스.
  42. 제39항에 있어서, 칩의 라이프 타임의 줄어드는 것을 특징으로 하는 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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