KR910000537Y1

KR910000537Y1 - Image contor compensating circuit

Info

Publication number: KR910000537Y1
Application number: KR2019860003489U
Authority: KR
Inventors: 송영배
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1986-03-22
Filing date: 1986-03-22
Publication date: 1991-01-25
Also published as: KR870015596U

Abstract

내용 없음.No content.

Description

Screen contour correction circuit

제1도는 본 고안의 블럭도.1 is a block diagram of the present invention.

제2도는 본 고안의 상세한 회로도.2 is a detailed circuit diagram of the present invention.

제3도는 제2도에서의 각 부분에 나타난 파형도.3 is a waveform diagram of each part in FIG. 2;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : 지연부 3 : 휘도제어부1,2: delay unit 3: luminance control unit

4 : 연산부 L1-L5 : 코일4: calculator L1-L5: coil

Q1-Q14 : 트랜지스터 R1-R11 : 저항Q1-Q14: transistor R1-R11: resistor

C1,C2 : 콘덴서 BF : 버퍼C1, C2: Capacitor BF: Buffer

본 고안은 텔레비젼의 화질의 선명도를 높이기 위한 화면 윤곽 보정회로에 관한 것이다.The present invention relates to a screen outline correction circuit for increasing the sharpness of the image quality of a television.

화상의 선명도를 높이는 윤곽 보정은 여러방식이 이용되고 있으나, 현재 이용중인 방식은 회로에 입력된 휘도신호를 2차미분하고 이 신호를 적당히 반전증폭하여서 초기 입력된 휘도신호에 합하는 방식이다.Various methods are used for outline correction for increasing the sharpness of an image, but the current method is a method of second-differentiating a luminance signal input to a circuit and inverting and amplifying the signal appropriately to add the luminance signal to an initial input.

상기 방식에서 화상의 흑색으로부터 백색으로 변화하는 윤곽부는 윤곽직전의 흑색의 휘도를 보다 떨어뜨리고, 백색의 부분에서는 휘도를 보다 올려서 휘도차를 강조하여 화상의 선명도를 올리는 것이다.In this manner, the contour portion that changes from black to white in the image lowers the luminance of black just before the outline, and in the white portion, the luminance is increased to emphasize the luminance difference to increase the sharpness of the image.

따라서 종래의 윤곽보정회로는 몇가지의 결점이 있다.Therefore, the conventional contour correction circuit has some drawbacks.

첫째는 프리슈트(preshoot)와 오버슈트(overshoot)에 의해서 선명도는 증가할 수 있으나 윤곽부에는 슈트에 따른 백색 또는 흑색의 테두리가 생겨 화질을 저하한다.First, the sharpness can be increased by preshoot and overshoot, but the edges have white or black edges along the suit, which degrades the image quality.

둘째는 선명도와 S/N비는 반비례하므로 윤곽보정을 강조하면 S/N비가 나빠진다.Second, the sharpness and the S / N ratio are inversely proportional, so if the contour correction is emphasized, the S / N ratio becomes worse.

그러므로 본 고안의 목적은 상기한 결점을 해결하기 위하여 안출한 것으로서 푸쉬-풀 에미터폴로우어(Push pull Emitter Follower)회로를 부가하여 오버슈트 및 프리슈트가 없는 윤곽보정 회로를 제공하는데 있다.Therefore, an object of the present invention is to provide a contour correction circuit without overshoot and preshoot by adding a push pull emitter follower circuit, which has been devised to solve the above drawback.

이하 첨부된 도면에 의거하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 고안의 블록도로서, 지연부(1)는 본 고안의 회로에 입력되는 휘도신호(In)를 1차와 2차 및 3차 지연하여 각각 휘도제어부(3)에 인가하는 회로이고, 지연부(2)는 입력되는 휘도신호(In)를 1차 및 2차지연하여 연산부(4)에 인가하는 회로이다.1 is a block diagram of the present invention, and the delay unit 1 is a circuit for applying the luminance signal In to the luminance control unit 3 by delaying the primary, secondary, and tertiary signals, respectively, which are input to the circuit of the present invention. The delay unit 2 is a circuit for applying the luminance signal In to the calculation unit 4 by primary and secondary delays.

휘도제어부(3)는 3차지연된 휘도신호를 각각 인가하여서 인가신호에 따른 파형 즉 제어신호를 출력하는 회로이고, 이 제어신호를 인가하는 연산부(4)는 회로에 입력된 휘도신호(In)와 지연부(2)에서 단계적으로 2차지연된 신호를 연산하여 휘도제어부(3)에 출력신호를 절환하는 회로이다.The luminance controller 3 is a circuit for applying a third delayed luminance signal and outputting a waveform corresponding to the applied signal, that is, a control signal, and the calculating unit 4 for applying the control signal includes the luminance signal In input to the circuit. It is a circuit for calculating the signal delayed step by step in the delay section 2 and switching the output signal to the brightness control section 3.

제2도는 본 고안의 상세한 회로로서, 회로에 인가되는 휘도신호(In)가 저항(R1)을 거쳐 코일(L1)에서 1차 지연되어 트랜지스터(Q1,Q4)의 베이스에 인가되고, 코일(L2)에서 2차지연된 휘도신호는 트랜지스터(Q2,Q5)의 베이스에 인가하며, 그리고 코일(L2)과 직렬 연결된 코일(L3)에서 3차지연된 휘도신호는 트랜지스터(Q3,Q6)의 베이스에 인가하도록 연결한다.2 is a detailed circuit of the present invention, in which a luminance signal In applied to a circuit is firstly delayed in the coil L1 through a resistor R1 and applied to the base of the transistors Q1 and Q4, and the coil L2. The second delayed luminance signal is applied to the base of the transistors Q2 and Q5, and the third delayed luminance signal is applied to the base of the transistors Q3 and Q6 in the coil L3 connected in series with the coil L2. Connect.

상기한 3차지연된 휘도신호는 또는 저항(R2)과 콘덴서(C1)를 거쳐 접지에 흐르도록 연결한다.The third delayed luminance signal is connected to the ground via the resistor R2 and the capacitor C1.

트랜지스터(Q1-Q3)(Q7)의 콜렉터는 직접 전원(Vcc)이 인가하도록 연결하고, 트랜지스터(Q4-Q6)의 에미터와 트랜지스터(Q7)의 베이스는 저항(R4)을 경유한 전원이 인가하도록 연결한다.The collectors of the transistors Q1-Q3 and Q7 are connected so that the power supply Vcc is directly applied, and the emitter of the transistors Q4-Q6 and the base of the transistor Q7 are supplied by the power supply via the resistor R4. To connect.

그리고 트랜지스터(Q1-Q3)의 에미터는 트랜지스터(Q8)의 베이스와 연결하고, 트랜지스터(Q4-Q6)(Q8)의 콜렉터는 접지와 연결한다.The emitters of transistors Q1-Q3 are connected to the base of transistor Q8, and the collectors of transistors Q4-Q6 and Q8 are connected to ground.

상기한 트랜지스터(Q7,Q8)는 에미터 폴로워(Emitter Follower)로서 에미터를 서로 연결한다.The transistors Q7 and Q8 connect emitters to each other as emitter followers.

전원을 에미터에 인가하도록 하고 베이스를 서로 연결한 트랜지스터(Q9,Q10)는 그 콜렉터를 트랜지스터(Q11,Q12)의 콜렉터와 연결한다.Transistors Q9 and Q10 having their power applied to the emitter and having their bases connected to each other connect their collectors with the collectors of transistors Q11 and Q12.

그리고 트랜지스터(Q11)의 베이스는 입력휘도신호(In)를 인가하도록 연결하고, 트랜지스터(Q7)의 에미터는 트랜지스터(Q9)의 콜렉터와 연결하며, 트랜지스터(Q11,Q12)의 각 에미터는 그 사이에 저항(Q6)을 직렬로 연결하며 또한 저항(R5,R7)을 각각 경유하여 접지와 연결한다.The base of the transistor Q11 is connected to apply an input luminance signal In, the emitter of the transistor Q7 is connected to the collector of the transistor Q9, and each emitter of the transistors Q11 and Q12 is interposed therebetween. Resistor Q6 is connected in series and is connected to ground via resistors R5 and R7, respectively.

트랜지스터(Q12,Q13)의 베이스는 서로 연결되고, 그 일단은 입력된 휘도신호(In)가 1차 및 2차 지연되는 코일(L1,L2)사이에 연결하며, 트랜지스터(Q12,Q13)의 콜렉터는 서로 연결하고, 트랜지스터(Q13,Q14)의 각 에미터는 저항(R9)을 사이에 두어 직렬로 연결하며 그리고 저항(R8,R10)을 각각 경유하여 접지와 연결한다.The bases of the transistors Q12 and Q13 are connected to each other, and one end thereof is connected between the coils L1 and L2 to which the input luminance signal In is first and second delayed, and the collectors of the transistors Q12 and Q13 are connected. Are connected to each other, and each emitter of transistors Q13 and Q14 are connected in series with resistor R9 interposed therebetween and connected to ground via resistors R8 and R10 respectively.

그리고 트랜지스터(Q9,Q14)의 콜렉터는 연결하여서 버퍼(BF)의 입력단과 연결하고, 트랜지스터(Q14)의 베이스는 코일(L5)과 연결된 저항(R11)과 콘덴서(C2)를 경유하여 접지와 연결한다.The collectors of the transistors Q9 and Q14 are connected to the input terminal of the buffer BF, and the base of the transistor Q14 is connected to the ground via the resistor R11 and the capacitor C2 connected to the coil L5. do.

이와같이 구성된 본 고안의 윤곽보정회로에 있어서 오버슈트 및 프리슈트가 없이 윤곽보정을 하여서 영상의 샤프(Sharp)한 화면을 얻는 회로동작을 제3도에 도시한 파형도에 입각하여 설명하면 다음과 같다.In the contour correction circuit of the present invention configured as described above, a circuit operation of obtaining a sharp screen of the image by performing contour correction without overshoot and preshoot will be described based on the waveform diagram shown in FIG. .

회로에 입력된 휘도신호(In)는 지연부(1)의 코일(L1-L3)에 의해서 3차 지연하여 각 지연단계의 신호를 휘도제어부(3)에 인가하면 휘도제어부(3)의 트랜지스터(Q1,Q4)(Q2,Q5)(Q3,Q6)의 베이스에 나타나는 파형(W1-W3)은 제3도에 도시된 바와같이 지연단계마다 휘도제어부(3)에 늦게 입력된다.The luminance signal In input to the circuit is third-delayed by the coils L1-L3 of the delay unit 1 and the signal of each delay step is applied to the luminance control unit 3 so that the transistor of the luminance control unit 3 ( The waveforms W1-W3 appearing at the base of Q1, Q4 (Q2, Q5) (Q3, Q6) are input late into the luminance controller 3 for each delay step as shown in FIG.

이때 푸쉬-풀(Push-Pull)동작을 하는 에미터 폴로워인 트랜지스터(Q8)의 베이스에 긴 파형(B)이 인가되고, 트랜지스터(Q7)의 베이스에는 짧은 파형(A)이 인가된다.At this time, a long waveform B is applied to the base of the transistor Q8, which is an emitter follower for push-pull operation, and a short waveform A is applied to the base of the transistor Q7.

또한 연산부(4)에 직접인가하는 신호(D0)와 지연부(2)에서 1차 지연한 휘도신호(D1) 및 2차 지연한 휘도신호(D2)는 연산부(4)에 입력되어 연산된다.In addition, the signal D0 applied directly to the calculating section 4, the luminance signal D1 delayed first by the delay section 2, and the luminance signal D2 delayed second are input to the calculating section 4 and calculated.

즉, 휘도제어부(3)의 출력신호(12)는 연산부(4)에 의해서 다음 식과 같이 연산된다.That is, the output signal 12 of the brightness control part 3 is calculated by the calculating part 4 as follows.

상기 식에 표현된 바와 같이 회로에 휘도신호가 인가되지 않을 시에는 즉 영상의 평탄부 또는 낮은 주파수의 신호에서는 휘도제어부(3)의 에미터 폴로워 트랜지스터(Q7,Q8)의 출력 임피이던스(Impedence)도 낮기 때문에 입력신호가 그대로 버퍼(BF)를 통하여 출력된다.When the luminance signal is not applied to the circuit as shown in the above formula, i.e., the output impedance of the emitter follower transistors Q7 and Q8 of the luminance control unit 3 in the flat portion or the low frequency signal of the image. Since it is also low, the input signal is output through the buffer BF as it is.

한편 휘도신호가 입력되어서 화면에 일어서는 윤곽은 제3도의 ″W_A+B″에 되된 바와 같이 휘도제어부(3)의 출력임피던스가 높아서 전압의 변동은 없으나, 휘도제어부(3)의 출력신호(I2)가 윤곽부의 앞 가장자리에서는 흡입방향(-)으로 있기 때문에 트랜지스터(Q8)는 ″오프″되고 트랜지스터(Q7)는 ″온″되어 짧은 신호 ″A″가 버퍼(BF)를 경유하여 출력된다.On the other hand, as the luminance signal is input and stands on the screen, the output impedance of the luminance controller 3 is high as shown in ″ W _{A + B} ″ in FIG. 3, so that there is no voltage variation, but the output signal of the luminance controller 3 Since I2) is in the suction direction (-) at the leading edge of the contour, transistor Q8 is ″ off ″ and transistor Q7 is ″ on ″ so that short signal ″ A ″ is output via buffer BF.

또한 윤곽부의 뒷 가장자리에서는 출력신호(I2)가 흘러나오는 방향(+)으로 있기 때문에 트랜지스터(Q7)는 ″오프″되고, 트랜지스터(Q8)는 ″온″되어서 긴 신호″B″가 버퍼(BF)를 경유하여 출력된다.In addition, since the output signal I2 is in the direction (+) where the output signal I2 flows out at the rear edge of the contour portion, the transistor Q7 is turned off and the transistor Q8 is turned on so that the long signal B is buffered. It is output via.

이때 긴 신호와 짧은 신호가 절환되는 속도는 30nS(나노세크)-50nS로서 상당히 빠르다.The speed at which the long and short signals are switched is 30 nS (nanosec) -50 nS, which is quite fast.

또 휘도제어부(3)의 출력신호(I2)가 크게 빠져 나온 것이 없기 때문에 슈트는 전혀 없는 급격한 윤곽을 얻을 수 있다.In addition, since the output signal I2 of the brightness control part 3 does not come out much, a sharp outline without a chute can be obtained.

그리고 출력 파형″C″가 떨어지는 경우는 휘도제어부(3)의 출력신호(I2)가 반대방향으로 전환되기 때문에 긴 파형 ″B″가 선택한 후에 짧은 파형 ″A″가 선택되어서 같은 모양의 윤곽을 얻는다.When the output waveform ″ C ″ falls, the output signal I2 of the luminance control unit 3 is switched in the opposite direction, so that after the long waveform ″ B ″ is selected, the short waveform ″ A ″ is selected to obtain the outline of the same shape. .

상술한 바와 같이 본 고안에 의하면 에미터 폴로워를 이용하여 슈트 없는 윤곽보정회로를 구성하였기 때문에 영상의 윤곽을 뚜렷하게 할 수 있는 이점이 있다.As described above, according to the present invention, since the chute-free contour correction circuit is configured using the emitter follower, there is an advantage that the contour of the image can be made clear.

Claims

The coils L4 and L5 are configured to delay the first and second delays of the luminance signals In and the first delay unit 1 connected in series so that the luminance signals In of the image are sequentially delayed to the third order. ) Is connected to the second delay unit 2 connected in series, and the luminance signal delayed first by the first delay unit 1 is applied to the bases of the transistors Q1 and Q4, and the secondary delayed luminance signal is connected to the transistor. The third delayed luminance signal is applied to the base of the transistors Q3 and Q6, and the emitters of the transistors Q1 to Q3 are connected to the base of the transistor Q8. The emitter of the transistors Q4-Q6 is connected to the base of the transistor Q7, and the emitter of the transistor Q7 is connected to the emitter of the transistor Q8, and the luminance signal (In) is connected to be applied to the base of the transistor Q11, and the first delay in the second delay unit 2 described above The reference signal is connected to be applied to the base of the transistors Q12 and Q13, the second delayed luminance signal is connected to be applied to the base of the transistor Q14, and the collectors of the transistors Q11 and Q14 are connected to the input terminal of the buffer BF. And an operation unit (4) configured to be connected to the screen outline correction circuit.