KR830001936B1

KR830001936B1 - 전자회로

Info

Publication number: KR830001936B1
Application number: KR1019800001531A
Authority: KR
Inventors: 히데아끼 이소가이
Original assignee: 후지쓰 가부시끼가이샤; 고바야시 다이유우
Priority date: 1980-04-12
Filing date: 1980-04-12
Publication date: 1983-09-23
Also published as: KR830003989A

Abstract

내용 없음.

Description

전자회로

제1도는 종래의 전류 스위치를 설명하는 회로도.

제 2a도 및 제2b도는 본 발명의 1실시예에 의한 전류 스위치의 회로도.

제3도는 제2a도의 전류 스위치의 패턴(Pattern)을 나타내는 평면도.

제4a도, 제4b도 및 제4c도는 본 발명의 다른 1실시예에 의한 전류 스위치의 회로도.

제5도는 제4a도의 전류 스위치 주요 부분들의 구조를 설명하는 횡단면도.

제6도 및 제6b도 또는 본 발명의 또 다른 실시예에 의한 전류 스위치의 회로도.

제7도는 본 발명의 또 다른 실시예에 의한 전류 스위치의 회로도.

제8도는 본 발명의 회로가 1개의 기억 장치의 어드레스 해독기(address decorder)에 적용되는 1예를 설명하는 도.

본 발명은 하나의 전자회로에 관한 것이다.

더욱 상세히는, 본 발명은 동작시의 지연을 개선하였거나 또는 출력전압에 있어서 상승특성(上昇特性)을 개선하는 전류 스위치 구조의 전자회로에 관한 것이다.

전류 스위치는 보통, 제1트랜지스터와 제2트랜지스터의 에밋터들이 공통으로 정전류원에 연결되고, 부하 저항이 2개의 트랜지스터들중 적어도 어느 1개의 트랜지스터의 콜렉터와 전원 사이에 연결되어 그 결과 상기 콜렉터가 출력단자의 역활을 하도록 구성된다.

하나의 입력 전압이 제1트랜지스터의 베이스에 인가(印加)되고, 기준전압(또는 때때로 또 하나의 입력전압)이 제2트랜지스터의 베이스에 인가된다.

이와같이 구성된 회로에는 입력전압의 준위가 기준전압의 준위보다 더 높게 또는 낮게 변화할 때 이 트랜지스터들 중 어느 1개가 비도전성(非導電性)이 되며, 남어지 다른 1개는 도전성이 된다.

그러나, 양극성 트랜지스터의 구조에 의해 살 수 있는 바와 같이 콜렉터는 에미터보다 큰 면적을 차지하며, 또 기판에 대하여 큰 용량을 설정한다.

용량과 부하 저항은 콜렉터 전위의 상승속도를 결정하는 시정수를 정의한다.

따라서, 저 준위로부터 고준위까지의 출력전압 상승속도는 이 시정수에 의하여 결정된다.

트랜지스터가 도전성이고 또 용량(C₆)을 가지는 동안에 작은 저항으로써 결정된 작은 시정수에 의하여 제1트랜지스터가 도전성이 될때에 콜렉터전위가 고준위로부터 저준위로 급속히 감소된다.

출력전압의 상승속도를 증가하기 위하여, 부하저항(R₁)을 감소시키는 것이 현재까지 시도되었었다.

그러나 이 방법에 의하면, 전과 동일한 논리진폭(logic amplitude)의 인출이 소요될 때에는 전류의 증가를 피할 수 없다.

본 발명의 목적은 출력전압에 있어서 개선된 상승 특성을 가지는 전류 스위치 구조의 전자회로를 제공하는 것이다.

본 발명의 다른 목적은 제2트랜지스터의 전류를 이용함으로써 완성되는 저준위로부터 고준위로의 출력전압상승 특성에 있어서의 개선의 결과로서 증가된 속도로 작동하는 전류 스위치를 제공하는 것이다.

본 발명에 따르면 제1트랜지스터와 제2트랜지스터의 에미터들이 정전류원에 공통으로 연결되고, 부하저항이 콜렉터로 부터 출력을 인출하도록 제1트랜지스터의 콜렉터에 연결되며 또한, 비도전성이 될때 전류가 일시적으로 트랜지스터와 콜렉터회로로 흐르는 PNP형 트랜지스터가 제2트랜지스터의 콜렉터회로에 삽입되는, 전류 스위치 구조의 전자회로가 제공된다.

본 발명의 그 이상의 특징과 이점이 수반하는 도면을 참조로하여 다음의 설명에서 명백히 될 것이다. 본 발명의 범위가 절대로 여기에 국한되는 것이 아니다.

제1도에 표시된 전류 스위치를 참조하면, NPN형 트랜지스터(T₁, T₂)의 에미터들이 정전류원(I₁)에 공통으로 연결되고, 부하저항(R₁)이 트랜지스터(T₁)와 전원선(E₁)과의 사이에 연결되어, 그결과 콜렉터가 출력단자로서의 역할을 한다. 입력전압(V_i)이 트랜지스터(T₁)의 베이스에 인가되고, 기준전압(Vref)(또는 때때로 또하나의 입력전압)이 트랜지스터(T₂)의 베이스에 인가된다.

단지 1개의 출력만이 필요로 될때, 즉, 전도출력(轉

出力)만이 필요로 될때에는, 제1도에 표시된 바와같이 어떤 부하 저항도 제2 트랜지스터(T₂)의 콜렉터에 연결되지 않는다. 환언하면, 많은 경우에 있어서의 제2트랜지스터(T₂)의 콜렉터는 전원선(E₁)에 직접 연결된다.

전류 스위치는 관례적으로 동작한다. 즉, 입력전압(V_i)이 기준전압(Vref)에 관하여 고레벨로 또는 저레벨로 변화제때, 트랜지스터(T₁)는 도전성 또는 비도전성이 되고 트랜지스터(T₂)는 트랜지스터(T₁)에 대하여 반대로 비도전성 또는 도전성이 된다.

그러나 양극성 트랜지스터의 구성에 의해 알 수 있는(바와같이 콜렉터는 에미터 또는 그와 같은 것보다 더 큰면적을 차지하고 또 기판에 비례하여 큰 용량을 설정한다.

용량(Cc)과 부하저항(R₁)은 콜렉터 전위의 상승 속도를 결정하는 시정수를 정의한다.

따라서, 저준위로부터 고준위로의 출력전압(V₀)의 상승속도를 시정수에 의하여 결정된다.

트랜지스터(T₁)가 도전성이고 또 용량이(C_c)인 동안에 작은 저항값에 의해 결정된 작은 시정수에 의하여 트랜지스터(T₁)가 도전성이 될때 콜렉터 전위는 급속히 고준위로 부터 저준위로 감소된다.

출력전압(V₀)의 상승 속도를 증가하기 위하여 현재까지 부하저항(R₁)을 감소하는 것이 시도되어 왔다. 그러나, 이 방법에 의하면 전과 동일한 논리진폭을 인출하는 것이 소요될 때에는 전류의 증가가 불가피하다.

본 발명은 트랜지스터(T₂)측의 전류를 이용하여 저준위로부터 고준위로서 출력전압 상승 특성을 개선함으로써 고속도로 동작하는 전류 스위치를 제공하는 것이다.

출력전압(V₀)이 상승할 때에 기준측의 트랜지스터(T₂)는 도전성이 있어 기판내로 헛되게 유입하는 전류를 흐르게 한다.

그러나 본 발명에 의하면, 전류를 효과적으로 이용하는 것이 숙고된다.

즉, 트랜지스터(T₁)의 콜렉터 용량(C_c)을 전기적으로 충전하도록 트랜지스터(T₁)의 콜렉터에 전류가 도입된다. 결과적으로 용량(C_c)이 전기적으로 더 신속히 충전되어, 출력전압(V₀)으로 하여금 신속히 상승되도록 한다.

본 발명의 회로가 다음의 실시예들을 참조하여 더욱 자세히 아래에 설명된다.

제2도는 본 발명의 1실시예를 설명하는 것이다.

제2도의 회로에 의하면, PaP형 트랜지스터(T₁₃)의 에미터 베이스 통로가 트랜지스터(T₁₂)의 콜렉터와 전원선 (E₁)과의 사이에 삽입되고, 트랜지스터(T₁₃)의 콜렉터는 트랜지스터(T₁₁)의 콜렉터에 연결된다.

기타의 점에 관한 회로 구성은 제1도의 것과 동일하다.

제2a도에서, 기호(E₂)는 음극성 전원선을 표시한다. 회로의 작동이 아래에 설명된다.

제1도의 회로와 동일한 방식으로 입력전압(V₁)이 기준전압(Vref)의 준위보다 큰 준위인때에 트랜지스터(T₁₁)는 도전성이 되고 트랜지스터(T₁₂)는 비도전성이 되며, 입력전압(V₁)이 기준전압(Vref)의 준위보다 작은 준위인때에는 트랜지스터(T₁₁)이 비도전성이 되고 트랜지스터(T₁₂)는 도전성이 된다.

그러나, 트랜지스터(T₁₁)가 비도전성이 될때에는, 즉 출력전압(V₀)이 상승할때에는, 트랜지스터(T₁₂)는 도전성이 되어, 그결과 트랜지스터(T₁₃)의 에미터-베이스 통로를 통하여 전류가 트랜지스터(T₁₂)내로 유입하는 것이 허용된다. 그런고로, 트랜지스터(T₁₃)가 도전성이 되고 콜렉터 전류가 상승하고 있는 트랜지스터(T₁₁)의 콜렉터내로 유입하는 것이 허용된다.

이것이 트랜지스터(T₁₁)의 콜렉터 용량을 전기적으로 충전하는 것을 돕는다. 그런고로, 콜렉터 용량이 신속히 충전되고, 부하 저항(R₁₁)을 통하여 도입되는 전류에 의해 보조되어 콜렉터 전위 또는 환언하면, 출력전압이 고준위로 신속히 상승된다.

제2a도에 표시된 회로에 의하면, 트랜지스터(T₁₁)의 콜렉터 용량에 축적된 전하 뿐만 아니라 트랜지스터(R₁₃)의 콜렉터 용량에 축적된 전하 역시도, 트랜지스터(T₁₁)가 도전성이 될때, 즉 출력전압(V₀)이 고준위로부터 저준위로 떨어질때 반드시 방전되어야 한다.

그러나, 도전성인 동안의 트랜지스터(T₁₁)의 저항은 매우 작기 때문에 그결과, 방전이 신속히 수행되며 또 출력전압의 강하가 많이 지연되지 않는다.

제2b도는 입력전압(V_i)에만 관련하여 비전도출력을 발생시킬 수 있는 회로를 설명하는 것이다.

이 경우에, 부하저항(R_11a)은 트랜지스터(T₁₃)와 전원선(E₁)과의 사이에 연결되고 ppp형 트랜지스터(T_BA)의 에미터-베이스통로는 트랜지스터(T₁₁)의 콜렉터와 전원선(E₁)과의 사이에 연결되며, 그리고 트랜지스터(T_13a)의 콜렉터는 트랜지스터(T₁₂)의 콜렉터에 연결된다. 기타의 점에 관한 회로구성은 제2a도의 것과 동일하다. 이 호로도 역시 제2a도의 회로와 동일한 방식으로 동작한다.

제3도는 제2a도의 회로의 패턴을 설명하는 평면도이며, 부재번호(11e, 11b와 11c)는 트랜지스터(T₁₁)의 에미터, 베이스 및 콜렉터를 각각 표시하고, 부재번호(12e. 12b 및 12c)는 트랜지스터(T₁₂)의 에미터, 베이스 및 콜렉터를 각각 표시하며, (13e. 13b 및 13c)는 트랜지스터(T₁₃)의 에미터, 베이스 및 콜렉터를 각각 표시한다. 부재번호(13c. 14)는 베이스지역(13b)내에서 확산되도록 형성되는 p⁺형 콜렉터 영역과 확산 저항층을 표시한다. 이 구성에 의하면, 트랜지스터(13b)는 P⁺형 콜렉터 영역, n형 층(13b)과 그리고 도표화 되지 않는 P⁺형 에이터층(n형층(13b)상에 있는)과의 사이에 구성된다.

분배일정 형의 트랜지스터(T₁₃)과 저항(R₁₁)이 확산층(14)사이에 공통으로 형성되므로, 이 패턴의 회로는 결선이 필요없이 소형으로 구성될 수 있다.

제2a도 및 제2b도에 표시된 바와 같이 pnp형 트랜지스터(T₁₃)의 부가에 의하여 출력전압(V₀) 또는 (V₀)의 상승 특성은 부하 저항(R₁₁)을 감소시킬 필요없이 개선될 수 있다. 그러나, 출력전압(V₀)의 하강 특성에 관하여, 아직도 개선할 여지가 남아 있다.

즉, 트랜지스터(T₁₁)가 도선성이 되어 출력전압(V₀)가 고준위로부터 저준위로 떨어질때에 트랜지스터(T₁₁)의 콜렉터 용량에 축적된 전하의 방전 뿐만이 아니라, 트랜지스터(T₁₃)의 콜렉터 용량에 축적된 전하도 역시 방전시킬 필요가 있다. 트랜지스터(T₁₁)자체가 도전성인 동안에 작은 저항을 가지기 때문에 방전이 신속히 행하여 진다는 것을 이용이하게 이해할 수 있다.

그러나, 트랜지스터(T₁₁)가 비도전성이고 트랜지스터(T₁₂)가 도전성인 정상상태(定常狀態)하에서는, 저항(R₁₁)과, 그리고 트랜지스터(T₁₁)와 (T₁₃)과의 연결점과의 전위는 거의 영(零) 볼트(E1은 0볼트이라고 가정된다)로 상승한다. 다른 한편으로, 트랜지스터(T₁₃)의 베이스 전위는 에미터와 베이스와를 걸친 pn접합을 통하여 강하된 값만큼 영 전위보다 낮은 값이다. 환언하면, 트랜지스터(T₁₃)의 베이스 전위는 약 -0.8볼트의 치이다. 따라서, 순방향 바이어스 전압이 콜렉터와 베이스를 걸펴서 인가되어, 그결과 트랜지스터(T₁₃)가 포화된다.

따라서, 대량의 전하가 트랜지스터(T₁₃)의 콜렉터와 베이스와의 사이의 접합용량에 축적된다. 이와같이 축적된 전하를 방전시키는데는 연장된 기간이 필요로 된다. 실제로 출력전압(V⁰)의 강하가 지연되는 경향이 있다.

상기한 결함을 제거하기 위해서, 본 발명은 pnp형 트랜지스터(T₁₃)의 콜렉터 전위가 클램프되어 콜렉터 용량을 감소시키고 강하 특성을 개선하려는 시도로 그것이 비포화 영역에서 동작하는 전류 스위치를 제공한다.

이러한 본 발명 제2의 실시예가 하기 된다.

제4a도는 클램핑 다이오드로서 쇼트키 장벽 다이오드(Schottky barrier diode; SBD)를 사용하는 본 발명의 한 실시예를 나타낸다.

이 실시예에 따르면 다이오드(SBD)는 트랜지스터(T₁₃)의 콜렉터와 베이스 사이에 순방향으로 접속된다. 다른점들에 대한 구성은 제2a도의 그것과 같다. 트랜지스터(T₁₂)는 저준위입력(V_i)에 의해 도전성이 되며, 트랜지스터(T₁₃)의 베이스 전위는 앞서 기술한 바와같이 -0.8Volt이다.

이 경우에 트랜지스터(T₁₁)는 비도전성으로 유지된다. 그러나, 다이오드(SBD)를 갖추므로서 정전류(I₁₁)의 일부가 E₁-R₁₁-SBD-T₁₂의 통로를 통해 흐르게 되는데 이때 트랜지스터(T₁₃)의 베이스 전류가 그것과 병렬로 흐른다. 그렇게 때문에, 점(A)에서의 전위는 레지스터(B₁₁)를 통해 흐르는 전류 때문에 0볼트 이하로 감소되지만 다이오드(SBD)에 의해 그 전위가 결정된다. 예를들면, 다이오드를 통한 순방향 전압강하가 0.4볼트라면 점 (A)에서의 전위는 0.4볼트에 의해 -0.8볼트의 베이스 전위보다 높은 -0.4볼트로 클램프된다.

그렇게 구성된 회로를 갖추면 순방향 전압(0.8볼트)보다 큰 전압이 트랜지스터(T₁₃)의 콜렉터와 베이스를 따라 공급되지는 않으며 트랜지스터(T₁₃)는 비포화 영역에서 동작하게 된다. 그러므로, 적은 량의 전하가 콜렉터 용량속에 축적되어 강하 특성을 향상시킨다.

입력(V_i)이 저준위에서 고준위로 변화하는 경우에(상기한 콜렉터 전하가 급히 방전하므로) 출력은 급격히 고준위에서 저준위로 강하한다.

제4b도는 클램핑 다이오드로써 통상의 pn접합 다이오드(D₁)를 사용하는 본 발명의 다른 하나의 실시예를 나타낸다. 제4a도의 쇼트키 장벽 다이오드 대신에 pn접합 다이오드(D₁)가 치환되고 시프팅 저항(R₁₂)이 트랜지스터(T₁₃)의 베이스와 다이오드(D₁)의 음극(점 B)사이로 삽입된다.

pn접합 다이오드(D₁)는 트랜지스터(T₁₃)의 콜렉터와 베이스를 가로지르는 전압처럼 0.8볼트의 순방향 전압을 갖는다.

pn접합 다이오드가 다이오드(SBD)대신에 제4a도 회로에 사용되는 경우에, 트랜지스터(T₁₃)가 포화되는 것을 방지하기가 어렵다.

그러나 제4b도에 나타낸 바와같이 점(B)에서 전위가 저항(R₁₂)을 삽입하므로서 떨어지게 되는 경우에, 점(A)에서의 전위도 따라서 하강되어 트랜지스터(T₁₃)가 포화되는 것을 방지하는 것이 가능하다.

예를들면, 만약 전압이 저항(R₂)에 의해 0.4볼트 떨어진다면, 점(B)에서의 전위는 트랜지스터(T₁₃)의 베이스 전위인-0.8볼트보다 0.4볼트가 떨어진 -1.2볼트가 된다. 따라서 점(A)에서의 전위가 다이오드(D₁)에 의해 점(B)에서의 전위보다 0.8볼트 높은 -0.4볼트에 클램프되는 경우일지라도, 같은 결과가 제4a도 회로에서의 것과 같이 얻어진다.

제4c도는 출력(V₀)의 진폭을 증가시키기 위해서 제4a도의 점(A)과 다이오드(SBD)사이에 저항(R₁₃)을 삽입시킨 본 발명의 또 다른 하나의 실시예를 나타낸다. 출력(V₀)이 고준위상태, 즉, 트랜지스터(T₁₂)가 도전성을 갖는 상태에 있게 되는 경우에, 전류는 E₁-R₁₁-R₁₃-SBD-T₁₂통로를 따라 흐르므로서 트랜지스터(T₁₃)의 콜렉터는 다이오드(SBD)로 인해 소망 전위로 클램프된다. 그렇지만 이 경우에는 점(A)에서의 전위는 저항(R₁₃)을 통해 흐르는 전류로 인해 트랜지스터(T₁₃)의 콜렉터 전위까지 감소하지 않는다.

따라서, 출력(V₀)의 고준위가 높은 값으로 유지된다. 진폭을 증폭하기 위한 저항(R₁₃)을 또한 제4b도의 회로에 사용될 수 있다.

쇼트키 장벽 다이오드가 클램핑 다이오드로 사용되는 경우에 시프팅 저항이 필요치 않고 회로구성을 보다 간단하게 할 수 있으며 회로 구성의 관점에서 이점을 갖는다.

그러나 일반적으로, 트랜지스터의 베이스전위에 대해 콜렉터 전위를 클램프하기 위해서 pnp형 트랜비스터에 다이오드(SBD)를 제공한다는 것을 어려운 일이다. 그러나, 만약 트랜지스터가 축방향 구조로 만들어진다면 그러한 것이 쉽게 실현될 수 있다.

즉, 제5도는 pnp형 트랜지스터(T₁₃)(제4a도에 도시된)와 쇼트키 장벽 다이오드(SBD)(제4a도에 도시된)가 같은 영역에 갖추어진 소자 구조를 나타내며 부재번호(21)는 p형 실리콘 반도체 기판을, 22는 기판(21)의 표면상에 갖추어져 베이스 영역으로 사용되는 n형층을, 23과 24는 제각기 n형층(22)의 표면내에 갖추어진 p형에 미터 영역과 p형 콜렉터 영역을, 25는 소자분리 영역을, 26은 표면 절연층을, 그리고 27E, 27C 및 27B는 영역(22, 23, 24)과 음접촉 상태에 있고 pnp형 트랜지스터(T₁₃)을 구성하는 에미터, 콜렉터 및 베이스를 각각 나타낸다.

그러한 구조를 가진 장치에서, 만약 콜렉터(27C)가 n형 층(22)의 일부에 접촉된다면, 쇼트키 장벽 다이오드(SBD)가 설치되어 회로는 제4a도의 회로와 같게 된다.

제6a조 및 제6b도는 부하저항(R₁₁, R_11a)의 출력이 에미터 폴로워 트랜지스터(T₁₄, T_14a)를 통하여 만들어지는 본 발명에 따르는 또 다른 실시예들을 나타낸다.

본 발명은 제6a도 및 제6b도의 회로에도 또한 적응할 수가 있으며, 여기에서 부호(T₁₅, T_15a)는 출력전압의 상승특성을 개선하기 위한 트압지스터를 나타낸다.

제7도는 트랜지스터(T₂₂)의 콜렉터에서 나오는 출력전압(V₀)에 반대되는 출력전압(극성전압 V₀)을 만들어 내는 이진 출력 형태의 회로를 나타낸다. 이러한 회로에 따르면, pnp형 트랜지스터가 두 출력전압의 상승 특성을 개선하기 위해 양측상에 삽입된다. 부호(T₂₃, T₂₄)는 pnp형 트랜지스터를 나타내고, R₂₁과 R₂₂는 부하 저항을 나타낸다.

제7도의 회로는 제2a도 및 제2b도의 회로와 같은 방식으로 동작한다. 그러나, 부하저항(R₂₁, R₂₂)이 트랜지스터(T₂₃, T₂₄)의 에미터-베이스 통로와 병렬로 삽입되기 때문에, 트랜지스터(T₂₁, T₂₂)가 도전성이 되는 경우에 정전류(I₁₁)는 부하저항(R₂₁, R₂₂)을 통해 흐르는 전류와 트랜지스터(T₂₃, T₂₄) 베이스 전류의 합의 형태로 공급된다.

끝으로, 본 발명 회로를 이용한 예를 하기 한다.

제8도는 본 발명 회로를 기억장치의 번지 부호 해독기에 적용시킨 예를 나타낸다. 제8도를 참조로 하면, 어드레스 입력이 트랜지스터(T₃₁, T₃₂)와 저항(R₃₁, R₃₂)으로 구성되는 어드레스버퍼로 공급된다. 어드레르 버퍼의 출력은 레벨-시프팅 트랜지스터(T₃₃, T₃₄)를 거쳐 부호 해독기 선(30-1)으로 공급된다.

부호 해독기(30-1)의 출력은, 본 발명에 따른 전류 스위치의 형태로 만들어지고, 트랜지스터(T_35-1,…T_35-n, T₃₆, T₃₇)와 저항(R₃₃)으로 구성된 워어드 구동장치(word Driver)및 워어드와인을 구동하기 위한 트랜지스터(T₃₈)를 거쳐 기억 장치 셀(31)로 공급된다. 그런 후에 출력이 단어라 인에 만들어진다.

제8도의 회로에 따르면, 본 발명회로에 사용되는 트랜지스터(T_35-1…T_35-n)는 어드레스부호 해독기용 출력단을 구성한다.

즉, 어드레스부호 해독기의 출력단은 기준전압이 공급되는 트랜지스터(T₃₆)와, 병렬로 접속되며(A₁, A₂,…A_n)과 반전된 형태인(A₁,A₂,…A_n)으로 구성되는 어드레스신호 비트로부터 선택된 어드레스 신호비트로써 쓰이는 복수의 트랜지스터로 구성된 전류 스위치를 구성한다.

여기에서, 복수의 트랜지스터는(T_35-1…T_35-a)로 나타낸다. 어드레스부호 해독기에 있어서 신호(A₁, A…A_n)에서 선택된 신호가 모두 저준위일때 트랜지스터(T_35-1…T_35-a)가 모두 비전도성이 되며 이에 의해 출력전압(V₀)은 고준위를 얻어 그 결과 워어드라인이 고준 위가 되도록 한다.

그러나, 트랜지스터(T_35-1…T_35-n)의 수가 어드레스신호 비트의 수(n)의 증가에 따라 증가하고 출력전압(V₀)이 고준위를 얻는 속도가 느려지게 된다.

즉, 워어드라인을 선택하는 속도가 느려진다.

그렇게 때문에 트랜지스터(T_35-1…T_35-n)의 기생콜렉터 용량을 전기적으로 충전시키도록 하기 위해서 트랜지스터(T₃₇)가 콜렉터 전류를 트랜지스터(T_35-1…T_35-n)에 일시적으로 공급하도록 트랜지스터 회로에 삽입된다.

그렇게 하므로서, 워어드라인을 선택하는 속도가 증가될 수 있다.

앞서 기술한 바와같이 본 발명 전류 스위치에 따르면 트랜지스터가 비전도성 상태에 있는 동안에 트랜지스터의 콜렉터 용량은 출력 전압의 상승 및 강하 특성을 향상시키기 위해서 전도성 상태에 있는 다른 하나의 트랜지스터의 동작을 이용하는 pnp형 트랜지스터에 의해 전기적으로 충전된다. 따라서, 본 발명의 회로는 논리회로, 기억장치 부호 해독기등에 매우 효과적으로 사용될 수가 있다.

Claims

제1트랜지스터와 제2트랜지스터의 에미터가 정전류원에 공통으로 접속되고, 부하저항이 제1트랜지스터의 콜렉터에 접속되어 콜렉터에서 출력을 끌어내는 전류 스위치 구조를 갖춘 전자회로에 있어서, 제1트랜지스터가 비전도성 상태에 있는 경우에 제1트랜지스터의 콜렉터 회로에 전류를 일시적으로 흐르도록 제2트랜지스터의 콜렉터 회로에 pnp형 트랜지스터 및 상기 PNP형 트랜지스터의 포화를 방지하는 클램프 다이오드를 삽입한 것을 특징으로하는 전자회로.