KR20240106296A - 표시 장치 - Google Patents

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장훈
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Abstract

본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 화소가 정의된 기판, 기판 상에 배치된 접착층, 복수의 서브 화소 중 적어도 일부에서 접착층 상에 배치된 복수의 발광 소자, 접착층 및 복수의 발광 소자 상에 배치된 평탄화층, 및 복수의 서브 화소 중 적어도 일부에서 평탄화층 상에 배치된 추가 발광 소자를 포함하고, 복수의 발광 소자와 추가 발광 소자는 서로 다른 서브 화소에 배치된다. 따라서, 발광 소자가 배치되지 않은 불량 서브 화소의 평탄화층 상에 추가 발광 소자를 별도로 배치하여 불량 서브 화소를 리페어할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 LED(Light Emitting Diode)를 이용한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED(Light Emitting Diode)를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 명세서가 해결하고자 하는 과제는 발광 소자의 전사 불량이 발생한 서브 화소를 리페어한 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 리페어용 발광 소자와 연결 전극 사이의 공극을 최소화한 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 또 다른 과제는 연결 전극과 발광 소자를 연결하는 컨택홀 형성 공정으로 인한 홈을 채워 리페어용 발광 소자를 안정적으로 고정할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 화소가 정의된 기판, 기판 상에 배치된 접착층, 복수의 서브 화소 중 적어도 일부에서 접착층 상에 배치된 복수의 발광 소자, 접착층 및 복수의 발광 소자 상에 배치된 평탄화층, 및 복수의 서브 화소 중 적어도 일부에서 평탄화층 상에 배치된 추가 발광 소자를 포함하고, 복수의 발광 소자와 추가 발광 소자는 서로 다른 서브 화소에 배치된다. 따라서, 발광 소자가 배치되지 않은 불량 서브 화소의 평탄화층 상에 추가 발광 소자를 별도로 배치하여 불량 서브 화소를 리페어할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 발광 소자의 전사 불량 시, 후속 공정에서 추가 발광 소자를 전사하여 암점 불량을 리페어할 수 있다.
본 명세서는 추가 발광 소자와 연결 전극 사이의 공극을 제거하여 표시 장치의 신뢰성을 향상시킬 수 있다.
본 명세서는 추가 발광 소자를 연결 전극에 안정적으로 연결하여 리페어 공정의 신뢰성을 향상시킬 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2a는 본 명세서의 일 실시예에 따른 표시 장치의 부분 단면도이다.
도 2b는 본 명세서의 일 실시예에 따른 타일링 표시 장치의 사시도이다.
도 3a는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 3b는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 제1 서브 화소의 단면도이다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치의 불량 서브 화소의 단면도이다.
도 7a 내지 도 7d는 본 명세서의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정도이다.
도 8은 본 명세서의 다른 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 9는 본 명세서의 다른 실시예에 따른 표시 장치의 리페어 서브 화소의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 명세서에 대해 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 구동부(GD) 및 데이터 구동부(DD), 게이트 구동부(GD)와 데이터 구동부(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 구동부(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 도 1에서는 하나의 게이트 구동부(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 구동부(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터를 기준 감마 전압을 이용하여 데이터 전압으로 변환한다. 데이터 구동부(DD)는 변환된 데이터 전압을 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터를 정렬하여 데이터 구동부(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호 및 데이터 제어 신호를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호 및 데이터 제어 신호를 게이트 구동부(GD) 및 데이터 구동부(DD) 각각에 공급하여 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 도면에 도시되지는 않았으나, 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 기준 배선 등에 연결될 수 있다.
표시 패널(PN)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소(PX)를 구성하는 복수의 서브 화소(SP) 및 복수의 서브 화소(SP)를 구동하기 위한 회로가 배치될 수 있다. 복수의 서브 화소(SP)는 표시 영역(AA)을 구성하는 최소 단위로, n개의 서브 화소(SP)는 하나의 화소(PX)를 이룰 수 있다. 복수의 서브 화소(SP) 각각에는 발광 소자 및 발광 소자를 구동하기 위한 박막 트랜지스터 등이 배치될 수 있다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 무기 발광 표시 패널인 경우, 발광 소자는 LED(Light-emitting Diode) 또는 마이크로 LED(Micro Light-emitting Diode)일 수 있다.
표시 영역(AA)에는 복수의 서브 화소(SP)로 각종 신호를 전달하는 복수의 신호 배선이 배치된다. 예를 들어, 복수의 신호 배선은 복수의 서브 화소(SP) 각각으로 데이터 전압을 공급하는 복수의 데이터 배선(DL), 복수의 서브 화소(SP) 각각으로 게이트 전압을 공급하는 복수의 스캔 배선(SL) 등을 포함할 수 있다. 복수의 스캔 배선(SL)은 표시 영역(AA)에서 일 방향으로 연장되며 복수의 서브 화소(SP)에 연결될 수 있고, 복수의 데이터 배선(DL)은 표시 영역(AA)에서 일 방향과 상이한 방향으로 연장되며 복수의 서브 화소(SP)에 연결될 수 있다. 이외에도 표시 영역(AA)에는 저전위 전원 배선, 고전위 전원 배선 등이 더 배치될 수 있으며 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)으로부터 연장된 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)의 서브 화소(SP)로 신호를 전달하기 위한 링크 배선 및 패드 전극이나 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있다.
한편, 비표시 영역(NA)은 표시 패널(PN)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
한편, 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)와 같은 구동부는 다양한 방식으로 표시 패널(PN)과 연결될 수 있다. 예를 들어, 게이트 구동부(GD)는 비표시 영역(NA)에 GIP(Gate In Panel) 방식으로 실장될 수도 있고, 표시 영역(AA)에서 복수의 서브 화소(SP) 사이에 GIA(Gate In Active area) 방식으로 실장될 수도 있다. 예를 들어, 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)는 별도의 플렉서블 필름 및 인쇄 회로 기판에 형성되고, 표시 패널(PN)의 비표시 영역(NA)에 형성된 패드 전극에 플렉서블 필름 및 인쇄 회로 기판을 본딩하는 방식으로 표시 패널(PN)과 전기적으로 연결될 수 있다. 만약, 게이트 구동부(GD)가 GIP 방식으로 실장되고, 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)가 비표시 영역(NA)의 패드 전극을 통해 표시 패널(PN)로 신호를 전달하는 경우, 게이트 구동부(GD)와 패드 전극을 배치하기 위한 비표시 영역(NA)의 면적 확보가 필요하고, 베젤이 증가할 수 있다.
이와 달리, 게이트 구동부(GD)를 GIA 방식으로 표시 영역(AA) 내부에 실장하고, 표시 패널(PN) 전면의 신호 배선을 표시 패널(PN) 배면의 패드 전극과 연결하는 사이드 배선(SRL)을 형성하여 표시 패널(PN) 배면에 플렉서블 필름 및 인쇄 회로 기판을 본딩하는 경우, 표시 패널(PN) 전면에서 비표시 영역(NA)을 최소한으로 축소할 수 있다. 즉, 위와 같은 방식으로 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)를 표시 패널(PN)과 연결하는 경우 실질적으로 베젤이 존재하지 않는 제로 베젤 구현이 가능할 수 있으며, 보다 상세한 설명은 도 2a 및 도 2b를 참조하기로 한다.
도 2a는 본 명세서의 일 실시예에 따른 표시 장치의 부분 단면도이다. 도 2b는 본 명세서의 일 실시예에 따른 타일링 표시 장치의 사시도이다.
표시 패널(PN)의 비표시 영역(NA)에는 복수의 서브 화소(SP)로 각종 신호를 전달하기 위한 복수의 패드 전극이 배치된다. 예를 들어, 표시 패널(PN) 전면의 비표시 영역(NA)에는 복수의 서브 화소(SP)로 신호를 전달하는 제1 패드 전극(PAD1)이 배치되고, 표시 패널(PN) 배면의 비표시 영역(NA)에는 플렉서블 필름 및 인쇄 회로 기판과 같은 구동 부품과 전기적으로 연결되는 제2 패드 전극(PAD2)이 배치된다.
이 경우, 도면에 도시되지는 않았으나, 복수의 서브 화소(SP)와 연결된 각종 신호 배선, 예를 들어, 스캔 배선(SL)이나 데이터 배선(DL) 등은 표시 영역(AA)에서 비표시 영역(NA)으로 연장되어 제1 패드 전극(PAD1)과 전기적으로 연결될 수 있다.
그리고 표시 패널(PN)의 측면을 따라 사이드 배선(SRL)이 배치된다. 사이드 배선(SRL)은 표시 패널(PN) 전면의 제1 패드 전극(PAD1)과 표시 패널(PN) 배면의 제2 패드 전극(PAD2)을 전기적으로 연결할 수 있다. 이에, 표시 패널(PN) 배면의 구동 부품으로부터 신호는 제2 패드 전극(PAD2), 사이드 배선(SRL) 및 제1 패드 전극(PAD1)을 통해 복수의 서브 화소(SP)로 전달될 수 있다. 따라서, 표시 패널(PN)의 전면에서 측면 및 배면으로 신호 전달 경로를 형성하여 표시 패널(PN)의 비표시 영역(NA)의 면적을 최소화할 수 있다.
그리고 도 2b를 참조하면, 표시 장치(100)를 복수 개 연결하여 대화면을 갖는 타일링 표시 장치(TD)를 구현할 수 있다. 이때, 도 2a에 도시된 바와 같이 베젤이 최소화된 표시 장치(100)를 이용하여 타일링 표시 장치(TD)를 구현하는 경우, 표시 장치(100)와 표시 장치(100) 사이의 화상이 표시되지 않는 심(seam) 영역이 최소화되어 표시 품질이 향상될 수 있다.
예를 들어, 복수의 서브 화소(SP)는 하나의 화소(PX)를 이룰 수 있고, 하나의 표시 장치(100)의 최외곽 화소(PX)와 이에 인접하는 다른 하나의 표시 장치(100)의 최외곽 화소(PX) 사이의 간격(D1)을 하나의 표시 장치(100) 내에서의 화소(PX) 사이의 간격(D1)과 동일하게 구현할 수 있다. 따라서, 표시 장치(100)와 표시 장치(100) 사이에서 화소(PX)의 간격이 일정하게 구성되어 심 영역이 최소화될 수 있다.
다만, 도 2a 및 도 2b는 예시적인 것으로, 본 명세서의 일 실시예에 따른 표시 장치(100)는 베젤이 존재하는 일반적인 표시 장치(100)일 수도 있으며 이에 제한되지 않는다.
도 3a는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다. 도 3b는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 4는 본 명세서의 일 실시예에 따른 표시 장치의 제1 서브 화소의 단면도이다.
도 3a 및 도 3b를 참조하면, 표시 패널(PN)은 각각이 복수의 서브 화소(SP)로 이루어진 복수의 화소(PX)를 포함한다. 복수의 서브 화소(SP) 각각은 발광 소자(120) 및 화소 회로를 포함하여 독립적으로 광을 발광할 수 있다. 하나의 화소(PX)는 하나 이상의 제1 서브 화소(SP1), 하나 이상의 제2 서브 화소(SP2) 및 하나 이상의 제3 서브 화소(SP3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 2개의 제1 서브 화소(SP1), 2개의 제2 서브 화소(SP2) 및 2개의 제3 서브 화소(SP3)로 이루어질 수 있다. 이때, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 4를 함께 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)의 표시 패널(PN)의 복수의 서브 화소(SP) 각각에, 기판(110), 버퍼층(111), 게이트 절연층(112), 제1 층간절연층(113), 제2 층간절연층(114), 제1 평탄화층(115), 접착층(AD), 제2 평탄화층(116), 제3 평탄화층(117), 뱅크(BB), 구동 트랜지스터(DT), 발광 소자(120), 반사층(RF), 복수의 제1 연결 전극(CE1), 제2 연결 전극(CE2), 차광층(LS) 및 보조 전극(LE)이 배치된다.
먼저, 기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에서 복수의 서브 화소(SP) 각각에 차광층(LS)이 배치된다. 차광층(LS)은 기판(110) 하부에서 후술할 구동 트랜지스터(DT)의 액티브층(ACT)으로 입사하는 광을 차단한다. 차광층(LS)에서 구동 트랜지스터(DT)의 액티브층(ACT)으로 입사하는 광이 차단되어 누설 전류를 최소화할 수 있다.
기판(110) 및 차광층(LS) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 구동 트랜지스터(DT)가 배치된다. 구동 트랜지스터(DT)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
버퍼층(111) 상에 액티브층(ACT)이 배치된다. 액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 상에 제1 층간절연층(113) 및 제2 층간절연층(114)이 배치된다. 제1 층간절연층(113) 및 제2 층간절연층(114)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 제1 층간절연층(113) 및 제2 층간절연층(114)은 제1 층간절연층(113) 및 제2 층간절연층(114) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 층간절연층(114) 상에 액티브층(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서는 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 제1 층간절연층(113) 및 제2 층간절연층(114), 즉, 복수의 절연층이 배치된 것으로 설명하였으나, 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 하나의 절연층만 배치될 수도 있으며, 이에 제한되지 않는다.
그리고 도면에 도시된 바와 같이 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 제1 층간절연층(113) 및 제2 층간절연층(114)과 같은 복수의 절연층이 배치된 경우, 제1 층간절연층(113) 및 제2 층간절연층(114) 사이에 전극을 추가로 형성할 수 있고, 추가로 형성된 전극은 제1 층간절연층(113)의 하부 또는 제2 층간절연층(114)의 상부에 배치된 다른 구성과 커패시터를 형성할 수 있다.
게이트 절연층(112) 상에 보조 전극(LE)이 배치된다. 보조 전극(LE)은 버퍼층(111) 아래의 차광층(LS)을 제2 층간절연층(114) 상의 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나에 전극을 전기적으로 연결하는 전극이다. 예를 들어, 차광층(LS)은 보조 전극(LE)을 통해 소스 전극(SE) 또는 드레인 전극(DE) 중 어느 하나와 전기적으로 연결되어 플로팅 게이트로 동작하지 않게 되므로, 플로팅된 차광층(LS)에 의해 발생되는 구동 트랜지스터(DT)의 문턱 전압 변동을 최소화할 수 있다. 도면에서는 차광층(LS)이 소스 전극(SE)에 연결되는 것으로 도시하였으나, 차광층(LS)은 드레인 전극(DE)에 연결될 수도 있으며 이에 제한되지 않는다.
구동 트랜지스터(DT) 상에 제1 평탄화층(115)이 배치된다. 제1 평탄화층(115)은 구동 트랜지스터(DT)가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(115)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115) 상에 반사층(RF)이 배치된다. 반사층(RF)은 발광 소자(120)에서 발광된 광을 발광 소자(120)의 상부로 반사시켜 표시 장치(100)의 광효율을 향상시킬 수 있다. 반사층(RF)은 반사 특성이 우수한 도전성 물질로 형성되어, 발광 소자(120)에서 발광된 광을 발광 소자(120)의 상부를 향해 반사시킬 수 있다. 그리고 반사층(RF)은 반사판으로 기능하는 동시에 발광 소자(120)를 구동 트랜지스터(DT)에 전기적으로 연결하는 전극으로도 기능할 수 있다.
반사층(RF) 상에 접착층(AD)이 배치된다. 접착층(AD)은 기판(110) 전면에 코팅되어 접착층(AD) 상에 배치되는 발광 소자(120)를 고정시킬 수 있다. 접착층(AD)은 예를 들어, Adhesive polymer, epoxy resist, UV resin, polyimide 계열, acrylate 계열, 우레탄 계열, Polydimethylsiloxane(PDMS) 중 어느 하나로 선택될 수 있으나, 이에 제한되는 것은 아니다.
접착층(AD) 상에서 복수의 서브 화소(SP) 각각에 복수의 발광 소자(120)가 배치된다. 복수의 발광 소자(120)는 전류에 의해 빛을 발광하는 소자로, 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(120)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 복수의 발광 소자(120)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
발광 소자(120)는 제1 반도체층(121), 발광층(122), 제2 반도체층(123), 제1 전극(124), 제2 전극(125) 및 봉지막(126)을 포함한다.
접착층(AD) 상에 제1 반도체층(121)이 배치되고, 제1 반도체층(121) 상에 제2 반도체층(123)이 배치된다. 제1 반도체층(121) 및 제2 반도체층(123)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(121) 및 제2 반도체층(123) 각각은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 n형 및 p형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘, 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄, 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(121)과 제2 반도체층(123) 사이에 발광층(122)이 배치된다. 발광층(122)은 제1 반도체층(121) 및 제2 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(122)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(121) 상에 제1 전극(124)이 배치된다. 제1 전극(124)은 전원 배선과 제1 반도체층(121)을 전기적으로 연결하기 위한 전극이다. 제1 전극(124)은 발광층(122) 및 제2 반도체층(123)으로부터 노출된 제1 반도체층(121) 상면에 배치될 수 있다. 제1 전극(124)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 반도체층(123) 상에 제2 전극(125)이 배치된다. 제2 전극(125)은 제2 반도체층(123) 상면에 배치될 수 있다. 제2 전극(125)은 구동 트랜지스터(DT)와 제2 반도체층(123)을 전기적으로 연결하기 위한 전극이다. 제2 전극(125)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
다음으로, 제1 반도체층(121), 발광층(122), 제2 반도체층(123), 제1 전극(124) 및 제2 전극(125)을 둘러싸는 봉지막(126)이 배치된다. 봉지막(126)은 절연 물질로 이루어져, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 보호할 수 있다. 그리고 봉지막(126)에는 제1 전극(124) 및 제2 전극(125)을 노출시키는 컨택홀이 형성되어, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 제1 전극(124) 및 제2 전극(125)이 전기적으로 연결될 수 있다.
한편, 제1 반도체층(121)의 측면 일부는 봉지막(126)으로부터 노출될 수도 있다. 웨이퍼 상에서 제조된 발광 소자(120)는 웨이퍼로부터 분리되어 표시 패널(PN)로 전사될 수 있다. 다만, 웨이퍼로부터 발광 소자(120)를 분리하는 과정에서 봉지막(126)의 일부분이 뜯길 수 있다. 예를 들어, 발광 소자(120)의 제1 반도체층(121)의 하측 엣지에 인접한 봉지막(126)의 일부분은 발광 소자(120)와 웨이퍼의 분리 과정에서 뜯겨 나가 제1 반도체층(121)의 측면의 하측 부분이 외부에 노출될 수 있다. 다만, 발광 소자(120)의 하측 부분이 봉지막(126)으로부터 노출되더라도, 제1 반도체층(121)의 측면을 덮는 제2 평탄화층(116) 및 제3 평탄화층(117)을 형성한 후에 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 형성하므로, 쇼트 불량이 최소화될 수 있다.
접착층(AD) 및 발광 소자(120) 상에 제2 평탄화층(116) 및 제3 평탄화층(117)이 배치된다. 제2 평탄화층(116)은 복수의 발광 소자(120)의 측면부 일부와 중첩되어 복수의 발광 소자(120)를 고정 및 보호할 수 있다. 제3 평탄화층(117)은 제2 평탄화층(116) 및 발광 소자(120)의 상측 부분을 덮도록 형성되되, 발광 소자(120)의 제1 전극(124) 및 제2 전극(125)이 노출되는 컨택홀이 형성될 수 있다. 발광 소자(120)의 제1 전극(124) 및 제2 전극(125)은 제3 평탄화층(117)으로부터 노출되고, 제1 전극(124)과 제2 전극(125) 사이의 영역에는 부분적으로 제3 평탄화층(117)이 배치되어 쇼트 불량을 최소화할 수 있다. 제2 평탄화층(116) 및 제3 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 한편, 본 명세서에서는 제2 평탄화층(116) 및 제3 평탄화층(117)이 배치된 것으로 설명하였으나, 평탄화층은 단층으로 이루어질 수도 있으며, 이에 제한되는 것은 아니다.
한편, 제3 평탄화층(117)은 발광 소자(120) 및 발광 소자(120)와 인접한 영역만을 덮을 수 있다. 뱅크(BB)가 형성되지 않은 영역에만 제3 평탄화층(117)이 형성될 수 있다. 제3 평탄화층(117)은 뱅크(BB)로 둘러싸인 서브 화소(SP)의 영역에 배치되며, 아일랜드 형태로 배치될 수 있다. 이에, 제2 평탄화층(116)의 상면 일부분에는 뱅크(BB)가 배치되고, 제2 평탄화층(116)의 상면의 다른 일부분에는 제3 평탄화층(117)이 배치될 수 있다.
제3 평탄화층(117) 상에 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 배치된다. 제1 연결 전극(CE1)은 발광 소자(120)의 제2 전극(125)과 전원 배선을 전기적으로 연결하는 전극이다. 제1 연결 전극(CE1)은 제3 평탄화층(117)에 형성된 컨택홀을 통해 발광 소자(120)의 제2 전극(125)과 전기적으로 연결될 수 있다.
제2 연결 전극(CE2)은 발광 소자(120)의 제1 전극(124)과 구동 트랜지스터(DT)를 전기적으로 연결하는 전극이다. 제2 연결 전극(CE2)은 제3 평탄화층(117), 제2 평탄화층(116), 접착층(AD) 에 형성된 컨택홀을 통해 복수의 서브 화소(SP) 각각의 반사층(RF)과 연결될 수 있다. 이때, 반사층(RF)은 구동 트랜지스터(DT)와도 연결되기 때문에 반사층(RF) 및 제2 연결 전극(CE2)을 통해 구동 트랜지스터(DT)와 발광 소자(120)의 제1 전극(124)을 전기적으로 연결할 수 있다.
제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 투명 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등으로 이루어질 수 있다. 발광 소자(120)를 덮는 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 투명한 물질로 형성하여, 발광 소자(120)에서 발광된 광을 표시 장치(100) 외부로 진행시킬 수 있다.
제3 평탄화층(117)으로부터 노출된 제2 평탄화층(116) 상에 뱅크(BB)가 배치된다. 뱅크(BB)는 제3 평탄화층(117) 및 발광 소자(120)와는 일정 간격 이격되어 배치될 수 있다. 뱅크(BB)는 복수의 서브 화소(SP) 간의 혼색을 저감하도록 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
연결 전극 및 뱅크(BB) 상에 보호층(118)이 배치된다. 보호층(118)은 보호층(118) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 도 3b를 참조하면, 복수의 서브 화소(SP) 각각에 배치된 구동 트랜지스터(DT)와 발광 소자(120)를 연결하는 제2 연결 전극(CE2)은 복수의 서브 화소(SP) 각각에 개별적으로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에 배치되어 전원 배선과 발광 소자(120)를 연결하는 제1 연결 전극(CE1)은 서로 연결될 수 있다. 즉, 전원 배선의 전원 전압은 복수의 서브 화소(SP)의 복수의 발광 소자(120) 모두에 공통적으로 인가되기 때문에, 복수의 서브 화소(SP) 전체에 하나의 제1 연결 전극(CE1)이 배치될 수 있다.
한편, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 접착층(AD)까지 형성된 표시 패널(PN) 상에 복수의 발광 소자(120)를 전사하여 표시 장치(100)를 형성할 수 있다. 다만, 복수의 서브 화소(SP) 각각에서 발광 소자(120)의 전사 불량으로 인해 발광 소자(120)가 유실되거나, 발광 소자(120)가 정위치를 벗어나 전사된 경우, 불량 발광 소자(120)는 제거하고, 그 상부에 제2 평탄화층(116) 및 제3 평탄화층(117)과 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 형성 공정을 진행할 수 있다. 그러므로, 전사 불량이 발생한 서브 화소(SP)에는 발광 소자(120)가 배치되지 않을 수 있다. 다만, 본 명세서의 일 실시예에 따른 표시 장치(100)는 발광 소자(120)가 배치되지 않은 불량 서브 화소(DSP)에 추가 발광 소자(130)를 전사하여 불량 서브 화소(DSP)를 리페어할 수 있으며, 도 5 내지 도 7d를 참조하여 설명하기로 한다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 6은 본 명세서의 일 실시예에 따른 표시 장치의 불량 서브 화소의 단면도이다. 도 5는 복수의 서브 화소(SP) 중 하나의 제1 서브 화소(SP1)가 불량 서브 화소(DSP)인 경우의 확대 평면도이다. 도 6은 불량 서브 화소(DSP)에 리페어 공정을 진행한 경우 단면도이다.
도 5를 참조하면, 복수의 서브 화소(SP) 중 어느 한 서브 화소(SP)가 불량 서브 화소(DSP)인 경우, 불량 서브 화소(DSP)에 리페어 공정을 진행할 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 하나의 제1 서브 화소(SP1)에는 전사 과정에서 발광 소자(120)가 유실되어 발광 소자(120)가 존재하지 않거나, 발광 소자(120)가 정위치를 벗어나 전사되어 발광 소자(120)가 제거된 상태일 수 있다. 이에, 제1 서브 화소(SP1)는 발광 소자(120)가 배치되지 않은 불량 서브 화소(DSP)가 될 수 있다.
그리고 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 표시 패널(PN) 전체에 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)까지 형성한 후, 불량 서브 화소(DSP)에만 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 추가로 형성하고, 추가 발광 소자(130)를 전사하여 불량 서브 화소(DSP)를 리페어할 수 있다.
구체적으로, 도 6을 참조하면, 불량 서브 화소(DSP)의 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)이 배치된다. 제1 연결 전극(CE1) 상에 제1 본딩 전극(BE1)이 배치되고, 제2 연결 전극(CE2) 상에 제2 본딩 전극(BE2)이 배치될 수 있다. 제1 본딩 전극(BE1)은 제1 연결 전극(CE1)과 추가 발광 소자(130)의 제2 추가 전극(135)을 전기적으로 연결하고, 제2 본딩 전극(BE2)은 제2 연결 전극(CE2)과 추가 발광 소자(130)의 제1 추가 전극(134)을 전기적으로 연결할 수 있다. 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)은 추가 발광 소자(130)를 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 접착 본딩이 가능하면서 반사율이 높은 도전성 물질로 이루어질 수 있다. 예를 들어, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)은 은 페이스트(Ag paste)나 인듐(Indium) 등으로 이루어질 수 있다.
한편, 제1 연결 전극(CE1)의 상부에 배치된 제1 본딩 전극(BE1)의 상측 부분과 제2 연결 전극(CE2)의 상부에 배치된 제2 본딩 전극(BE2)의 상측 부분은 역테이퍼 형상으로 형성될 수 있다. 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 형성 시, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 형성된 포토 레지스트 패턴(PR)의 경사면에 의해 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)의 상측 부분이 역테이퍼 형상으로 이루어질 수 있으며, 보다 상세한 설명은 도 7a 내지 도 7d를 참조하여 후술하기로 한다.
제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 추가 발광 소자(130)가 배치된다. 추가 발광 소자(130)는 제1 추가 반도체층(131), 추가 발광층(132), 제2 추가 반도체층(133), 제1 추가 전극(134), 제2 추가 전극(135) 및 추가 봉지막(136)을 포함한다.
제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 제2 추가 반도체층(133)이 배치되고, 제2 추가 반도체층(133) 상에 제1 추가 반도체층(131)이 배치된다. 제1 추가 반도체층(131)은 제2 추가 반도체층(133)의 외측으로 돌출되어, 하면의 일부분이 제2 추가 반도체층(133)으로부터 노출될 수 있다. 제1 추가 반도체층(131) 및 제2 추가 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 추가 반도체층(131) 및 제2 추가 반도체층(133) 각각은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 n형 및 p형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘, 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄, 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 추가 반도체층(131)과 제2 추가 반도체층(133) 사이에 추가 발광층(132)이 배치된다. 추가 발광층(132)은 제1 추가 반도체층(131) 및 제2 추가 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 추가 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 추가 반도체층(133)으로부터 노출된 제1 추가 반도체층(131)의 하면에 제1 추가 전극(134)이 배치된다. 제1 추가 전극(134)은 추가 발광층(132) 및 제2 추가 반도체층(133)으로부터 노출된 제1 추가 반도체층(131) 하면에 배치될 수 있다. 제1 추가 전극(134)은 구동 트랜지스터와 제1 추가 반도체층(131)을 전기적으로 연결하기 위한 전극이다. 제1 추가 전극(134)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 추가 반도체층(133) 하면에 제2 추가 전극(135)이 배치된다. 제2 추가 전극(135)은 전원 배선과 제2 추가 반도체층(133)을 전기적으로 연결하기 위한 전극이다. 제2 추가 전극(135)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
이에, 발광 소자(120)는 한 쌍의 전극이 상부에 배치된 수평형(lateral) 구조의 LED 칩인 반면, 추가 발광 소자(130)는 한 쌍의 전극이 하부에 배치된 플립 칩(filp chip) 구조의 LED 칩으로, 발광 소자(120)와 추가 발광 소자(130)는 서로 다른 타입의 발광 소자(120)로 구성될 수 있다.
다음으로, 제1 추가 반도체층(131), 추가 발광층(132), 제2 추가 반도체층(133), 제1 추가 전극(134) 및 제2 추가 전극(135)을 둘러싸는 봉지막(126)이 배치된다. 봉지막(126)은 절연 물질로 이루어져, 제1 추가 반도체층(131), 추가 발광층(132) 및 제2 추가 반도체층(133)을 보호할 수 있다. 그리고 추가 봉지막(136)에는 제1 추가 전극(134) 및 제2 추가 전극(135)을 노출시키는 컨택홀이 형성되어, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)과 제1 추가 전극(134) 및 제2 추가 전극(135)이 전기적으로 연결될 수 있다.
한편, 제1 추가 반도체층(131)의 측면 일부는 봉지막(126)으로부터 노출될 수도 있다. 상술한 바와 같이, 웨이퍼 상에서 제조된 발광 소자(120)를 웨이퍼로부터 분리하는 과정에서 추가 봉지막(136)의 일부분이 뜯길 수 있다. 예를 들어, 추가 발광 소자(130)의 제1 추가 반도체층(131)의 상측 엣지에 인접한 추가 봉지막(136)의 일부분은 발광 소자(120)와 웨이퍼의 분리 과정에서 뜯겨 나가 제1 추가 반도체층(131)의 측면의 상측 일부분이 외부에 노출될 수 있다. 다만, 추가 발광 소자(130)는 추가 발광 소자(130) 아래에 배치된 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)에 제1 추가 전극(134) 및 제2 추가 전극(135)을 본딩하는 방식으로 화소 회로와 전원 배선에 연결되므로, 추가 봉지막(136)으로부터 노출된 제1 추가 반도체층(131)에 의한 쇼트 불량이 최소화될 수 있다.
마지막으로, 추가 발광 소자(130) 상에 보호층(118)이 형성되어, 추가 발광 소자(130)를 외부로부터 보호할 수 있다.
한편, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)은 제3 평탄화층(117)의 컨택홀 형성 공정으로 인한 공극을 채우도록 구성되는 동시에 추가 발광 소자(130)를 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)에 연결할 수 있다. 구체적으로, 발광 소자(120)의 제1 전극(124) 및 제2 전극(125)을 노출시키도록 제3 평탄화층(117)에 컨택홀을 형성하는 공정을 진행할 때, 불량 서브 화소(DSP)에서도 제3 평탄화층(117)의 컨택홀이 형성된다. 이에, 컨택홀 형성 공정에서 불량 서브 화소(DSP)에서 제3 평탄화층(117)의 홈이 형성될 수 있다.
그리고 제3 평탄화층(117)에 컨택홀 및 홈을 형성한 후, 기판(110) 전면에 도전층을 형성하고, 이를 패터닝하여 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 형성할 수 있다. 불량 서브 화소(DSP)에서는 제3 평탄화층(117)의 홈의 형상을 따라 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 형성되어, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 오목한 형상으로 형성될 수 있다.
다만, 홈에 의해 오목한 형상을 갖는 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 바로 추가 발광 소자(130)를 배치하는 경우, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분에 공극이 형성될 수 있다. 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 평평하게 형성되지 않으므로 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)에 추가 발광 소자(130)의 제1 추가 전극(134) 및 제2 추가 전극(135)이 제대로 연결되지 않을 수도 있고, 홈 내부에 산소나 수분이 존재하는 공극이 형성되어 표시 패널(PN) 내부의 각종 금속층(ML)들이 산화되는 불량이 발생할 수도 있다.
이에, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 제3 평탄화층(117)의 홈에 의해 형성된 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분을 채우는 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 형성하여 공극을 제거할 수 있다. 또한, 평평한 상면을 갖는 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 추가 발광 소자(130)가 용이하게 접착 고정되며, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)에 전기적으로 연결될 수 있어, 추가 발광 소자(130)의 점등 불량을 최소화할 수 있다. 또한, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)은 반사율이 높은 도전성 물질로 형성되어, 추가 발광 소자(130)에서 발광된 광을 표시 패널(PN) 상부로 반사할 수 있다. 따라서, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)이 반사층(RF)과 같이 기능하여 표시 장치(100)의 광효율이 향상될 수 있다.
이하에서는 도 7a 내지 도 7d를 참조하여 본 명세서의 일 실시예에 따른 표시 장치(100)의 제조 방법을 설명하기로 한다.
도 7a 내지 도 7d는 본 명세서의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정도이다. 도 7a 내지 도 7d는 불량 서브 화소(DSP)가 발생한 경우, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 형성하고, 추가 발광 소자(130)를 전사하여 불량 서브 화소(DSP)를 리페어하는 리페어 공정을 설명하기 위한 도면이다.
도 7a를 참조하면, 발광 소자(120)를 접착층(AD) 상에 전사하는 전사 공정이 완료되면, 불량 서브 화소(DSP)를 포함하는 복수의 서브 화소(SP) 전체에 제2 평탄화층(116) 및 제3 평탄화층(117)을 형성한다. 그리고 제3 평탄화층(117)에 발광 소자(120)의 제1 전극(124) 및 제2 전극(125)을 노출시키는 컨택홀을 형성하고, 제3 평탄화층(117) 상에 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 형성한다. 이때, 불량 서브 화소(DSP)에는 발광 소자(120)가 없으나, 컨택홀 형성 공정에서 제3 평탄화층(117)에 홈(117G)이 함께 형성될 수 있다. 불량 서브 화소(DSP)의 위치를 고려한 컨택홀 형성을 위한 마스크 제작이 어렵기 때문에, 불량 서브 화소(DSP)를 포함하는 복수의 서브 화소(SP) 전체에서 컨택홀이 형성될 수 있다. 그리고 불량 서브 화소(DSP)의 제3 평탄화층(117)의 컨택홀이자 홈(117G) 상에도 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 형성될 수 있다.
이어서, 기판(110) 전면에 포토 레지스트층을 형성하고, 불량 서브 화소(DSP)의 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분을 노출시키는 포토 레지스트 패턴(PR)을 형성한다. 불량 서브 화소(DSP)의 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분이자 제3 평탄화층(117)의 홈(117G)만 포토 레지스트 패턴(PR)으로부터 노출될 수 있다. 이때, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 배치된 포토 레지스트 패턴(PR)의 측면 부분이 경사면으로 형성될 수 있다.
도 7b를 참조하면, 포토 레지스트 패턴(PR) 상에서 기판(110) 전면에 금속층(ML)을 형성한다. 금속층(ML)은 포토 레지스트 패턴(PR)을 덮으면서 홈(117G) 상의 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분을 채우도록 배치될 수 있다. 금속층(ML)은 은(Ag)이나 인듐(Indium)과 같은 고반사율의 금속 물질로 이루어질 수 있다. 예를 들어, 금속층(ML)은 프린팅 방식이나 잉크젯 코팅 방식으로 은 페이스트(Ag Paste)를 도포하여 형성되거나, 인듐(Indium)을 증착하여 형성될 수 있다.
다음으로, 도 7c를 참조하면, 포토 레지스트 패턴(PR)의 박리(strip) 공정을 진행한다. 포토 레지스트 패턴(PR)을 제거하는 과정에서 포토 레지스트 패턴(PR)을 덮는 금속층(ML)의 일부분 역시 함께 제거될 수 있다. 따라서, 포토 레지스트 패턴(PR)에 중첩하지 않은 금속층(ML)의 일부분, 즉, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분, 즉, 홈(117G)을 채우는 금속층(ML)만이 기판(110) 상에 남아 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)으로 형성될 수 있다.
이때, 금속층(ML)은 경사면인 포토 레지스트의 측면에 접할 수 있다. 그리고 포토 레지스트 패턴(PR)이 제거되며, 금속층(ML)의 측면이자 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 각각의 측부가 경사면으로 형성되어 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)의 상측 부분이 역테이퍼 형상으로 형성될 수 있다.
마지막으로, 도 7d를 참조하면, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 추가 발광 소자(130)를 전사한다. 압력 또는 열을 가하는 방식으로 추가 발광 소자(130)를 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 고정할 수 있다. 따라서, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)에 추가 발광 소자(130)를 연결함으로써 불량 서브 화소(DSP)를 리페어할 수 있다.
따라서, 본 명세서의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법에서는, 불량 서브 화소(DSP)에서 제3 평탄화층(117)의 홈(117G)을 채우는 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 형성하여 추가 발광 소자(130)를 안정적으로 화소 회로에 연결할 수 있다. 불량 서브 화소(DSP)에서 제3 평탄화층(117)의 홈(117G) 부분 상에 형성된 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 오목하게 형성되어, 추가 발광 소자(130)의 제1 추가 전극(134) 및 제2 추가 전극(135)과의 접촉 면적 확보가 어렵다. 그러나, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분이자 홈(117G)을 채우는 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 형성하여, 제1 추가 전극(134) 및 제2 추가 전극(135)과의 접촉 면적을 향상시킬 수 있고, 추가 발광 소자(130)를 안정적으로 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)에 전기적으로 연결할 수 있다. 또한, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)이 홈(117G) 내측을 채우도록 배치되므로, 홈(117G)에 형성되는 공극을 제거할 수 있고, 수분 및 산소로부터 표시 패널(PN) 내부의 구성을 보호할 수 있다. 따라서, 불량 서브 화소(DSP)에 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)의 오목한 부분을 채우는 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)을 형성하여 불량 서브 화소(DSP)를 용이하게 리페어할 수 있고, 리페어 공정의 신뢰성을 향상시킬 수 있다.
도 8은 본 명세서의 다른 실시예에 따른 표시 장치의 개략적인 확대 평면도이다. 도 9는 본 명세서의 다른 실시예에 따른 표시 장치의 리페어 서브 화소의 단면도이다. 도 8 및 도 9의 표시 장치(800)는 도 1 내지 도 6의 표시 장치(100)와 비교하여 서브 화소(SP)의 구성이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8을 참조하면, 하나의 화소(PX)는 복수의 서브 화소(SP)를 포함한다. 그리고 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 리페어 서브 화소(SPR)를 포함한다. 예를 들어, 하나의 화소(PX)는 하나의 제1 서브 화소(SP1), 하나의 제2 서브 화소(SP2), 하나의 제3 서브 화소(SP3) 및 하나의 리페어 서브 화소(SPR)로 이루어질 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 어느 하나에 발광 소자(120)의 전사 불량이 발생한 경우, 리페어 서브 화소(SPR)를 이용해 불량 서브 화소(DSP)를 리페어할 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 어느 하나에 발광 소자(120)가 미전사되거나, 정위치를 벗어나 발광 소자(120)가 전사되어 암점 불량이 발생한 경우, 후속 공정에서 리페어 서브 화소(SPR)에 추가 발광 소자(130)를 전사하여 불량 서브 화소(DSP)를 대체할 수 있다.
도 9를 참조하면, 리페어 서브 화소(SPR)에는 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)이 배치될 수 있다. 만약, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 모두 정상적으로 발광 소자(120)가 전사되면, 리페어 서브 화소(SPR)에는 별도의 추가 발광 소자(130)가 배치되지 않을 수 있다. 이에, 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 바로 보호층(118)이 형성될 수 있다.
반대로, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 어느 하나에 전사 불량이 발생한 경우, 리페어 서브 화소(SPR)의 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 추가 발광 소자(130)를 전사할 수 있고, 불량 서브 화소(DSP)를 대신하여 리페어 서브 화소(SPR)가 구동될 수 있다.
따라서, 본 명세서의 다른 실시예에 따른 표시 장치(800)는 불량 서브 화소(DSP) 발생 시, 이를 대체하기 위한 별도의 리페어 서브 화소(SPR)를 더 포함할 수 있다. 리페어 서브 화소(SPR)에는 발광 소자(120)가 전사되지 않고, 접착층(AD) 상에 제2 평탄화층(116), 제3 평탄화층(117), 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2)이 형성될 수 있다. 그리고 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 발광 소자(120)의 전사 불량이 발생한 경우, 리페어 서브 화소(SPR)의 제1 본딩 전극(BE1) 및 제2 본딩 전극(BE2) 상에 추가 발광 소자(130)를 전사하여 불량 서브 화소(DSP) 대신 리페어 서브 화소(SPR)가 구동될 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 화소가 정의된 기판, 기판 상에 배치된 접착층, 복수의 서브 화소 중 적어도 일부에서 접착층 상에 배치된 복수의 발광 소자, 접착층 및 복수의 발광 소자 상에 배치된 평탄화층, 및 복수의 서브 화소 중 적어도 일부에서 평탄화층 상에 배치된 추가 발광 소자를 포함하고, 복수의 발광 소자와 추가 발광 소자는 서로 다른 서브 화소에 배치된다.
본 명세서의 다른 특징에 따르면, 복수의 발광 소자 각각은, 접착층 상의 제1 반도체층, 제1 반도체층 상의 제2 반도체층, 제1 반도체층과 제2 반도체층 사이의 발광층, 제1 반도체층 상의 제1 전극, 및 제2 반도체층 상의 제2 전극을 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 추가 발광 소자는, 제1 추가 반도체층, 제1 추가 반도체층 아래의 제2 추가 반도체층, 제1 추가 반도체층과 제2 추가 반도체층 사이의 추가 발광층, 제1 추가 반도체층의 아래에 배치된 제1 추가 전극, 및 제2 추가 반도체층 아래에 배치된 제2 추가 전극을 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 화소 각각에서 평탄화층 상에 배치된 제1 연결 전극, 및 복수의 서브 화소 각각에서 평탄화층 상에 배치되고, 제1 연결 전극과 이격되어 배치된 제2 연결 전극을 더 포함하고, 제1 연결 전극은 제1 전극 및 제1 추가 전극과 전기적으로 연결되고, 제2 연결 전극은 제2 전극 및 제2 추가 전극과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 평탄화층은 복수의 서브 화소 중 추가 발광 소자가 배치된 서브 화소에서 제1 추가 전극 및 제2 추가 전극 각각과 중첩하는 홈을 더 포함하고, 제1 연결 전극 및 제2 연결 전극은 홈을 따라 오목한 형상으로 형성될 수 있다.
본 명세서의 또 다른 특징에 따르면, 홈에서 제1 연결 전극과 제1 추가 전극 사이에 배치된 제1 본딩 전극, 및 홈에서 제2 연결 전극과 제2 추가 전극 사이에 배치된 제2 본딩 전극을 더 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 본딩 전극 및 제2 본딩 전극은 상측 부분이 제1 연결 전극 및 제2 연결 전극의 상부에 배치되고, 제1 본딩 전극 및 제2 본딩 전극의 상측 부분은 역테이퍼 형상으로 이루어질 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 연결 전극 및 제2 연결 전극은 투명 도전성 물질로 이루어지고, 제1 본딩 전극 및 제2 본딩 전극은 불투명 도전성 물질로 이루어질 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 발광 소자는 제1 본딩 전극 및 제2 본딩 전극과 서로 다른 서브 화소에 배치될 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 화소는, 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 하나 이상의 불량 서브 화소를 포함하고, 복수의 발광 소자는 복수의 제1 서브 화소, 복수의 제2 서브 화소 및 복수의 제3 서브 화소에 배치되고, 추가 발광 소자는 불량 서브 화소에 배치될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 본딩 전극, 제2 본딩 전극은 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 불량 서브 화소 중 불량 서브 화소에 배치될 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 화소는, 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 복수의 리페어 서브 화소를 포함하고, 복수의 발광 소자는 복수의 제1 서브 화소, 복수의 제2 서브 화소 및 복수의 제3 서브 화소에 배치되고, 추가 발광 소자는 복수의 리페어 서브 화소 중 일부의 리페어 서브 화소에만 배치될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 본딩 전극 및 제2 본딩 전극은 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 복수의 리페어 서브 화소 중 복수의 리페어 서브 화소에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
TD: 타일링 표시 장치
100, 800: 표시 장치
PN: 표시 패널
GD: 게이트 구동부
DD: 데이터 구동부
TC: 타이밍 컨트롤러
DL: 데이터 배선
SL: 스캔 배선
AA: 표시 영역
NA: 비표시 영역
PAD1: 제1 패드 전극
PAD2: 제2 패드 전극
SRL: 사이드 배선
PX: 화소
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
DSP: 불량 서브 화소
SPR: 리페어 서브 화소
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 제1 층간절연층
114: 제2 층간절연층
115: 제1 평탄화층
116: 제2 평탄화층
117: 제3 평탄화층
117G: 홈
118: 보호층
120: 발광 소자
121: 제1 반도체층
122: 발광층
123: 제2 반도체층
124: 제1 전극
125: 제2 전극
126: 봉지막
130: 추가 발광 소자
131: 제1 추가 반도체층
132: 추가 발광층
133: 제2 추가 반도체층
134: 제1 추가 전극
135: 제2 추가 전극
136: 추가 봉지막
LS: 차광층
DT: 구동 트랜지스터
ACT: 액티브층
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
LE: 보조 전극
RF: 반사층
AD: 접착층
BB: 뱅크
CE1: 제1 연결 전극
CE2: 제2 연결 전극
BE1: 제1 본딩 전극
BE2: 제2 본딩 전극
PR: 포토 레지스트 패턴
ML: 금속층

Claims (13)

  1. 복수의 서브 화소를 포함하는 화소가 정의된 기판;
    상기 기판 상에 배치된 접착층;
    상기 복수의 서브 화소 중 적어도 일부에서 상기 접착층 상에 배치된 복수의 발광 소자;
    상기 접착층 및 상기 복수의 발광 소자 상에 배치된 평탄화층; 및
    상기 복수의 서브 화소 중 적어도 일부에서 상기 평탄화층 상에 배치된 추가 발광 소자를 포함하고,
    상기 복수의 발광 소자와 상기 추가 발광 소자는 서로 다른 서브 화소에 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 발광 소자 각각은,
    상기 접착층 상의 제1 반도체층;
    상기 제1 반도체층 상의 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이의 발광층;
    상기 제1 반도체층 상의 제1 전극; 및
    상기 제2 반도체층 상의 제2 전극을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 추가 발광 소자는,
    제1 추가 반도체층;
    상기 제1 추가 반도체층 아래의 제2 추가 반도체층;
    상기 제1 추가 반도체층과 상기 제2 추가 반도체층 사이의 추가 발광층;
    상기 제1 추가 반도체층의 아래에 배치된 제1 추가 전극; 및
    상기 제2 추가 반도체층 아래에 배치된 제2 추가 전극을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 서브 화소 각각에서 상기 평탄화층 상에 배치된 제1 연결 전극; 및
    상기 복수의 서브 화소 각각에서 상기 평탄화층 상에 배치되고, 상기 제1 연결 전극과 이격되어 배치된 제2 연결 전극을 더 포함하고,
    상기 제1 연결 전극은 상기 제1 전극 및 상기 제1 추가 전극과 전기적으로 연결되고,
    상기 제2 연결 전극은 상기 제2 전극 및 상기 제2 추가 전극과 전기적으로 연결되는, 표시 장치.
  5. 제4항에 있어서,
    상기 평탄화층은 상기 복수의 서브 화소 중 상기 추가 발광 소자가 배치된 서브 화소에서 상기 제1 추가 전극 및 상기 제2 추가 전극 각각과 중첩하는 홈을 더 포함하고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 홈을 따라 오목한 형상으로 형성되는, 표시 장치.
  6. 제5항에 있어서,
    상기 홈에서 상기 제1 연결 전극과 상기 제1 추가 전극 사이에 배치된 제1 본딩 전극; 및
    상기 홈에서 상기 제2 연결 전극과 상기 제2 추가 전극 사이에 배치된 제2 본딩 전극을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 상측 부분이 상기 제1 연결 전극 및 상기 제2 연결 전극의 상부에 배치되고,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극의 상기 상측 부분은 역테이퍼 형상으로 이루어진, 표시 장치.
  8. 제6항에 있어서,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 투명 도전성 물질로 이루어지고,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 불투명 도전성 물질로 이루어진, 표시 장치.
  9. 제6항에 있어서,
    상기 복수의 발광 소자는 상기 제1 본딩 전극 및 상기 제2 본딩 전극과 서로 다른 서브 화소에 배치된, 표시 장치.
  10. 제6항에 있어서,
    상기 복수의 서브 화소는, 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 하나 이상의 불량 서브 화소를 포함하고,
    상기 복수의 발광 소자는 상기 복수의 제1 서브 화소, 상기 복수의 제2 서브 화소 및 상기 복수의 제3 서브 화소에 배치되고,
    상기 추가 발광 소자는 상기 불량 서브 화소에 배치된, 표시 장치.
  11. 제10항에 있어서,
    상기 제1 본딩 전극, 상기 제2 본딩 전극은 상기 복수의 제1 서브 화소, 상기 복수의 제2 서브 화소, 상기 복수의 제3 서브 화소 및 상기 불량 서브 화소 중 상기 불량 서브 화소에 배치되는, 표시 장치.
  12. 제6항에 있어서,
    상기 복수의 서브 화소는, 복수의 제1 서브 화소, 복수의 제2 서브 화소, 복수의 제3 서브 화소 및 복수의 리페어 서브 화소를 포함하고,
    상기 복수의 발광 소자는 상기 복수의 제1 서브 화소, 상기 복수의 제2 서브 화소 및 상기 복수의 제3 서브 화소에 배치되고,
    상기 추가 발광 소자는 상기 복수의 리페어 서브 화소 중 일부의 리페어 서브 화소에만 배치되는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 상기 복수의 제1 서브 화소, 상기 복수의 제2 서브 화소, 상기 복수의 제3 서브 화소 및 상기 복수의 리페어 서브 화소 중 상기 복수의 리페어 서브 화소에 배치되는, 표시 장치.
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