KR20240022436A - 전류 역류를 방지하는 회로 구조 - Google Patents

전류 역류를 방지하는 회로 구조 Download PDF

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Abstract

본 발명은 전원 변환 출력단과 리튬 배터리 충전의 입력단 사이에 있는 보호 회로에 관한 것으로, 구체적으로 전류 역류를 방지하는 회로 구조에 관련된 것이다. 본 발명에서 전류 역류를 방지하는 회로 구조는 전력 스위치 트랜지스터(M1), 비교기, 프런트 구동 회로를 포함한다. 전력 스위치 트랜지스터(M1)의 IN 단이 비교기의 비반전 입력단에 연결되고, 전력 스위치 트랜지스터(M1)의 OUT 단이 비교기의 반전 입력단에 연결되고, 비교기의 출력단과 프런트 구동 회로가 매칭 연결되며, 프런트 구동 회로와 전력 스위치 트랜지스터(M1)가 매칭 연결되어 전력 스위치 트랜지스터(M1)가 도통되도록 구동시키는 데 사용된다. 이는 연산 증폭기(S1)를 더 포함하고, 연산 증폭기(S1)의 피드백 단(B)과 전력 스위치 트랜지스터(M1)의 OUT 단이 서로 연결되고, 연산 증폭기(S1)의 전압 입력단(A)이 입력 전압에 연결되고, 상기 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮고, 연산 증폭기(S1)의 출력단과 프런트 구동 회로가 매칭 연결되는 특징을 지닌다. 상기 회로 구조는 정상적인 작동 중일 때 전력이 적게 소모되면서 역류 방지 기능이 떨어지는 문제가 발생하지 않는다.

Description

전류 역류를 방지하는 회로 구조
본 발명은 전원 변환 출력단과 리튬 배터리 충전의 입력단 사이에 있는 보호 회로에 관한 것으로, 구체적으로 전류 역류를 방지하는 회로 구조에 관련된 것이다.
기술의 발전으로 신재생에너지 자동차부터 무선 이어폰에 이르기까지 내부 전기 에너지의 원천인 리튬 배터리가 내장되어 있다. 이와 같이 광범위하게 적용되는 상황에서, 여러가지 복잡한 충전 환경에 적용하려면 전원 변환 출력단과 리튬 배터리 충전의 입력단 사이에는 다양한 유형의 보호 회로가 설치되어야 한다. 전류 역류를 방지하는 것 또한 매우 중대한 보호 기능에 해당한다.
오늘날 자주 사용되는 역류 방지 보호 구조에는 두가지 유형이 있다. 제1 유형은 전원 변환 출력단과 리튬 배터리 충전단 사이에 자연 역류 방지 전력 장치를 추가하여 실현하고, 이 유형의 장치로는 대표적으로 전력 레벨 쇼트키 다이오드(Power level Schottky diode)가 있다. 제1 유형의 역류 방지 보호 구조는 도 1에 도시된 바와 같이, 전력 스위치 트랜지스터(M1)은 프런트 구동 구조를 통해 이의 스위칭 상태를 제어하고, 전력 다이오드(D1)가 순방향으로 작동 시작되어야 할 때(IN은 OUT 전압보다 높다) 도통되고, 역류 방지가 필요할 때(OUT이 IN 전압보다 높다) 턴오프된다. 이 구조는 다이오드가 자연스럽게 순방향으로 도통되는 특성을 이용하였고, 구조가 간단하다. 하지만 다이오드의 순방향 도통 전압 강하가 크고, 정상적인 작업 과정에서 전력 소모량이 높다. 두번째 유형은 구동 모듈, 전력 스위치 모듈, 전압 샘플링 비교 모듈로 이루어진 하나의 제어 시스템을 만들어, 배터리단 전압이 전원 변환 출력단의 전압보다 높을 경우 전력 스위치 모듈이 즉시 차단되어 역류 방지 및 보호를 실현할 수 있다. 두번째 유형인 역류 방지 보호 구조는 도 2에 도시된 바와 같으며, 이는 비교기 회로(CMP), 프런트 구동 회로(Driver), 전력 스위치 트랜지스터(M1)으로 이루어져 있다. 여기에서, 전력 스위치 트랜지스터(M1)는 두 개의 동일한 MOSFET이 백투백(Back-to-Back) 직렬 연결되어 이루어지고, M1이 컷오프 상태일 때, 양방향 전류가 컷오프되는 것을 보장할 수 있다. 제2 유형인 역류 방지 구조는 제1 유형의 구조와는 달리, 제1 유형의 MOSFET+다이오드의 구조 대신 백투백 MOSFET을 선택하며, 순방향 도통 시 더 작은 도통 전압 강하를 구비하고, 도통 손실이 더 낮다. 비교기 회로가 OUT 단의 전압이 IN 단의 전압보다 높다는 것을 검출하면, 신호를 프런트 구동 회로(Driver)에 출력하고, 전력 스위치 트랜지스터가 턴오프되면 역류 방지 기능이 구현될 수 있다. 구체적인 작업 과정은 다음과 같다. OUT 전압이 IN 전압보다 다소 높은 경우, 역류 방지 기능이 트리거된 것으로 판단하고, 비교기는 제어 신호를 프런트 구동 회로(Driver)에 출력하여 전력 스위치 트랜지스터를 턴오프하는 한편, 비교기가 판단한 임계값을 OUT 전압이 IN 전압보다 다소 낮도록 조정되고; OUT 전압이 IN 전압보다 다소 낮은 경우, 비교기는 제어 신호를 프런트 구동 회로(Driver)에 출력한 후, 다시 전력 스위치 트랜지스터를 턴온한다. 실제 응용에서 제2 유형의 구조는서, 역류 방지 기능이 잘못 트리거되는 것을 방지(만약 외부 신호의 간섭으로 비교기 회로가 수집한 임의의 순간의 OUT 단 전압값이 IN 단 전압보다 높아진 경우)하기 위해, 일반적으로 비교기의 스위칭 임계값이 지체되도록 설계할 수 있다. 하지만 비교기의 스위칭 임계값이 지체되면 역류 방지 기능이 트리거되어 전력 스위치 트랜지스터 상태의 변화에 이르기까지 일정한 시간 지연이 발생한다. 지연된 시간 내에 전력 스위치 트랜지스터가 적시에 턴오프되지 못할 경우, IN 전압이 도통된 전력 트랜지스터를 통해 OUT 전압의 상승을 따를 수 있어 역류 방지 기능이 떨어지는 것을 방지할 수 있다.
본 발명은 기술 문제를 해결하기 위해 회로 구조가 정상적인 작동 중일 때 전력이 적게 소모되면서 역류 방지 기능이 떨어지는 문제가 발생하지 않는 전류 역류를 방지하는 회로 구조를 제공하는 것을 목적으로 한다.
본 발명은 상술한 기술 문제를 해결하기 위해 다음과 같은 기술 방안을 제공한다.
본 발명에서 전류 역류를 방지하는 회로 구조는 전력 스위치 트랜지스터(M1), 비교기, 프런트 구동 회로를 포함한다. 상기 전력 스위치 트랜지스터(M1)의 IN 단이 상기 비교기의 비반전 입력단에 연결되고, 상기 전력 스위치 트랜지스터(M1)의 OUT 단이 상기 비교기의 반전 입력단에 연결되고, 상기 비교기의 출력단과 상기 프런트 구동 회로가 매칭 연결되며, 상기 프런트 구동 회로와 전력 스위치 트랜지스터(M1)가 매칭 연결되어 전력 스위치 트랜지스터(M1)가 도통되도록 구동시키는 데 사용된다. 이는 연산 증폭기(S1)를 더 포함하고, 상기 연산 증폭기(S1)의 피드백 단(B)과 상기 전력 스위치 트랜지스터(M1)의 OUT 단이 서로 연결되고, 상기 연산 증폭기(S1)의 전압 입력단(A)이 입력 전압에 연결되고, 상기 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮고, 상기 연산 증폭기(S1)의 출력단과 상기 프런트 구동 회로가 매칭 연결되는 특징을 지닌다. 상기 연산 증폭기의 폐쇄 루프 네거티브 피드백 특성을 통해 상기 연산 증폭기(S1)의 상기 피드백 단(B)에 있는 전압이 상기 전압 입력단(A)의 전압을 따르므로, 상기 전력 스위치 트랜지스터(M1)에서 IN 단의 전압은 항시 상기 전력 스위치 트랜지스터(M1)의 OUT 단의 전압보다 크다.
여기에서, 상기 전력 스위치 트랜지스터(M1)은 두 개의 동일한 MOSFET이 백투백(Back-to-Back) 직렬 연결되어 이루어진다.
두 개의 상기 MOSFET의 기판(Substrate)에는 모두 기생 다이오드가 있고, 두 개의 상기 MOSFET의 한 세트의 소스 전극 및 드레인 전극이 서로 연결되고, 여기에서 하나의 상기 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 상기 전력 스위치 트랜지스터(M1)의 IN 단이고, 다른 하나의 상기 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 상기 전력 스위치 트랜지스터(M1)의 OUT 단이다.
상기 전력 스위치 트랜지스터(M1)의 IN 단이 저항(R)의 일단과 서로 연결되고, 상기 저항(R)의 다른 일단이 상기 연산 증폭기(S1)의 전압 입력단(A)와 서로 연결되어 상기 입력 전압이 형성될 수 있다.
상기 연산 증폭기(S1)의 전압 입력단(A)에 연결된 저항(R)의 일단이 전류원 (I)에 직렬로 연결된 후 접지된다.
상술한 방안을 통해 다음과 같은 유익한 효과를 얻을 수 있다.
본 발명에서 전류 역류를 방지하는 회로 구조에서 연산 증폭기(S1)의 피드백 단(B)와 전력 스위치 트랜지스터(M1)의 OUT 단이 서로 연결되고, 연산 증폭기(S1)의 전압 입력단(A)이 입력 전압에 연결되고, 상기 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮고, 연산 증폭기(S1)의 출력단과 프런트 구동 회로가 매칭 연결된다. 연산 증폭기의 폐쇄 루프 네거티브 피드백 특성을 통해 연산 증폭기(S1)의 피드백 단(B)에 있는 전압이 전압 입력단(A)의 전압을 따르므로, 전력 스위치 트랜지스터(M1)에서 IN 단의 전압은 항시 상기 전력 스위치 트랜지스터(M1)의 OUT 단의 전압보다 크다. 전류 역류를 방지하는 회로 구조는 본 발명의 배경 기술에 기재된 제2 유형 구조에 연산 증폭기 회로를 추가하여, 정상 도통 시 전력 소모가 적다. 또한, 연산 증폭기(S1)의 상기 피드백 단(B)에 있는 전압이 상기 전압 입력단(A)의 전압을 따르고, 이는 즉, 전력 스위치 트랜지스터(M1)의 OUT 단 전압과 입력 전압이 거의 동일하며, 외부에 간섭이 발생 시에는, 전력 스위치 트랜지스터(M1)에 있는 OUT 단의 전압 또한 변동이 발생되지 않아 전력 스위치 트랜지스터(M1)의 OUT 단의 전압이 항시 IN 단 전압보다 낮다. 따라서 비교기의 스위칭 임계값이 지체되도록 설계할 필요가 없으며, 전력 스위치 트랜지스터(M1)의 OUT 전압이 IN 단의 전압보다 높으면 비교기는 순간적으로 프런트 구동 회로를 턴오프할 수 있어, 전력 스위치 트랜지스터(M1)는 컷오프 상태가 되어 비교기의 스위칭 임계값의 지체로 인해 역류 방지 효과가 떨어지는 문제를 방지할 수 있다.
도 1은 배경 기술에서 제1 유형 역류 방지 구조의 회로를 나타내는 개략도이다.
도 2는 배경 기술에서 제2 유형 역류 방지 구조의 회로를 나타내는 개략도이다.
도 3은 본 발명에서 전류 역류를 방지하는 회로 구조를 나타내는 회로 개략도이다.
도 4는 입력 전압이 형성되는 것을 나타내는 개략도이다.
도 3과 도 4에 도시된 바와 같이, 본 발명에서 전류 역류를 방지하는 회로 구조는 전력 스위치 트랜지스터(M1), 비교기(2), 프런트 구동 회로(1), 연산 증폭기(S1)를 포함한다. 상기 전력 스위치 트랜지스터(M1)의 IN 단이 비교기(2)의 비반전 입력단에 연결되고, 상기 전력 스위치 트랜지스터(M1)의 OUT 단이 비교기(2)의 반전 입력단에 연결되고, 비교기(2)의 출력단과 프런트 구동 회로(1)가 매칭 연결되며, 프런트 구동 회로(1)와 전력 스위치 트랜지스터(M1)가 매칭 연결되어 전력 스위치 트랜지스터(M1)가 도통되도록 구동시키는 데 사용된다. 상기 연산 증폭기(S1)의 피드백 단(B)과 전력 스위치 트랜지스터(M1)의 OUT 단이 서로 연결되고, 연산 증폭기(S1)의 전압 입력단(A)이 입력 전압에 연결되고, 상기 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮고, 연산 증폭기(S1)의 출력단과 프런트 구동 회로(1)가 매칭 연결된다.
연산 증폭기의 폐쇄 루프 네거티브 피드백 특성을 통해 연산 증폭기(S1)의 피드백 단(B)에 있는 전압이 전압 입력단(A)의 전압을 따른다. 이는 즉, 피드백 단(B)의 전압과 전압 입력단(A)의 전압이 거의 동일하며, 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮으므로 전력 스위치 트랜지스터(M1)의 IN 단 전압이 전력 스위치 트랜지스터 M1의 OUT 단 전압보다 항시 높다는 사실을 보장할 수 있다.
상기 전력 스위치 트랜지스터(M1)는 두 개의 동일한 MOSFET이 백투백(Back-to-Back) 직렬 연결되어 이루어진다. 두 개의 상기 MOSFET의 기판(Substrate)에는 모두 기생 다이오드가 있고, 두 개의 MOSFET의 한 세트의 소스 전극 및 드레인 전극이 서로 연결되고, 여기에서 하나의 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 전력 스위치 트랜지스터(M1)의 IN 단이고, 다른 하나의 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 전력 스위치 트랜지스터(M1)의 OUT 단이다. 백투백 MOSFET이 순방향 도통 시, 도통 전압 강하가 작고, 도통 손실이 적다.
상기 전력 스위치 트랜지스터(M1)의 IN 단이 저항(R)의 일단과 서로 연결되고, 저항(R)의 다른 일단이 연산 증폭기(S1)의 전압 입력단(A)와 서로 연결되어 상기 입력 전압이 형성된다. 저항(R)을 이용해 전압 강하를 형성하여 상기 입력 전압이 IN 단 전압보다 낮게 형성되는 것을 보장하고, 구체적으로 입력 전압의 구체적인 값은 저항(R)의 저항 값과 관련이 있다.
연산 증폭기(S1)의 전압 입력단(A)에 연결된 저항(R)의 일단이 전류원(I)에 직렬로 연결된 후 접지된다. 전류원(I)을 채택하면 전류원이 도통된 후, 소속된 분기 회로의 전류가 전류원에서 출력된 전류이므로 입력 전압의 안정성을 보장할 수 있다.
구체적인 원리는 세가지 상황으로 나누어 설명할 수 있다. 설명을 용이하게 하기 위해, 예를 들어, A점의 전압이 IN 단 전압 50mV보다 낮고, 전력 스위치 트랜지스터가 저항 25mΩ에 도통되며, 비교기(2)의 역류 스위칭 임계값은 OUT단이 IN 단에 비해 10mV 낮게 설계된다.
1. 무부하 또는 경부하(underload)상태인 경우, 이때 연산 증폭기는 OUT 단의 폐쇄 루프 피드백을 통해 전력 스위치 트랜지스터가 포화 영역에서 작동되고, OUT 단은 IN 단에 비해 50mV 낮은 상태로 유지된다. 무부하와 경부하인 경우, 전력 트랜지스터가 포화 영역에 있어도 전력 스위치 트랜지스터의 전력이 적게 소모되고,
이며,
여기에서 Io는 OUT 단 부하의 전류이다.
2. 과부하 상태일 때 OUT 단의 부하 전류가 2A보다 클 경우, 연산 증폭기가 최대 출력의 변동 폭을 초과하고, 전력 스위치 트랜지스터는 선형 영역에서 작동하고, OUT 단의 전압은 부하가 증대됨에 따라 계속 감소하며, 이때 전력 스위치 트랜지스터의 전력 소모는 이다.
3. 역류 방지 상태일 때 외부 전원으로 IN 단 전압보다 50mV 낮은 점에서 OUT 전압을 상승시킬 경우 연산 증폭기가 최소 출력 변동폭을 초과하고, 전력 스위치 트랜지스터가 컷오프 영역에서 작동된다. OUT 전압이 IN 단 전압보다 10mV 낮게 상승된 경우, 비교기(CMP)(2)가 동시에 전력 스위치 트랜지스터(M1)의 프런트 구동 회로(1)를 턴오프하여 전력 스위치 트랜지스터가 컷오프 상태를 유지하도록 보장한다.

Claims (5)

  1. 전류 역류를 방지하는 회로 구조에 있어서,
    전력 스위치 트랜지스터(M1), 비교기(2), 프런트 구동 회로(1)를 포함하고; 상기 전력 스위치 트랜지스터(M1)의 IN 단이 상기 비교기(2)의 비반전 입력단에 연결되고, 상기 전력 스위치 트랜지스터(M1)의 OUT 단이 상기 비교기(2)의 반전 입력단에 연결되고, 상기 비교기(2)의 출력단과 상기 프런트 구동 회로(1)가 매칭 연결되며, 상기 프런트 구동 회로(1)와 전력 스위치 트랜지스터(M1)가 매칭 연결되어 전력 스위치 트랜지스터(M1)가 도통되도록 구동시키는 데 사용되고; 이는 연산 증폭기(S1)를 더 포함하고, 상기 연산 증폭기(S1)의 피드백 단(B)과 상기 전력 스위치 트랜지스터(M1)의 OUT 단이 서로 연결되고, 상기 연산 증폭기(S1)의 전압 입력단(A)이 입력 전압에 연결되고, 상기 입력 전압의 값이 전력 스위치 트랜지스터(M1)에 있는 IN 단의 전압 값보다 낮고, 상기 연산 증폭기(S1)의 출력단과 상기 프런트 구동 회로(1)가 매칭 연결되는 특징을 지니고; 상기 연산 증폭기의 폐쇄 루프 네거티브 피드백 특성을 통해 상기 연산 증폭기(S1)의 상기 피드백 단(B)에 있는 전압이 상기 전압 입력단(A)의 전압을 따르므로, 상기 전력 스위치 트랜지스터(M1)에서 IN 단의 전압은 항시 상기 전력 스위치 트랜지스터(M1)의 OUT 단의 전압보다 큰 것을 특징으로 하는 전류 역류를 방지하는 회로 구조.
  2. 제1항에 있어서,
    상기 전력 스위치 트랜지스터(M1)은 두 개의 동일한 MOSFET이 백투백(Back-to-Back) 직렬 연결되어 이루어지는 것을 특징으로 하는 전류 역류를 방지하는 회로 구조.
  3. 제2항에 있어서,
    두 개의 상기 MOSFET의 기판(Substrate)에는 기생 다이오드가 있고, 두 개의 상기 MOSFET의 한 세트의 소스 전극 및 드레인 전극이 서로 연결되고, 여기에서 하나의 상기 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 상기 전력 스위치 트랜지스터(M1)의 IN 단이고, 다른 하나의 상기 MOSFET에 있는 다른 하나의 소스 전극 및 드레인 전극이 상기 전력 스위치 트랜지스터(M1)의 OUT 단인 것을 특징으로 하는 전류 역류를 방지하는 회로 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전력 스위치 트랜지스터(M1)의 IN 단이 저항(R)의 일단과 서로 연결되고, 상기 저항(R)의 다른 일단이 상기 연산 증폭기(S1)의 전압 입력단(A)와 서로 연결되어 상기 입력 전압이 형성되는 것을 특징으로 하는 전류 역류를 방지하는 회로 구조.
  5. 제4항에 있어서,
    상기 연산 증폭기(S1)의 전압 입력단(A)에 연결된 저항(R)의 일단이 전류원 (I)에 직렬로 연결된 후 접지되는 것을 특징으로 하는 전류 역류를 방지하는 회로 구조.
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