KR20240019828A - 도핑된 반도체 브리지 구조물들을 갖는 3차원 메모리 디바이스 및 이들을 형성하는 방법 - Google Patents

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료스케 이토
아키히사 사이
켄조 이즈카
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샌디스크 테크놀로지스 엘엘씨
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Abstract

연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스는 기판 위에 형성되고, 메모리 요소들의 수직 스택들을 포함하는 메모리 개구 충전 구조물들은 수직으로 교번하는 시퀀스를 통해 형성된다. 후면 트렌치들이 형성되어 수직으로 교번하는 시퀀스를 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들로 분할한다. 브리지 구조물들이 후면 트렌치들의 각각 내에 형성된다. 브리지 구조물이 후면 트렌치들 내에 존재하는 동안 희생 재료 층들은 전기 전도성 층들로 대체된다.

Description

도핑된 반도체 브리지 구조물들을 갖는 3차원 메모리 디바이스 및 이들을 형성하는 방법
관련 출원
본 출원은 2021년 8월 19일자로 출원된 미국 정규출원 제17/406,463호의 일부계속출원(continuation-in-part application)인, 2021년 11월 19일자로 출원된 미국 정규출원 제17/530,861호의 우선권의 이익을 주장하며, 그 전체 내용은 모든 목적들을 위해 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것이고, 구체적으로 도핑된 반도체 브리지 구조물을 포함하는 3차원 메모리 디바이스 및 이를 형성하는 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 논문[T. Endoh et al., titled "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 개시내용의 양태에 따라, 3차원 메모리 디바이스가 제공되고, 이는: 후면 트렌치에 의해 서로로부터 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 한 쌍의 교번하는 스택들 - 교번하는 스택 쌍의 각각 및 후면 트렌치는 제1 수평 방향을 따라 측방향으로 연장됨 -; 교번하는 스택 쌍 중에서 각자의 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들의 어레이들; 메모리 개구들의 어레이들에 위치된 메모리 개구 충전 구조물들의 어레이들 - 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및 후면 트렌치 내에 위치되고 복수의 브리지 구조물들을 포함하는 후면 트렌치 충전 구조물을 포함한다.
본 개시내용의 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되고, 이는: 기판 위에 연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 메모리 개구의 어레이들을 형성하는 단계; 메모리 개구들의 어레이들에 메모리 개구 충전 구조물들의 어레이들을 형성하는 단계 - 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 후면 트렌치들을 형성하는 단계 - 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들은 후면 트렌치들에 의해 측방향으로 이격됨 -; 기판의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리에서 후면 트렌치들의 각각 내에 제1 도핑된 반도체 재료를 포함하는 제1 브리지 구조물들을 형성하는 단계; 기판의 상부 표면을 포함하는 수평 평면으로부터 제2 수직 거리에서 후면 트렌치들의 각각 내에 제2 도핑된 반도체 재료를 포함하는 제2 브리지 구조물들을 형성하는 단계 - 제2 수직 거리는 제1 수직 거리 미만임 -; 및 제1 및 제2 브리지 구조물들이 후면 트렌치들 내에 존재하는 동안 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함한다.
본 개시내용의 양태에 따라, 3차원 메모리 디바이스가 제공되고, 이는: 후면 트렌치에 의해 서로로부터 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 한 쌍의 교번하는 스택들 - 교번하는 스택 쌍의 각각 및 후면 트렌치는 제1 수평 방향을 따라 측방향으로 연장됨 -; 교번하는 스택 쌍 중에서 각자의 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들의 어레이들; 메모리 개구들의 어레이들에 위치된 메모리 개구 충전 구조물들의 어레이들 - 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및 후면 트렌치 내에 위치되고 도핑된 반도체 재료를 포함하는 적어도 하나의 브리지 구조물을 포함하는 후면 트렌치 충전 구조물을 포함한다.
본 개시내용의 다른 양태에 따라, 3차원 메모리 디바이스를 형성하는 방법이 제공되고, 이는: 기판 위에 연속적인 절연 층들 및 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 메모리 개구의 어레이들을 형성하는 단계; 메모리 개구들의 어레이들에 메모리 개구 충전 구조물들의 어레이들을 형성하는 단계 - 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 후면 트렌치들을 형성하는 단계 - 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들은 후면 트렌치들에 의해 측방향으로 이격됨 -; 후면 트렌치들의 각각 내에 도핑된 반도체 재료를 포함하는 하나 이상의 브리지 구조물들의 세트를 형성하는 단계; 및 적어도 하나의 브리지 구조물의 세트들이 후면 트렌치들 내에 존재하는 동안 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함한다.
도 1a는 본 개시내용의 일 실시예에 따른, 반도체 기판 상의 반도체 디바이스들, 하위 레벨 유전체 층들, 하위 금속 상호접속 구조물들, 및 공정중(in-process) 소스 레벨 재료 층들의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 1b는 도 1a의 제1 예시적인 구조체의 평면도이다. 힌지된(hinged) 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다.
도 1c는 도 1b의 수직 평면 C - C'를 따른 공정중 소스 레벨 재료 층들의 확대도이다.
도 2는 본 발명의 일 실시예에 따른, 제1 절연 층들 및 제1 스페이서 재료 층들의 제1 계층(tier) 교번하는 스택의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 제1 계층 계단 영역, 제1 역-단차형(retro-stepped) 유전체 재료 부분, 및 계층간 유전체 층을 패턴화한 후의 제1 예시적 구조물의 수직 단면도이다.
도 4a는 본 발명의 일 실시예에 따른, 제1 계층 메모리 개구들 및 제1 계층 지지 개구들의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 4b는 도 4a의 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 4a의 수직 단면도의 평면에 대응한다.
도 5는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 6은 본 발명의 일 실시예에 따른, 제2 절연 층들 및 제2 스페이서 재료 층들의 제2 계층 교번하는 스택, 제2 단차형 표면들, 및 제2 역-단차형 유전체 재료 부분의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 7a는 본 발명의 일 실시예에 따른, 제2 티어 메모리 개구들 및 제2 티어 지지 개구들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'을 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 7a의 수직 단면도의 평면에 대응한다.
도 8은 본 발명의 일 실시예에 따른, 티어간 메모리 개구들 및 티어간 지지 개구들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 9a 내지 도 9d는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 예시한다.
도 10은 본 발명의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 필라 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 11a는 본 개시내용의 일 실시예에 따른, 필라 공동들의 형성 후에 제1 예시적 구조물의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 11a의 수직 단면도의 평면에 대응한다.
도 12는 본 개시내용의 일 실시예에 따른, 유전체 필라 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 13a는 본 개시내용의 일 실시예에 따른, 접촉 레벨 유전체 층 및 후면 트렌치들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'를 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 13a의 수직 단면도의 평면에 대응한다.
도 14는 본 발명의 일 실시예에 따른, 후면 트렌치 스페이서들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 동안의 메모리 개구 충전 구조물들 및 후면 트렌치의 순차적 수직 단면도들을 도시한다.
도 16은 본 발명의 일 실시예에 따른, 소스 레벨 재료 층들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 17a는 본 발명의 일 실시예에 따른, 다양한 희생 충전 구조물들의 형성 이후의 예시적 구조물의 수직 단면도이다.
도 17b는 TMY의 붕소 도핑된 비정질 실리콘의 에칭 속도의 의존성을 도시하는 그래프이다.
도 18a는 본 개시내용의 일 실시예에 따른, 제1 패터닝된 포토레지스트 층의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 18b는 도 18a의 제1 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 18a의 수직 단면도의 평면에 대응한다.
도 19는 본 개시내용의 일 실시예에 따른, 반도체 후면 트렌치 충전 구조물들의 부분들 안으로의 붕소의 주입에 의한 브리지 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 20a는 본 개시내용의 일 실시예에 따른, 제2 패터닝된 포토레지스트 층의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 20b는 도 20a의 제1 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 20a의 수직 단면도의 평면에 대응한다.
도 21a는 반도체 후면 트렌치 충전 구조물들의 도핑되지 않은 부분들의 제거 이후의 제1 예시적 구조물의 수직 단면도이다.
도 21b는 도 21a의 제1 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 21a의 수직 단면도의 평면에 대응한다.
도 21c는 도 21b의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 22는 본 개시내용의 일 실시예에 따른, 후면 리세스(recess)들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 23a는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 23b는 도 23a의 수평 평면 B - B'를 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 23a의 수직 단면도의 평면에 대응한다.
도 24a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들 내의 후면 트렌치 충전 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 24b는 도 24a의 수평 평면 B - B'를 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 24a의 수직 단면도의 평면에 대응한다.
도 24c는 도 24b의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 24d는 도 24a 내지 도 24c의 제1 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 24a의 수직 단면도의 평면에 대응한다. 힌지된 수직 평면 C - C'는 도 24c의 수직 단면도의 평면에 대응한다.
도 24e는 도 24b 및 도 24d의 수직 평면 E - E'를 따르는 제1 예시적 구조물의 수직 단면도이다.
도 25는 본 개시내용의 일 실시예에 따른, 층 콘택트 비아 공동들 및 드레인 콘택트 비아 공동들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 26은 본 개시내용의 일 실시예에 따른, 희생 비아 공동 충전 구조물들의 제거 이후의 제1 예시적 구조물의 수직 단면도이다.
도 27a는 본 개시내용의 일 실시예에 따른, 다양한 콘택트 비아 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 27b는 도 27a의 수직 평면 B - B'를 따르는 제1 예시적 구조물의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 27a의 수직 단면도의 평면에 대응한다.
도 28은 본 개시내용의 일 실시예에 따른, 상위 금속 라인 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 29a는 본 개시내용의 일 실시예에 따른, 제1 패터닝된 포토레지스트 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 29b는 도 29a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 29a의 수직 단면도의 평면에 대응한다.
도 30은 본 개시내용의 일 실시예에 따른, 제1 붕소 주입 공정에 의한 제1 브리지 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 31a는 본 개시내용의 일 실시예에 따른, 제1 블록 레벨 포토레지스트 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 31b는 도 31a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 31a의 수직 단면도의 평면에 대응한다.
도 32a는 본 개시내용의 일 실시예에 따른, 제1 브리지 구조물들에 대해 반도체 후면 트렌치 충전 구조물들의 도핑되지 않은 부분들을 선택적으로 리세스한 후의 제2 예시적 구조물의 수직 단면도이다.
도 32b는 도 32a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 32a의 수직 단면도의 평면에 대응한다.
도 32c는 도 32b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 33a는 본 개시내용의 일 실시예에 따른, 제2 패터닝된 포토레지스트 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 33b는 도 33a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 33a의 수직 단면도의 평면에 대응한다.
도 34a는 본 개시내용의 일 실시예에 따른, 제2 붕소 주입 공정에 의한 제2 브리지 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 34b는 도 34a의 제2 예시적인 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 34a의 수직 단면도의 평면에 대응한다.
도 34c는 도 34b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 35a는 본 개시내용의 일 실시예에 따른, 제2 블록 레벨 포토레지스트 층의 형성 및 제1 및 제2 브리지 구조물들에 대한 반도체 후면 트렌치 충전 구조물들의 도핑되지 않은 부분들의 선택적 리세싱 이후의 제2 예시적 구조물의 수직 단면도이다.
도 35b는 도 35a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 35a의 수직 단면도의 평면에 대응한다.
도 35c는 도 35b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 36a는 본 개시내용의 일 실시예에 따른, 제3 패터닝된 포토레지스트 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 36b는 도 36a의 제2 예시적인 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 36a의 수직 단면도의 평면에 대응한다.
도 37a는 본 개시내용의 일 실시예에 따른, 제3 붕소 주입 공정에 의한 제3 브리지 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 37b는 도 37a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 37a의 수직 단면도의 평면에 대응한다.
도 37c는 도 37b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 38a는 본 개시내용의 일 실시예에 따른, 제3 블록 레벨 포토레지스트 층의 형성 및 제1, 제2, 및 제3 브리지 구조물들에 대한 반도체 후면 트렌치 충전 구조물들의 도핑되지 않은 부분들의 제거 이후의 제2 예시적 구조물의 수직 단면도이다.
도 38b는 도 38a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 38a의 수직 단면도의 평면에 대응한다.
도 38c는 도 38b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 39a는 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 39b는 도 39a의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 39a의 수직 단면도의 평면에 대응한다.
도 39c는 도 39b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 40a는 본 발명의 일 실시예에 따른, 전기 전도성 층들의 형성 후의 제2 예시적 구조물의 수직 단면도이다.
도 40b는 도 40a의 수평 평면 B - B'를 따르는 제2 예시적인 구조체의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 40a의 수직 단면도의 평면에 대응한다.
도 40c는 도 40b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 41a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들 내의 후면 트렌치 충전 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 41b는 도 41a의 수평 평면 B - B'를 따르는 제2 예시적인 구조체의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 41a의 수직 단면도의 평면에 대응한다.
도 41c는 도 41b의 수직 평면 C - C'를 따르는 제2 예시적인 구조물의 수직 단면도이다.
도 41d는 도 41a 내지 도 41c의 제2 예시적 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 41a의 수직 단면도의 평면에 대응한다. 힌지된 수직 평면 C - C'는 도 41c의 수직 단면도의 평면에 대응한다.
도 41e는 도 41b 및 도 41d의 수직 평면 E - E'를 따르는 제1 예시적 구조물의 수직 단면도이다.
도 42는 본 개시내용의 일 실시예에 따른, 층 콘택트 비아 공동들 및 드레인 콘택트 비아 공동들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 43은 본 개시내용의 일 실시예에 따른, 희생 비아 공동 충전 구조물들의 제거 이후의 제2 예시적 구조물의 수직 단면도이다.
도 44a는 본 개시내용의 일 실시예에 따른, 다양한 콘택트 비아 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 44b는 도 44a의 수직 평면 B - B'를 따르는 제2 예시적인 구조체의 수평 단면도이다. 힌지된 수직 평면 A - A'는 도 44a의 수직 단면도의 평면에 대응한다.
도 45는 본 개시내용의 일 실시예에 따른, 상위 금속 라인 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
3차원 NAND 메모리 디바이스 내의 절연 층들 및 전기 전도성 층들(예컨대, 워드 라인들)의 이웃하는 교번하는 스택들은 후면 트렌치들에 의해 측방향으로 이격될 수 있다. 후면 트렌치들은 희생 재료 층들을 전기 전도성 층들로 대체하는 동안 디바이스 구조물을 변형 또는 붕괴에 취약하게 만든다. 위에서 논의된 바와 같이, 본 개시내용의 실시예들은 provide a 도핑된 반도체 브리지 구조물들을 포함하는 3차원 메모리 디바이스 및 이를 형성하는 방법을 제공하며, 이들의 다양한 양태들이 본 명세서에 상세하게 설명된다. 도핑된 반도체 브리지 구조물들은 3차원 메모리 디바이스의 변형을 감소시키기 위해 사용될 수 있다. 본 개시내용의 실시예들은 다양한 반도체 디바이스들, 예컨대, 복수의 NAND 메모리 스트링들을 포함하는 3차원 메모리 어레이 디바이스들을 형성하는데 사용될 수 있다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에서 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 접속"된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 하부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 아래에 놓이고 제1 표면과 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직 방향에 직각인 방향을 따른 만곡을 포함할 수 있거나, 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 상부 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반적 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 x 107 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 변환되는 경우 전도성 재료가 되도록, 즉 1.0 x 105 S/m 초과인 전기 전도도를 제공하도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-5 S/m 내지 1.0 x 107 S/m 범위 내의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박형화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로들과 같은, 그 위에 제작된 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩 대 칩 접합(chip-to-chip bonding)에 의해 전반적으로 접합된 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은, 그 안의 다이들의 총 수만큼 많은 수의 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우에, 즉 메모리 요소들, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들을 포함하는 다이가 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1a 내지 도 1c를 참조하면, 본 개시내용의 일 실시예에 따른 제1 예시적 구조물이 도시되어 있다. 도 1c는 도 1a 및 도 1b에 도시된 공정중 소스 레벨 재료 층들(110')의 확대도이다. 제1 예시적 구조물은 기판(8) 및 그 위에 형성된 반도체 디바이스들(710)을 포함한다. 기판(8)은 적어도 그의 상위 부분에 기판 반도체 층(9)을 포함한다. 얕은 트렌치 격리 구조물들(720)은 기판 반도체 층(9)의 상위 부분에 형성되어 다른 반도체 디바이스들로부터의 전기적 격리를 제공할 수 있다. 반도체 디바이스들(710)은, 예를 들어, 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널 영역들(746), 및 게이트 구조물들(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 반도체 디바이스들(710)은, 후속적으로 형성될 메모리 구조물의 동작을 지원하기 위한 임의의 반도체 회로부를 포함할 수 있는데, 이는 전형적으로 드라이버 회로부로 지칭되며, 이는 주변 회로부로도 알려져 있다. 본 명세서에 사용되는 바와 같이, 주변 회로부는 워드 라인 디코더 회로부, 워드 라인 스위칭 회로부, 비트 라인 디코더 회로부, 비트 라인 감지 및/또는 스위칭 회로부, 전력 공급/분배 회로부, 데이터 버퍼 및/또는 래치, 또는 메모리 디바이스를 위한 메모리 어레이 구조물의 외부에서 구현될 수 있는 임의의 다른 반도체 회로부 중 임의의 것, 각각, 또는 모두를 지칭한다. 예를 들어, 반도체 디바이스들은, 후속적으로 형성될 3차원 메모리 구조물들의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 스위칭 디바이스들을 포함할 수 있다.
유전체 재료 층들은 반도체 디바이스들 위에 형성되는데, 이들은 본 명세서에서 하위 레벨 유전체 재료 층들(760)로 지칭된다. 하위 레벨 유전체 재료 층들(760)은, 예를 들어 유전체 라이너(762)(예컨대, 이동 이온들의 확산을 차단하고/하거나 아래에 놓인 구조물들에 적절한 응력을 인가하는 실리콘 질화물 라이너), 유전체 라이너(762) 위에 놓이는 제1 유전체 재료 층(764), 제1 유전체 재료 층(764) 위에 놓이는 실리콘 질화물 층(예컨대, 수소 확산 배리어)(766), 및 적어도 하나의 제2 유전체 층(768)을 포함할 수 있다.
하위 레벨 유전체 재료 층들(760)을 포함하는 유전체 층 스택은, 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드(landing pad)들 및 반도체 디바이스들의 다양한 노드들에 그리고 이들로부터 전기적 배선을 제공하는 하위 레벨 금속 상호접속 구조물들(780)에 대한 매트릭스로서 기능한다. 하위 레벨 금속 상호접속 구조물들(780)은 하위 레벨 유전체 재료 층들(760)의 유전체 층 스택 내에 형성되며, 실리콘 질화물 층(766) 아래에 위치되고 그의 하부 표면과 선택적으로 접촉하는 하위 레벨 금속 라인 구조물을 포함한다.
예를 들어, 하위 레벨 금속 상호접속 구조물들(780)은 제1 유전체 재료 층들(764) 내에 형성될 수 있다. 제1 유전체 재료 층들(764)은, 하위 레벨 금속 상호접속 구조물들(780)의 다양한 요소들이 순차적으로 형성되는 복수의 유전체 재료 층들일 수 있다. 제1 유전체 재료 층들(764)로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 실리콘 산질화물, 및 유전체 금속 산화물들(예컨대, 알루미늄 산화물) 중 임의의 것을 포함할 수 있다. 일 실시예에서, 제1 유전체 재료 층들(764)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다. 하위 레벨 금속 상호접속 구조물들(780)은 다양한 디바이스 콘택 비아 구조물들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 콘택들), 중간 하위 레벨 금속 라인 구조물들(784), 하위 레벨 금속 비아 구조물들(786), 및 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드들로서 기능하도록 구성된 랜딩 패드 레벨 금속 라인 구조물들(788)을 포함할 수 있다.
랜딩 패드 레벨 금속 라인 구조물들(788)은 (복수의 유전체 재료 층들일 수 있는) 제1 유전체 재료 층들(764)의 최상부 유전체 재료 층 내에 형성될 수 있다. 하위 레벨 금속 상호접속 구조물들(780) 각각은 금속성 질화물 라이너 및 금속 충전 구조물을 포함할 수 있다. 랜딩 패드 레벨 금속 라인 구조물들(788)의 상부 표면들 및 제1 유전체 재료 층들(764)의 최상부 표면은 화학적 기계적 평탄화와 같은 평탄화 공정에 의해 평탄화될 수 있다. 실리콘 질화물 층(766)은 랜딩 패드 레벨 금속 라인 구조물들(788)의 상부 표면들 및 제1 유전체 재료 층들(764)의 최상부 표면 바로 위에 형성될 수 있다.
적어도 하나의 제2 유전체 재료 층(768)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들을 포함할 수 있다. 적어도 하나의 제2 유전체 재료 층(768)으로부터 선택되는 각각의 유전체 재료 층은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 및 유기실리케이트 유리 중 임의의 것을 포함할 수 있다. 일 실시예에서, 적어도 하나의 제1 제2 재료 층(768)은 3.9의 도핑되지 않은 실리케이트 유리(실리콘 산화물)의 유전 상수를 초과하지 않는 유전 상수들을 갖는 유전체 재료 층들을 포함할 수 있거나, 또는 본질적으로 이들로 이루어질 수 있다.
금속성 재료의 선택적인 층 및 반도체 재료의 층이 적어도 하나의 제2 유전체 재료 층(768) 위에 또는 그의 패턴화된 리세스들 내에 침착될 수 있고, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(110')을 제공하도록 리소그래피 방식으로 패턴화된다. 선택적인 전도성 플레이트 층(6)은, 존재하는 경우, 공정중 소스 레벨 재료 층들(110') 내로 또는 그 밖으로 흐르는 전류에 대한 고전도도 전도 경로를 제공한다. 선택적인 전도성 플레이트 층(6)은 금속 또는 고농도로 도핑된 반도체 재료와 같은 전도성 재료를 포함한다. 선택적인 전도성 플레이트 층(6)은, 예를 들어, 3 nm 내지 100 nm 범위의 두께를 갖는 텅스텐 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 전도성 플레이트 층(6)의 상부 상에 확산 배리어 층으로서 금속 질화물 층(도시되지 않음)이 제공될 수 있다. 전도성 플레이트 층(6)은 완성된 디바이스에서 특수 소스 라인으로서 기능할 수 있다. 추가로, 전도성 플레이트 층(6)은 에칭 정지 층을 포함할 수 있고, 임의의 적합한 전도성 층, 반도체 층 또는 절연 층을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)은 금속성 화합물 재료, 예컨대 전도성 금속성 질화물(예컨대, TiN) 및/또는 금속(예컨대, W)을 포함할 수 있다. 선택적인 전도성 플레이트 층(6)의 두께는 5 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(110')은 소스 레벨 재료 층들을 형성하도록 후속적으로 변형되는 다양한 층들을 포함할 수 있다. 소스 레벨 재료 층들은, 형성 시에, 3차원 메모리 디바이스의 수직 전계 효과 트랜지스터들에 대한 공통 소스 영역으로서 기능하는 소스 콘택 층(source contact layer)을 포함한다. 일 실시예에서, 공정중 소스 레벨 재료 층들(110')은, 하부로부터 상부로, 하위 소스 레벨 반도체 층(112), 하위 희생 라이너(103), 소스 레벨 희생 층(104), 상위 희생 라이너(105), 상위 소스 레벨 반도체 층(116), 소스 레벨 절연 층(117), 및 선택적인 소스 선택 레벨 전도성 층(118)을 포함할 수 있다.
하위 소스 레벨 반도체 층(112) 및 상위 소스 레벨 재료 층(116)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 하위 소스 레벨 반도체 층(112) 및 상위 소스 레벨 반도체 층(116)의 전도성 유형은, 후속적으로 형성될 수직 반도체 채널들의 전도성과 반대일 수 있다. 예를 들어, 후속적으로 형성될 수직 반도체 채널들이 제1 전도성 유형의 도핑을 갖는 경우, 하위 소스 레벨 반도체 층(112) 및 상위 소스 레벨 반도체 층(116)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는다. 하위 소스 레벨 반도체 층(112) 및 상위 소스 레벨 반도체 층(116) 각각의 두께는 10 nm 내지 300 nm, 예컨대 20 nm 내지 150 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
소스 레벨 희생 층(104)은 하위 희생 라이너(103) 및 상위 희생 라이너(105)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 소스 레벨 희생 층(104)은 20% 초과의 게르마늄의 원자 농도를 갖는, 도핑되지 않은 비정질 실리콘 또는 실리콘-게르마늄 합금과 같은 반도체 재료를 포함할 수 있다. 소스 레벨 희생 층(104)의 두께는 30 nm 내지 400 nm, 예컨대 60 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
하위 희생 라이너(103) 및 상위 희생 라이너(105)는 소스 레벨 희생 층(104)의 제거 동안 에칭 정지 재료로서 기능할 수 있는 재료들을 포함한다. 예를 들어, 하위 희생 라이너(103) 및 상위 희생 라이너(105)는 실리콘 산화물, 실리콘 질화물, 및/또는 유전체 금속 산화물을 포함할 수 있다. 일 실시예에서, 하위 희생 라이너(103) 및 상위 희생 라이너(105) 각각은 두께가 2 nm 내지 30 nm 범위인 실리콘 산화물 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
소스 레벨 절연 층(117)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 소스 레벨 절연 층(117)의 두께는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)은 소스 선택 레벨 게이트 전극으로서 사용될 수 있는 전도성 재료를 포함할 수 있다. 예를 들어, 선택적인 소스 선택 레벨 전도성 층(118)은, 어닐 공정에 의해, 도핑된 폴리실리콘으로 후속적으로 변환될 수 있는, 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘과 같은 도핑된 반도체 재료를 포함할 수 있다. 선택적인 소스 선택 레벨 전도성 층(118)의 두께는 30 nm 내지 200 nm, 예컨대 60 nm 내지 100 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
공정중 소스 레벨 재료 층들(110')은 기판(8)(예컨대, 실리콘 웨이퍼) 상의 반도체 디바이스들의 서브세트 바로 위에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소가 제2 요소의 최상부 표면을 포함하는 수평 평면 위에 위치되고 제1 요소의 구역 및 제2 요소의 구역이 평면도에서 (즉, 기판(8)의 상부 표면에 수직인 수직 평면 또는 방향을 따라서) 지면 중첩부(areal overlap)를 갖는 경우, 제1 요소는 제2 요소 "바로 위"에 위치된다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(110')은, 스루-메모리 레벨 콘택트 비아 구조물들 및 스루-유전체 콘택트 비아 구조물들이 후속적으로 형성될 구역들에 개구들을 제공하도록 패턴화될 수 있다. 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(110')의 스택의 패턴화된 부분들은 3차원 메모리 스택 구조물들이 후속적으로 형성될 각각의 메모리 어레이 영역(100)에 존재한다.
선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(110')은, 워드 라인 전기 전도성 층들과 접촉하는 콘택트 비아 구조물들이 후속적으로 형성될 계단 영역(200) 위로 개구가 연장되도록 패턴화될 수 있다. 일 실시예에서, 계단 영역(200)은 제1 수평 방향(hd1)을 따라 메모리 어레이 영역(100)으로부터 측방향으로 이격될 수 있다. 제1 수평 방향(hd1)에 수직인 수평 방향은 본 명세서에서 제2 수평 방향(hd2)으로 지칭된다. 일 실시예에서, 선택적인 전도성 플레이트 층(6) 및 공정중 소스 레벨 재료 층들(110') 내의 추가 개구들은, 메모리 스택 구조물들을 포함하는 3차원 메모리 어레이가 후속적으로 형성될 메모리 어레이 영역(100)의 구역 내에 형성될 수 있다. 후속적으로 필드 유전체 재료 부분으로 충전되는 주변 디바이스 영역(400)이 계단 영역(200)에 인접하게 제공될 수 있다.
반도체 디바이스들(710) 및 하위 레벨 유전체 재료 층들(760)과 하위 레벨 금속 상호접속 구조물들(780)의 조합의 영역은 본 명세서에서 아래에 놓인 주변 디바이스 영역(700)으로 지칭되며, 이는 후속적으로 형성될 메모리 레벨 조립체 아래에 위치되고 메모리 레벨 조립체에 대한 주변 디바이스들을 포함한다. 하위 레벨 금속 상호접속 구조물들(780)은 하위 레벨 유전체 재료 층들(760) 내에 형성된다.
하위 레벨 금속 상호접속 구조물들(780)은 반도체 디바이스들(710)(예컨대, CMOS 디바이스들)의 활성 노드들(예컨대, 트랜지스터 활성 영역들(742) 또는 게이트 전극들(754))에 전기적으로 접속될 수 있고, 하위 레벨 유전체 재료 층들(760)의 레벨에 위치된다. 스루-메모리 레벨 콘택 비아 구조물들은 후속적으로 하위 레벨 금속 상호접속 구조물들(780) 바로 위에 형성되어, 후속적으로 형성될 메모리 디바이스들에 전기적 접속을 제공할 수 있다. 일 실시예에서, 하위 레벨 금속 상호접속 구조물들(780)의 패턴은, 랜딩 패드 레벨 금속 라인 구조물들(788)(이들은 하위 레벨 금속 상호접속 구조물들(780)의 최상부 부분에 위치된 하위 레벨 금속 상호접속 구조물들(780)의 서브세트임)이, 후속적으로 형성될 스루-메모리 레벨 콘택 비아 구조물들을 위한 랜딩 패드 구조물들을 제공할 수 있도록 선택될 수 있다.
도 2를 참조하면, 제1 재료 층들 및 제2 재료 층들의 교번하는 스택이 후속적으로 형성된다. 각각의 제1 재료 층은 제1 재료를 포함할 수 있고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함할 수 있다. 재료 층들의 적어도 다른 교번하는 스택이 후속하여 제1 재료 층들 및 제2 재료 층들의 교번하는 스택 위에 형성되는 경우에, 교번하는 스택은 본 명세서에서 제1-티어의 교번하는 스택으로 지칭된다. 제1-티어의 교번하는 스택의 레벨은 본 명세서에서 제1-티어 레벨로 지칭되고, 후속적으로 제1-티어 레벨 바로 위에 형성될 교번하는 스택의 레벨은 본 명세서에서 제2-티어 레벨로 지칭되는 식이다.
제1-티어의 교번하는 스택은 제1 재료 층들로서의 제1 절연 층(132), 및 제2 재료 층들로서의 제1 스페이서 재료 층들을 포함할 수 있다. 일 실시예에서, 제1 스페이서 재료 층들은 후속하여 전기 전도성 층들로 대체되는 희생 재료 층들일 수 있다. 다른 실시예에서, 제1 스페이서 재료 층들은 후속하여 다른 층들로 대체되지 않는 전기 전도성 층들일 수 있다. 본 개시내용은 희생 재료 층들이 전기 전도성 층들로 대체되는 실시예들을 사용하여 기재되지만, 스페이서 재료 층들이 전기 전도성 층들로서 형성되는 실시예들(이에 의해 대체 공정들을 수행할 필요성을 배제함)이 본 명세서에서 명확히 고려된다.
일 실시예에서, 제1 재료 층들 및 제2 재료 층들은 각각 제1 절연 층들(132) 및 제1 희생 재료 층들(142)일 수 있다. 일 실시예에서, 각각의 제1 절연 층(132)은 제1 절연 재료를 포함할 수 있고, 각각의 제1 희생 재료 층(142)은 제1 희생 재료를 포함할 수 있다. 교번하는 복수의 제1 절연 층들(132) 및 제1 희생 재료 층들(142)이 공정중 소스 레벨 재료 층들(110') 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "희생 재료"는 후속 처리 단계 동안 제거되는 재료를 지칭한다.
본 명세서에 사용되는 바와 같이, 제1 요소들 및 제2 요소들의 교번하는 스택은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수의 요소들 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수의 요소들 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 전반적으로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수의 요소들 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
제1-티어의 교번하는 스택(132, 142)은 제1 재료로 구성된 제1 절연 층들(132), 및 제1 재료와는 상이한 제2 재료로 구성된 제1 희생 재료 층들(142)을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 제1 절연 층들(132)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 제1 절연 층들(132)의 제1 재료는 실리콘 산화물일 수 있다.
제1 희생 재료 층들(142)의 제2 재료는 제1 절연 층들(132)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
제1 희생 재료 층들(142)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제1 희생 재료 층들(142)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일 실시예에서, 제1 절연 층들(132)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 제1 절연 층들(132)의 제1 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 제1 절연 층들(132)에 사용되는 경우, 테트라에틸오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 제1 희생 재료 층들(142)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제1 절연 층(132) 및 각각의 제1 희생 재료 층(142)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제1 절연 층(132) 및 제1 희생 재료 층(142)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제1-티어의 교번하는 스택(132, 142) 내의 각각의 제1 희생 재료 층(142)은 각자의 제1 희생 재료 층(142) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제1 절연 캡 층(170)이 후속적으로 제1 교번하는 스택(132, 142) 위에 형성된다. 제1 절연 캡 층(170)은 제1 절연 층(132)에 사용될 수 있는 임의의 유전체 재료일 수 있는 유전체 재료를 포함한다. 일 실시예에서, 제1 절연 캡 층(170)은 제1 절연 층(132)과 동일한 유전체 재료를 포함한다. 제1 절연 캡 층(170)의 두께는 20 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
도 3을 참조하면, 제1 절연 캡 층(170) 및 제1-티어의 교번하는 스택(132, 142)은 계단 영역(200) 내에 제1 계단형 표면들을 형성하도록 패턴화될 수 있다. 계단 영역(200)은, 제1 단차형 표면들이 형성되는 각자의 제1 단차형 구역, 및 추가적인 단차형 표면들이 (제1 계층 구조물 위에 후속하여 형성될) 제2 계층 구조물 및/또는 추가적인 계층 구조물들 내에 후속으로 형성될 제2 단차형 구역을 포함할 수 있다. 제1 단차형 표면들은, 예를 들어, 내부에 개구를 갖는 마스크 층(도시되지 않음)을 형성함으로써, 제1 절연 캡 층(170)의 레벨들 내에 공동을 에칭함으로써, 그리고 에칭된 영역 내의 에칭된 공동의 하부 표면 바로 아래에 위치된 제1 절연 층(132)과 제1 희생 재료 층(142)의 각각의 쌍을 에칭하는 것에 의해, 에칭된 영역을 반복적으로 확장시키고 공동을 수직으로 리세스함으로써 형성될 수 있다. 일 실시예에서, 제1 희생 재료 층들(142)의 상부 표면들은 제1 계단형 표면들에서 물리적으로 노출될 수 있다. 제1 계단형 표면들 위에 놓인 공동은 본 명세서에서 제1 계단형 공동으로 지칭된다.
유전체 충전 재료(예를 들어, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)가 제1 계단형 공동을 충전하도록 침착될 수 있다. 유전체 충전 재료의 잉여 부분들은 제1 절연 캡 층(170)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 단차형 표면들 위에 놓이는 영역을 충전하는 유전체 충전 재료의 나머지 부분은 제1 역-단차형 유전체 재료 부분(165)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 제1 계층 교번하는 스택(132, 142) 및 제1 역-단차형 유전체 재료 부분(165)은 집합적으로, 후속하여 수정되는 공정중 구조물인 제1 계층 구조물을 구성한다.
인터-티어 유전체 층(180)이 선택적으로 제1-티어 구조물(132, 142, 170, 165) 위에 침착될 수 있다. 인터-티어 유전체 층(180)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 일 실시예에서, 인터-티어 유전체 층(180)은 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층들(132)의 재료보다 더 큰 에칭 속도를 갖는 도핑된 실리케이트 유리를 포함할 수 있다. 예를 들어, 인터-티어 유전체 층(180)은 포스포실리케이트 유리를 포함할 수 있다. 인터-티어 유전체 층(180)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 사용될 수 있다.
도 4a 및 도 4b를 참조하면, 다양한 제1 티어 개구들(149, 129)이 티어간 유전체 층(180) 및 제1 티어 구조물(132, 142, 170, 165)을 관통하여 그리고 인-프로세스 소스 레벨 재료 층들(110') 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 인터-티어 유전체 층(180) 위에 적용될 수 있고, 리소그래피 방식으로 패터닝되어 이를 통해 다양한 개구들을 형성할 수 있다. 포토레지스트 층 내의 개구들의 패턴은, 다양한 제1 계층 개구들(149, 129)을 동시에, 즉, 제1 등방성 에치 공정 동안 형성하기 위해 제1 이방성 에치 공정에 의해 계층간 유전체 층(180) 및 제1 계층 구조물(132, 142, 170, 165)을 통해 그리고 공정중 소스 레벨 재료 층들(110') 내로 전사될 수 있다. 다양한 제1-티어 개구들(149, 129)은 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)을 포함할 수 있다. 제1 교번하는 스택(132, 142) 내의 단계들(S)의 위치들이 도 4b에 점선들로 예시되어 있다.
제1-티어 메모리 개구들(149)은 제1 교번하는 스택(132, 142) 내의 각각의 층을 통해 메모리 어레이 영역(100) 내에 형성되고 후속하여 메모리 스택 구조물들을 형성하는 데 사용되는 개구들이다. 제1-티어 메모리 개구들(149)은 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 제1-티어 메모리 개구들(149)의 클러스터들로 형성될 수 있다. 제1-티어 메모리 개구들(149)의 각각의 클러스터는 제1-티어 메모리 개구들(149)의 2차원 어레이로서 형성될 수 있다.
제1 티어 지지 개구들(129)은, 계단 영역(200) 내에 형성되고 후속적으로 지지 필라 구조물들을 형성하기 위해 채용되는 개구들이다. 제1 역단차형 유전체 재료 부분(165)을 관통하여 형성되는 제1 티어 지지 개구들(129)의 서브세트가 제1 단차형 표면들의 각자의 수평 표면을 관통하여 형성될 수 있다.
일 실시예에서, 제1 이방성 에치 공정은, 제1 계층 교번하는 스택(132, 142)의 재료들이 제1 역-단차형 유전체 재료 부분(165)의 재료와 동시에 에칭되는 초기 단계를 포함할 수 있다. 초기 에치 단계의 화학작용은, 제1 역-단차형 유전체 재료 부분(165)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제1 계층 교번하는 스택(132, 142) 내의 제1 및 제2 재료들의 에칭을 최적화하기 위해 교번할 수 있다. 제1 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제1-티어 개구들(149, 129)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다.
교번하는 스택(132, 142) 및 제1 역-단차형 유전체 재료 부분(165)을 통해 에칭한 후에, 제1 이방성 에치 공정의 말단 부분의 화학작용은, 공정중 소스 레벨 재료 층들(110')에 대한 평균 에칭 속도보다 더 높은 에칭 속도로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 통해 에칭하도록 선택될 수 있다. 예를 들어, 이방성 에치 공정의 말단 부분은, 공정중 소스 레벨 재료 층들(110')에서의 컴포넌트 층 내의 반도체 재료에 대해 선택적으로 적어도 하나의 제2 유전체 층(768)의 유전체 재료(들)를 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 제1 이방성 에치 공정의 말단 부분은 소스 선택 레벨 전도성 층(118), 소스 레벨 절연 층(117), 상위 소스 레벨 반도체 층(116), 상위 희생 라이너(105), 소스 레벨 희생 층(104), 및 하위 희생 라이너(103)를 통해, 그리고 적어도 부분적으로 하위 소스 레벨 반도체 층(112) 내로 에칭할 수 있다. 제1 이방성 에치 공정의 말단 부분은 공정중 소스 레벨 재료 층들(110')의 다양한 반도체 재료들을 에칭하기 위한 적어도 하나의 에치 화학작용을 포함할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
선택적으로, 인터-티어 유전체 층(180)의 레벨에서의 제1-티어 메모리 개구들(149) 및 제1-티어 지지 개구들(129)의 부분들은 등방성 에칭에 의해 측방향으로 확장될 수 있다. 이러한 경우에, 인터-티어 유전체 층(180)은 희석된 플루오르화수소산 내의 (도핑되지 않은 실리케이트 유리를 포함할 수 있는) 제1 절연 층(132)보다 더 큰 에칭 속도를 갖는 유전체 재료(예컨대, 붕규산염 유리)를 포함할 수 있다. 등방성 에칭(예컨대, HF를 사용하는 습식 에칭)이 인터-티어 유전체 층(180)의 레벨에서 제1-티어 메모리 개구들(149)의 측방향 치수들을 확장시키는 데 사용될 수 있다. 인터-티어 유전체 층(180)의 레벨에 위치된 제1-티어 메모리 개구들(149)의 부분들은 선택적으로, 후속적으로 제2-티어의 교번하는 스택을 통해 형성될(후속적으로 제2-티어 메모리 개구들의 형성 이전에 형성될) 제2-티어 메모리 개구들에 대해 더 큰 랜딩 패드를 제공하도록 확대될 수 있다.
도 5를 참조하면, 희생 제1-티어 개구 충전 부분들(148, 128)이 다양한 제1-티어 개구들(149, 129)에 형성될 수 있다. 예를 들어, 희생 제1-티어 충전 재료가 제1-티어 개구들(149, 129) 각각에 동시에 침착되어 침착된다. 희생 제1-티어 충전 재료는 후속하여 제1 절연 층들(132) 및 제1 희생 재료 층들(142)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1-티어 충전 재료는 실리콘(예컨대, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 족 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1-티어 충전 재료는 제1 절연 층들(132), 제1 절연 캡 층(170), 및 인터-티어 유전체 층(180)의 재료들보다 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 100:1 희석된 플루오르화수소산에서 치밀화된 TEOS 산화물(즉, 화학 기상 침착 공정에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속적으로 어닐링 공정에서 치밀화된 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 높은 에칭 속도를 갖는 붕규산염 유리, 또는 다공성 또는 비-다공성 유기실리케이트 유리를 포함할 수 있다. 이러한 경우, 희생 제1-티어 충전 재료를 침착하기 전에 얇은 에칭 정지 라이너(예를 들어, 1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 질화물 층)가 사용될 수 있다. 희생 제1-티어 충전 재료는 비-등각 침착 또는 등각 침착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1-티어 충전 재료는 애싱에 의해 후속적으로 제거될 수 있는 비정질 실리콘 또는 탄소-함유 재료(예를 들어, 비정질 탄소 또는 다이아몬드-형 탄소) 또는 제1 교번 스택(132, 142)의 재료들에 대해 후속적으로 선택적으로 제거될 수 있는 실리콘계 중합체를 포함할 수 있다.
침착된 희생 재료의 부분들은, 제1-티어의 교번하는 스택(132, 142)의 최상부 층 위로부터 예컨대 인터-티어 유전체 층(180) 위로부터 제거될 수 있다. 예를 들어, 희생 제1-티어 충전 재료는 평탄화 공정을 사용하여 인터-티어 유전체 층(180)의 상부 표면으로 리세스될 수 있다. 평탄화 공정은 리세스 에칭(recess etch), 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 인터-티어 유전체 층(180)의 상부 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1-티어 충전 재료의 나머지 부분들은 희생 제1-티어 개구 충전 부분들(148, 128)을 포함한다. 구체적으로, 제1-티어 메모리 개구(149) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 메모리 개구 충전 부분(148)을 구성한다. 제1-티어 지지 개구(129) 내의 희생 재료의 각각의 나머지 부분은 희생 제1-티어 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1-티어 개구 충전 부분들(148, 128)은 동시에, 즉, 희생 제1-티어 충전 재료를 침착하는 침착 공정 및 제1 교번하는 스택(132, 142) 위로부터(예컨대, 인터-티어 유전체 층(180)의 상부 표면 위로부터) 제1-티어 침착 공정을 제거하는 평탄화 공정을 포함하는 동일한 세트의 공정들 동안 형성된다. 희생 제1-티어 개구 충전 부분들(148, 128)의 상부 표면들은 인터-티어 유전체 층(180)의 상부 표면과 동일 평면 상에 있을 수 있다. 희생 제1-티어 개구 충전 부분들(148, 128) 각각은 내부에 공동들을 포함할 수 있거나 포함하지 않을 수 있다.
도 6을 참조하면, 제2-티어 구조물이 제1-티어 구조물(132, 142, 170, 148) 위에 형성될 수 있다. 제2-티어 구조물은 희생 재료 층들일 수 있는 절연 층들 및 스페이서 재료 층들의 추가의 교번하는 스택을 포함할 수 있다. 예를 들어, 재료 층들의 제2 교번하는 스택(232, 242)이 후속하여 제1 교번하는 스택(132, 142)의 상부 표면 상에 형성될 수 있다. 제2 교번하는 스택(232, 242)은 교번하는 복수의 제3 재료 층들 및 제4 재료 층들을 포함한다. 각각의 제3 재료 층은 제3 재료를 포함할 수 있고, 각각의 제4 재료 층은 제3 재료와는 상이한 제4 재료를 포함할 수 있다. 일 실시예에서, 제3 재료는 제1 절연 층(132)의 제1 재료와 동일할 수 있고, 제4 재료는 제1 희생 재료 층들(142)의 제2 재료와 동일할 수 있다.
일 실시예에서, 제3 재료 층들은 제2 절연 층들(232)일 수 있고, 제4 재료 층들은 제2 절연 층들(232)의 각각의 수직으로 이웃하는 쌍 사이의 수직 간격을 제공하는 제2 스페이서 재료 층들일 수 있다. 일 실시예에서, 제3 재료 층들 및 제4 재료 층들은 각각 제2 절연 층들(232) 및 제2 희생 재료 층들(242)일 수 있다. 제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료일 수 있다. 제2 희생 재료 층들(242)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다.
일 실시예에서, 각각의 제2 절연 층(232)은 제2 절연 재료를 포함할 수 있고, 각각의 제2 희생 재료 층(242)은 제2 희생 재료를 포함할 수 있다. 이러한 경우에, 제2 교번하는 스택(232, 242)은 교번하는 복수의 제2 절연 층들(232) 및 제2 희생 재료 층들(242)을 포함할 수 있다. 제2 절연 층들(232)의 제3 재료는, 예를 들어 화학 기상 침착(CVD)에 의해 침착될 수 있다. 제2 희생 재료 층들(242)의 제4 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
제2 절연 층들(232)의 제3 재료는 적어도 하나의 절연 재료일 수 있다. 제2 절연 층들(232)에 사용될 수 있는 절연 재료들은 제1 절연 층들(132)에 사용될 수 있는 임의의 재료일 수 있다. 제2 희생 재료 층들(242)의 제4 재료는 제2 절연 층들(232)의 제3 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 제2 희생 재료 층들(242)에 사용될 수 있는 희생 재료들은 제1 희생 재료 층들(142)에 사용될 수 있는 임의의 재료일 수 있다. 일 실시예에서, 제2 절연 재료는 제1 절연 재료와 동일할 수 있고, 제2 희생 재료는 제1 희생 재료와 동일할 수 있다.
제2 절연 층들(232) 및 제2 희생 재료 층들(242)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 제2 절연 층(232) 및 각각의 제2 희생 재료 층(242)에 대해 더 작은 두께 및 더 큰 두께가 사용될 수 있다. 제2 절연 층(232) 및 제2 희생 재료 층(242)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 사용될 수 있다. 일 실시예에서, 제2 교번하는 스택(232, 242) 내의 각각의 제2 희생 재료 층(242)은 각자의 제2 희생 재료 층(242) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
제2 계단형 영역 내의 제2 계단형 표면들은 적어도 하나의 마스킹 층의 패턴에 적합한 조정으로 제1 계단형 영역 내의 제1 계단형 표면들을 형성하는 데 사용되는 처리 단계들과 동일한 세트의 처리 단계들을 사용하여 계단 영역(200) 내에 형성될 수 있다. 제2 역-단차형 유전체 재료 부분(265)이 계단 영역(200) 내의 제2 단차형 표면들 위에 형성될 수 있다.
제2 절연 캡 층(270)이 후속적으로 제2 교번하는 스택(232, 242) 위에 형성될 수 있다. 제2 절연 캡 층(270)은 제2 희생 재료 층들(242)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 제2 절연 캡 층(270)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있다.
일반적으로 말하면, 절연 층들(132, 232) 및 스페이서 재료 층들(예컨대, 희생 재료 층들(142, 242))의 적어도 하나의 교번하는 스택이 공정중 소스 레벨 재료 층들(110') 위에 형성될 수 있고, 적어도 하나의 역-단차형 유전체 재료 부분(165, 265)이 적어도 하나의 교번하는 스택(132, 142, 232, 242) 상의 계단 영역들 위에 형성될 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)은 제2-티어 교번하는 스택(232, 242)의 상위 부분 내의 층들의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)에 의해 절단된 제2 희생 재료 층들(242)은 드레인 선택 레벨 전기 전도성 층들이 후속적으로 형성되는 레벨들에 대응한다. 드레인 선택 레벨 격리 구조물들(72)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다. 제2 교번하는 스택(232, 242), 제2 역단차형 유전체 재료 부분(265), 제2 절연 캡 층(270), 및 선택적 드레인 선택 레벨 분리 구조물들(72)의 조합은 집합적으로 제2 티어 구조물(232, 242, 265, 270, 72)을 구성한다.
도 7a 및 도 7b를 참조하면, 다양한 제2-티어 개구들(249, 229)이 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 절연 캡 층(270) 위에 적용될 수 있고, 리소그래피 방식으로 패터닝되어 이를 통해 다양한 개구들을 형성할 수 있다. 개구들의 패턴은, 희생 제1 계층 개구 충전 부분들(148, 128)과 동일한, 다양한 제1 계층 개구들(149, 129)의 패턴과 동일할 수 있다. 따라서, 제1 계층 개구들(149, 129)을 패터닝하는 데 사용되는 리소그래피 마스크가 포토레지스트 층을 패터닝되는 데 사용될 수 있다.
포토레지스트 층 내의 개구들의 패턴은 제2 이방성 에칭 공정에 의해 제2-티어 구조물(232, 242, 265, 270, 72)을 통해 전사되어, 동시에, 즉 제2 이방성 에칭 공정 동안 다양한 제2-티어 개구들(249, 229)을 형성할 수 있다. 다양한 제2-티어 개구들(249, 229)은 제2-티어 메모리 개구들(249) 및 제2-티어 지지 개구들(229)을 포함할 수 있다.
제2-티어 메모리 개구들(249)은 희생 제1-티어 메모리 개구 충전 부분들(148)의 각자의 하나의 상부 표면 상에 직접 형성된다. 제2-티어 지지 개구들(229)은 희생 제1-티어 지지 개구 충전 부분들(128)의 각자의 하나의 상부 표면 상에 직접 형성된다. 또한, 각각의 제2 계층 지지 개구들(229)은 제2 단차형 표면들 내의 수평 표면을 통해 형성될 수 있으며, 이는 제2 교번하는 스택(232, 242)과 제2 역-단차형 유전체 재료 부분(265) 사이의 계면 표면들을 포함한다. 제1-티어 교번하는 스택(132, 142) 및 제2-티어 교번하는 스택(232, 242) 내의 단계들(S)의 위치들이 도 7b에 점선들로 예시되어 있다.
제2 이방성 에치 공정은, 제2 계층 교번하는 스택(232, 242)의 재료들이 제2 역-단차형 유전체 재료 부분(265)의 재료와 동시에 에칭되는 에치 단계를 포함할 수 있다. 에치 단계의 화학작용은, 제2 역-단차형 유전체 재료 부분(265)의 재료와 비슷한 평균 에칭 속도를 제공하면서 제2 계층 교번하는 스택(232, 242) 내의 재료들의 에칭을 최적화하기 위해 교번할 수 있다. 제2 이방성 에칭 공정은, 예를 들어 일련의 반응성 이온 에칭 공정들 또는 단일 반응 에칭 공정(예를 들어, CF4/O2/Ar 에칭)을 사용할 수 있다. 다양한 제2-티어 개구들(249, 229)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 각각의 제2-티어 개구(249, 229)의 저부 주변부는 측방향으로 오프셋될 수 있고/있거나, 아래에 놓인 희생 제1-티어 개구 충전 부분(148, 128)의 상부 표면의 주변부 내에 전체적으로 위치될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 8을 참조하면, 희생 제1 티어 개구 충전 부분들(148, 128)의 희생 제1 티어 충전 재료는, 제1 및 제2 절연 층들(132, 232), 제1 및 제2 희생 재료 층들(142, 242), 제1 및 제2 절연 캡 층들(170, 270), 및 티어간 유전체 층(180)의 재료들에 대해 선택적으로 희생 제1 티어 충전 재료를 에칭하는 에칭 공정을 사용하여 제거될 수 있다. 인터-티어 메모리 개구(49)로 또한 지칭되는 메모리 개구(49)는 희생 제1-티어 메모리 개구 충전 부분(148)이 그로부터 제거되는 체적 및 제2-티어 메모리 개구들(249)의 각각의 조합으로 형성된다. 인터-티어 지지 개구(19)로 또한 지칭되는 지지 개구(19)는 희생 제1-티어 지지 개구 충전 부분(128)이 그로부터 제거되는 체적 및 제2-티어 지지 개구들(229)의 각각의 조합으로 형성된다.
도 9a 내지 도 9d는 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)의 순차적인 단면도들을 제공한다. 동일한 구조적 변화가 메모리 개구들(49) 및 지지 개구들(19) 각각에서 발생한다.
도 9a를 참조하면, 도 8의 제1 예시적 디바이스 구조물 내의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 제1 티어 구조물 및 제2 티어 구조물을 관통하여 연장된다.
도 9b를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 반도체 채널 재료 층(60L)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께가 또한 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패터닝된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(142, 242) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패터닝된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(142, 242) 및 절연 층들(132, 232)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다. 대안적으로, 희생 재료 층들(142, 242)은 절연 층들(132, 232)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트들을 저장하는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 p-도핑된 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 p-형 도핑을 가지며, 여기서 p-형 도펀트들(예컨대, 붕소 원자들)은 1.0 x 1012/cm3 내지 1.0 x 1018/cm3, 예를 들어 1.0 x 1014/cm3 내지 1.0 x 1017/cm3 범위의 원자 농도로 존재한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/포함하거나, 이들로 본질적으로 이루어진다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 n-형 도핑을 가지며, 여기서 n-형 도펀트들(예컨대, 인 원자들 또는 비소 원자들)은 1.0 x 1012/cm3 내지 1.0 x 1018/cm3, 예를 들어 1.0 x 1014/cm3 내지 1.0 x 1017/cm3 범위의 원자 농도로 존재한다. 반도체 채널 재료 층(60L)은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 60L)로 충전되지 않은 각각의 메모리 개구(49)의 체적에서 공동(49')이 형성된다.
도 9c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층이 공동(49') 내에 침착될 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 저압 화학 기상 침착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다. 제2 절연 캡 층(270) 위에 놓인 유전체 코어 층의 수평 부분은, 예를 들어 리세스 에칭에 의해 제거될 수 있다. 리세스 에칭은, 유전체 코어 층의 나머지 부분들의 상부 표면들이 제2 절연 캡 층(270)의 상부 표면과 제2 절연 캡 층(270)의 하부 표면 사이의 높이로 리세스될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 9d를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어들(62) 위에 놓인 공동들 내에 침착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 제2 절연 캡 층(270)의 상부 표면을 포함하는 수평면 위에 놓인 침착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 전하 저장 층(54) 및 차단 유전체 층(52)의 부분들은 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 제거될 수 있다.
제2 전도성 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 x 1019/cm3 내지 2.0 x 1021/cm3의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성하는데, 이를 통해, 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 흐를 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 수직 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 메모리 개구 충전 구조물(58)을 구성한다. 인-프로세스 소스 레벨 재료 층들(110'), 제1 티어 구조물(132, 142, 170, 165), 제2 티어 구조물(232, 242, 270, 265, 72), 티어간 유전체 층(180), 및 메모리 개구 충전 구조물(58)은 집합적으로 메모리 레벨 조립체를 구성한다.
도 10을 참조하면, 제1 예시적인 구조는 메모리 개구 충전 구조물(58)의 형성 후에 예시된다. 지지 기둥 구조물들(20)은 메모리 개구 충전 구조물들(58)의 형성과 동시에 지지 개구들(19) 내에 형성된다. 각각의 지지 기둥 구조물(20)은 메모리 개구 충전 구조물(58)과 동일한 세트의 컴포넌트들을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 접촉 레벨 유전체 층(280)이 제2-티어 구조물(232, 242, 270, 265, 72) 위에 형성될 수 있다. 접촉 레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 컨포멀 또는 비-컨포멀 침착 공정에 의해 형성될 수 있다. 예를 들어, 접촉 레벨 유전체 층(280)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 100 nm 내지 600 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
포토레지스트 층(미도시)이 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 개구 충전 구조물들(58)이 존재하지 않는 메모리 어레이 영역(100)의 영역 내에 개별 개구들을 형성할 수 있다. 이방성 에칭이 수행되어 접촉 레벨 유전체 층(280), 제2 계층 구조물(232, 242, 270, 265, 72), 및 제1 계층 구조물(132, 142, 170, 165)을 통해 연장되는 실질적 수직 측벽들을 갖는 수직-상호접속-영역 공동들(585)을 형성할 수 있고, 이는 포토레지스트 층의 개구들 아래에 형성될 수 있다. 하위 레벨 금속 상호접속 구조물(780)의 상부 표면은 각각의 수직 상호접속 영역 공동(585)의 하부에서 물리적으로 노출될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 12를 참조하면, 실리콘 산화물과 같은 유전체 재료가 컨포멀 침착 공정(예컨대, 저압 화학 기상 증착) 또는 자기 평탄화 침착 공정(예컨대, 스핀 코팅)에 의해 수직 상호접속 영역 공동들(585) 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 평탄화 공정에 의해 접촉 레벨 유전체 층(280)의 상부 표면으로부터 제거될 수 있다. 수직 상호접속 영역 공동들(585) 내의 유전체 재료의 나머지 부분들은 상호접속 영역 유전체 충전 재료 부분들(584)을 구성한다.
도 13a 및 도 13b를 참조하면, 포토레지스트 층이 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 그 안에 개구들을 형성할 수 있다. 개구들은 메모리 개구 충전 구조물들(58)의 클러스터들과 역단차형 유전체 재료 부분들(165, 265) 및 상호접속 영역 유전체 충전 재료 부분들(584) 위에 형성된 개별 개구들 사이에서 제1 수평 방향(hd1)을 따라 연장되는 세장형 개구들을 포함한다.
이방성 에칭 공정이 수행되어 개구들의 패턴을 아래에 놓인 재료 부분들을 통해 전사할 수 있다. 후면 트렌치들(79)은, 접촉 레벨 유전체 층(280), 제2 티어 구조물(232, 242, 270, 265, 72), 및 제1 티어 구조물(132, 142, 170, 165)을 관통하여 그리고 인-프로세스 소스 레벨 재료 층들(110') 내로 포토레지스트 층(도시되지 않음) 내의 패턴을 전사시킴으로써 형성될 수 있다. 포토레지스트 층 내의 개구들 아래에 놓인, 접촉 레벨 유전체 층(280), 제2 티어 구조물(232, 242, 270, 265, 72), 제1 티어 구조물(132, 142, 170, 165), 및 인-프로세스 소스 레벨 재료 층들(110')의 부분들이 제거되어 후면 트렌치들(79)을 형성할 수 있다. 일 실시예에서, 배면 트렌치들(79)은 메모리 스택 구조물들(55)의 클러스터들 사이에 형성될 수 있다. 메모리 스택 구조물들(55)의 클러스터들은 배면 트렌치들(79)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다.
이방성 에칭 공정은 상호접속 영역 유전체 충전 재료 부분들(584) 위의 개별 개구들의 패턴을 상호접속 영역 유전체 충전 재료 부분들(584)을 통해 전사한다. 쓰루 메모리 레벨 비아 공동들(587)은 상호접속 영역 유전체 충전 재료 부분들(584)을 통해 그리고 공정중 소스 레벨 재료 층들(110')의 개구들을 통해 각자의 하위 레벨 금속 상호접속 구조물(780)의 상부 표면까지 형성될 수 있다. 주변 영역 비아 공동들(487)은 역단차형 유전체 재료 부분들(265, 165)을 통해 그리고 공정중 소스 레벨 재료 층들(110')의 개구들을 통해 각자의 하위 레벨 금속 상호접속 구조물(780)의 상부 표면까지 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 14 및 도 15a를 참조하면, 후면 트렌치 스페이서(77)가 각각의 후면 트렌치(79)의 측벽들 상에 형성될 수 있다. 예를 들어, 컨포멀 스페이서 재료 층이 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(280) 위에 침착될 수 있고, 이방성으로 에칭되어 후면 트렌치 스페이서들(77)을 형성할 수 있다. 후면 트렌치 스페이서들(77)은 소스 레벨 희생 층(104)의 재료와 상이한 재료를 포함한다. 예를 들어, 후면 트렌치 스페이서들(77)은 실리콘 질화물을 포함할 수 있다.
도 15b를 참조하면, 제1 교번 스택(132, 142), 제2 교번 스택(232, 242), 제1 및 제2 절연 캡 층들(170, 270), 접촉 레벨 유전체 층(280), 상위 희생 라이너(105), 및 하위 희생 라이너(103)의 재료들에 대해 선택적으로 소스 레벨 희생 층(104)의 재료를 에칭하는 에천트가 등방성 에칭 공정에서 후면 트렌치들 내로 도입될 수 있다. 예를 들어, 소스 레벨 희생 층(104)이 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 비정질 실리콘-게르마늄 합금을 포함하고, 후면 트렌치 스페이서들(77)이 실리콘 질화물을 포함하고, 상위 및 하위 희생 라이너들(105, 103)이 실리콘 산화물을 포함하는 경우, 후면 트렌치 스페이서들(77) 및 상위 및 하위 희생 라이너들(105, 103)에 대해 선택적으로 소스 레벨 희생 층(104)을 제거하기 위해 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 사용될 수 있다. 소스 공동(109)은 소스 레벨 희생 층(104)이 제거된 체적 내에 형성된다.
고온 TMY 및 TMAH와 같은 습식 에칭 화학물질들은 상위 소스 레벨 반도체 층(116) 및 하위 소스 레벨 반도체 층(112)의 p-도핑된 반도체 재료 및/또는 n-도핑된 반도체 재료와 같은 도핑된 반도체 재료들에 대해 선택적이다. 따라서, 소스 공동(109)을 형성하는 습식 에칭 공정을 위한 고온 TMY 및 TMAH와 같은 선택적인 습식 에칭 화학물질들의 사용은 후면 트렌치들(79)의 형성 동안의 에칭 깊이 변화에 대한 큰 공정 윈도우(process window)를 제공한다. 구체적으로, 상위 소스 레벨 반도체 층(116)의 측벽들이 물리적으로 노출되더라도 또는 하위 소스 레벨 반도체 층(112)의 표면이 소스 공동(109) 및/또는 후면 트렌치 스페이서들(77)의 형성 시에 물리적으로 노출되더라도, 상위 소스 레벨 반도체 층(116) 및/또는 하위 소스 레벨 반도체 층(112)의 부수적인 에칭은 최소이며, 제조 단계들 동안 상위 소스 레벨 반도체 층(116) 및/또는 하위 소스 레벨 반도체 층(112)의 표면들의 우발적인 물리적 노출에 의해 야기되는 제1 예시적 구조물에 대한 구조적 변화는 디바이스 결함들을 초래하지 않는다. 메모리 개구 충전 구조물(58) 각각은 소스 공동(109)에 물리적으로 노출된다. 구체적으로, 메모리 개구 충전 구조물들(58) 각각은 측벽을 포함하고, 소스 공동(109)에 물리적으로 노출된다.
도 15c를 참조하면, 습식 에천트들과 같은 등방성 에천트들의 시퀀스가 메모리 필름들(50)의 물리적으로 노출된 부분들에 적용되어, 외측으로부터 내측으로 메모리 필름들(50)의 다양한 컴포넌트 층들을 순차적으로 에칭하도록 그리고 소스 공동(109)의 레벨에서 수직 반도체 채널들(60)의 원통형 표면들을 물리적으로 노출시키도록 할 수 있다. 상위 및 하위 희생 라이너들(105, 103)은 소스 공동(109)의 레벨에 위치된 메모리 필름들(50)의 부분들의 제거 동안 부수적으로 에칭될 수 있다. 소스 공동(109)은, 상위 및 하위 희생 라이너들(105, 103) 및 소스 공동(109)의 레벨에서의 메모리 필름들(50)의 부분들의 제거에 의해 체적이 확장될 수 있다. 하위 소스 레벨 반도체 층(112)의 상부 표면 및 상위 소스 레벨 반도체 층(116)의 하부 표면은 소스 공동(109)에 물리적으로 노출될 수 있다. 소스 공동(109)은, 적어도 하나의 소스 레벨 반도체 층(예컨대, 하위 소스 레벨 반도체 층(112) 및 상위 소스 레벨 반도체 층(116)) 및 수직 반도체 채널들(60)에 대해 선택적으로 소스 레벨 희생 층(104) 및 메모리 필름들(50) 각각의 하부 부분을 등방성으로 에칭함으로써 형성된다.
도 15d를 참조하면, 제2 전도성 유형의 도핑을 갖는 반도체 재료가 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하부 부분들 및 적어도 하나의 소스 레벨 반도체 층의 수평 표면(예컨대, 상위 소스 레벨 반도체 층(116)의 하부 표면 및/또는 하위 소스 레벨 반도체 층(112)의 상부 표면)을 포함한다. 예를 들어, 물리적으로 노출된 반도체 표면들은 수직 반도체 채널들(60)의 외부 측벽들의 하부 부분들, 하위 소스 레벨 반도체 층(112)의 상부 수평 표면, 및 상위 소스 레벨 반도체 층(116)의 하부 표면을 포함할 수 있다.
일 실시예에서, 제2 전도성 유형의 도핑된 반도체 재료는 선택적인 반도체 침착 공정에 의해 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들 상에 침착될 수 있다. 반도체 전구체 가스, 에천트, 및 도펀트 가스가 선택적 반도체 침착 공정 동안 제1 예시적 구조물을 포함하는 공정 챔버 내로 동시에 유동될 수 있다. 예를 들어, 반도체 전구체 가스는 실란, 다이실란, 또는 다이클로로실란을 포함할 수 있고, 에천트 가스는 기체 염화수소를 포함할 수 있고, 도펀트 가스는 포스핀, 아르신, 스티빈, 또는 다이보란과 같은 도펀트 원자의 수소화물을 포함할 수 있다. 이러한 경우에 있어서, 선택적 반도체 침착 공정은 소스 공동(109) 주위의 물리적으로 노출된 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 성장시킨다. 침착된 도핑된 반도체 재료는 수직 반도체 채널들(60)의 측벽들과 접촉할 수 있는 소스 콘택 층(114)을 형성한다. 침착된 반도체 재료 내의 제2 전도성 유형의 도펀트들의 원자 농도는 1.0 x 1020/cm3 내지 2.0 x 1021/cm3, 예컨대 2.0 x 1020/cm3 내지 8.0 x 1020/cm3의 범위에 있을 수 있다. 초기에 형성된 바와 같은 소스 콘택 층(114)은 본질적으로 제2 전도성 유형의 반도체 원자들 및 도펀트 원자들로 이루어질 수 있다. 대안적으로, 적어도 하나의 비선택적인 도핑된 반도체 재료 침착 공정이 소스 콘택 층(114)을 형성하는 데 사용될 수 있다. 선택적으로, 끊김 없고/없거나 공극이 없는 소스 콘택 층(114)을 제공하기 위해 하나 이상의 에칭 백 공정들이 복수의 선택적인 또는 비선택적인 침착 공정들과 조합하여 사용될 수 있다.
선택적 반도체 침착 공정의 지속기간은, 소스 공동(109)이 소스 콘택 층(114)으로 충전되고 소스 콘택 층(114)이 후면 트렌치 스페이서들(77)의 내부 측벽들의 하부 단부 부분들과 접촉하도록 선택될 수 있다. 일 실시예에서, 소스 콘택 층(114)은 소스 공동(109) 주위의 반도체 표면들로부터 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 선택적으로 침착시킴으로써 형성될 수 있다. 일 실시예에서, 도핑된 반도체 재료는 도핑된 폴리실리콘을 포함할 수 있다. 따라서, 소스 레벨 희생 층(104)은 소스 콘택 층(114)으로 대체될 수 있다.
하위 소스 레벨 반도체 층(112), 소스 콘택 층(114), 및 상위 소스 레벨 반도체 층(116)을 포함하는 층 스택은 매립형 소스 층(112, 114, 116)을 구성한다. 매립형 소스 층(112, 114, 116), 소스 레벨 절연 층(117), 및 소스 선택 레벨 전도성 층(118)을 포함하는 층들의 세트는 공정중 소스 레벨 재료 층들(110')을 대체하는 소스 레벨 재료 층들(110)을 구성한다.
도 15e 및 도 16을 참조하면, 후면 트렌치 스페이서들(77)은 등방성 에칭 공정을 사용하여 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 접촉 레벨 유전체 층(280), 및 소스 콘택트 층(114)에 대해 선택적으로 제거될 수 있다. 예를 들어, 후면 트렌치 스페이서들(77)이 실리콘 질화물을 포함하는 경우, 고온의 인산을 사용하는 습식 에칭 공정이 후면 트렌치 스페이서들(77)을 제거하도록 수행될 수 있다. 일 실시예에서, 후면 트렌치 스페이서들(77)을 제거하는 등방성 에칭 공정은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 접촉 레벨 유전체 층(280), 및 소스 콘택트 층(114)에 대해 선택적으로 희생 재료 층들(142, 242)을 에칭하는 후속 등방성 에칭 공정과 조합될 수 있다.
산화 공정은 반도체 재료들의 물리적으로 노출된 표면 부분들을 유전체 반도체 산화물 부분들로 변환하도록 수행될 수 있다. 예를 들어, 소스 콘택 층(114) 및 상위 소스 레벨 반도체 층(116)의 표면 부분들은 유전체 반도체 산화물 플레이트들(122)로 변환될 수 있고, 소스 선택 레벨 전도성 층(118)의 표면 부분들은 환형 유전체 반도체 산화물 스페이서들(124)로 변환될 수 있다.
도 17a를 참조하여, 그리고 본 개시내용의 양태에 따라, 다양한 희생 충전 구조물들(73, 583, 483)은 희생 충전 재료를 내부에 침착시킴으로써 후면 트렌치들(79), 쓰루 메모리 레벨 비아 공동들(587), 및 주변 영역 비아 공동들(487)에 형성될 수 있다. 본 개시내용의 양태에 따라, 희생 충전 재료는 도핑 시 에칭 저항성을 변경하는 반도체 재료를 포함한다. 예시적인 예에서, 희생 충전 재료는 반도체 재료, 예컨대, 비정질 실리콘, 폴리실리콘, 비정질 실리콘-게르마늄 합금, 또는 다결정 실리콘-게르마늄 합금을 포함한다. 이 경우에, 반도체 재료를 붕소로 도핑 시, 반도체 재료는 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(TMY)를 포함하는 습식 에칭 용액에서 적어도 100배 감소될 수 있다.
희생 충전 재료의 잉여 부분들은 접촉 레벨 유전체 층(280)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 후면 트렌치(79)을 충전하는 희생 충전 재료의 각각의 나머지 부분은 반도체 후면 트렌치 충전 구조물(73)을 구성한다. 쓰루 메모리 레벨 비아 공동(587)을 충전하는 희생 충전 재료의 각각의 나머지 부분은 희생 쓰루 메모리 레벨 비아 공동 충전 구조물(583)을 구성한다. 주변 영역 비아 공동(487)을 충전하는 희생 충전 재료의 각각의 나머지 부분은 희생 주변 영역 비아 공동 충전 구조물(483)을 구성한다. 반도체 후면 트렌치 충전 구조물들(73), 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583), 및 희생 주변 영역 비아 공동 충전 구조물들(483) 중 하나 이상은 내부에 보이드를 포함할 수 있다. 반도체 후면 트렌치 충전 구조물들(73), 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583), 및 희생 주변 영역 비아 공동 충전 구조물들(483)의 상부 표면들은 접촉 레벨 유전체 층(280)의 상부 표면을 포함하는 수평 평면 내에 형성될 수 있다. 일반적으로, 도핑되지 않은 반도체 재료를 포함하는 반도체 후면 트렌치 충전 구조물(73)은 후면 트렌치들(79)의 각각에 형성될 수 있다. 도핑되지 않은 반도체 재료는 도펀트들(예컨대, 붕소, 인 또는 비소)의 밀도가 1.0 x 1014/cm3 미만인 반도체 재료를 지칭한다.
도 17b를 참조하면, 붕소 도핑된 비정질 실리콘의 에칭 속도는 내부 붕소의 원자 농도의 함수로서 도시된다. 원자 농도가 1.0 x 1021/cm3를 초과하는 붕소를 포함하는 TMY 내의 붕소 도핑된 비정질 실리콘의 에칭 속도는 원자 농도가 1.0 x 1014/cm3 미만인 붕소를 포함하는 비정질 실리콘의 에칭 속도보다 100배, 예컨대, 300 내지 1000배 낮을 수 있다.
도 18a 및 도 18b를 참조하면, 제1 포토레지스트 층(371)은 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 반도체 후면 트렌치 충전 구조물들(73)의 개별 영역들 위에 개구들의 어레이를 형성할 수 있다. 제1 패터닝된 포토레지스트 층(371) 내의 개구들의 어레이는 제1 수평 방향(hd1)을 따라 주기적으로 배열된 직사각형 개구들의 행들을 포함할 수 있다. 일 실시예에서, 각각의 반도체 후면 트렌치 충전 구조물(73) 위의 직사각형 개구들의 주기성은 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 3배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 100배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 6배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 50배의 범위일 수 있다. 제1 패터닝된 포토레지스트 층(371) 내의 각각의 개구의 길이는 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 0.5배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 5배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 1배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 2배의 범위일 수 있다. 일 실시예에서, 개구들의 2차원 주기적 어레이이 제1 패터닝된 포토레지스트 층(371)에 형성되어 반도체 후면 트렌치 충전 구조물(73)의 상부 표면이 제1 패터닝된 포토레지스트 층(371)을 통해 각각의 개구의 저부에서 물리적으로 노출되도록 할 수 있다. 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)은 제1 패터닝된 포토레지스트 층(371)으로 커버된다.
도 19를 참조하면, 반도체 후면 트렌치 충전 구조물들(73)의 도핑되지 않은 반도체 재료의 에칭 속도를 감소시키는 도펀트 원자들은 제1 패터닝된 포토레지스트 층(371) 내의 개구들을 통해 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들 안으로 제공될 수 있다. 도펀트 원자들은 이온 주입, 기체상 확산 도핑 또는 임의의 다른 적합한 도핑 방법에 의해 제공될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은, 즉, 1.0 x 1014/cm3 미만의 원자 농도의 전기 도펀트들을 포함하는 비정질 실리콘, 폴리실리콘, 비정질 실리콘 게르마늄 합금, 또는 다결정 실리콘-게르마늄 합금을 포함할 수 있고, 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들에 주입되는 도펀트들은 붕소를 포함할 수 있다. 일 실시예에서, 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들 내의 붕소 원자들의 원자 농도는 범위가 1.0 x 1019/cm3 내지 5.0 x 1021/cm3, 예컨대, 1.0 x 1021/cm3 내지 5.0 x 1021/cm3일 수 있다.
원자 농도가 적어도 1.0 x 1019/cm3, 예컨대, 적어도 1.0 x 1021/cm3인 도펀트 원자들을 포함하는 반도체 후면 트렌치 충전 구조물들(73)의 주입된 부분들은 본 명세서에서 브리지 구조물들(73B)로 지칭되고, 이는 주입된 도펀트들의 존재에 의해 반도체 후면 트렌치 충전 구조물들(73)의 주입되지 않은 부분들의 재료 조성과는 재료 조성이 상이하다. 일 실시예에서, 브리지 구조물들(73B)은 반도체(예컨대, 실리콘) 후면 트렌치 충전 구조물들(73)의 개별 표면 부분들 안으로 붕소 원자들의 주입에 의해 형성될 수 있다.
일반적으로, 반도체 후면 트렌치 충전 구조물(73)의 적어도 하나의 개별 표면 부분은 붕소 원자들을 국소적으로 주입함으로써 후면 트렌치들(79)의 각각 내에서 하나 이상의 브리지 구조물들(73B)의 각자의 세트로 변환될 수 있다. 일 실시예에서, 붕소 도핑된 반도체 재료(예컨대, 붕소 도핑된 실리콘)를 포함하는 적어도 하나의 브리지 구조물(73B)의 세트는 후면 트렌치들(79)의 각각 내에서 형성될 수 있다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 본질적으로 붕소 도핑된 실리콘 또는 붕소 도핑된 실리콘-게르마늄 합금으로 구성된다.
일반적으로, 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 후면 트렌치(79)에 의해 측방향으로 이격된 한 쌍의 접촉 레벨 유전체 층(280)의 부분들)은 절연 층들(132, 232) 및 스페이서 재료 층들(예컨대, 희생 재료 층들(142, 242))의 교번하는 스택 쌍의 각자의 것 위에 놓일 수 있고, 후면 트렌치(79)에 의해 측방향으로 이격될 수 있다. 이 경우에, 적어도 하나의 브리지 구조물(73B)은 콘택트 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉할 수 있다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 콘택트 레벨 유전체 재료 부분 쌍의 상부 표면들(예컨대, 후면 트렌치(79)에 의해 측방향으로 이격된 콘택트 레벨 유전체 층(280)의 한 쌍의 부분들의 상부 표면들)을 포함하는 수평 평면 내에 위치된 각자의 상부 표면을 포함한다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)의 각각의 저부 표면은 교번하는 스택 쌍 내의 최상부 스페이서 재료 층들(예컨대, 최상부 제2 희생 재료 층(242))의 상부 표면들을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치될 수 있다.
일 실시예에서, 각각의 브리지 구조물(73B)은 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 후면 트렌치(79)에 의해 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 측방향으로 이격된 접촉 레벨 유전체 층(280)의 두 부분들)과 접촉하는 한 쌍의 길이방향 측벽들 및 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 길이방향 측벽 쌍에 인접한 한 쌍의 폭방향 측벽들을 포함할 수 있다. 반도체 다이반도체 후면 트렌치 충전 구조물(73)과 접촉하는 적어도 하나의 브리지 구조물(73B)의 폭방향 측벽들은 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)에 수직인 제2 수평 방향(hd2)에 평행하다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 제1 수평 방향(hd1)에 평행하고 제2 수평 방향(hd2)에 평행한 폭방향 측벽들의 각자의 쌍에 인접한 각자의 길이방향 측벽들을 포함한다.
일 실시예에서, 복수의 브리지 구조물들(73B)은 복수의 브리지 구조물들(73B)이 제1 수평 방향(hd1)을 따라 주기성을 갖는 브리지 구조물들(73B)의 주기적 1차원 어레이를 포함하도록 형성될 수 있다. 제1 패터닝된 포토레지스트 층(371)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 20a 및 도 20b를 참조하면, 제2 포토레지스트 층(373)이 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 반도체 후면 트렌치 충전 구조물들(73)의 물리적으로 노출된 상부 표면들을 커버하지 않고 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)을 커버할 수 있다.
도 21a 및 도 21b를 참조하면, 등방성 에칭 공정을 수행함으로써 브리지 구조물들(73B)의 재료에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하는 에천트가 제1 예시적 구조물에 적용될 수 있다. 예를 들어, TMY를 이용하는 습식 에칭 공정은 브리지 구조물들(73B)의 재료에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하도록 수행될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은 반도체 재료, 예컨대, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 폴리실리콘, 도핑되지 않은 비정질 실리콘 게르마늄 합금, 또는 도핑되지 않은 다결정 실리콘-게르마늄을 포함할 수 있고, 브리지 구조물들(73B)은 1.0 x 1021/cm3 내지 5.0 x 1021/cm3의 범위의 원자 농도의 붕소 원자들을 포함하는 도핑된 반도체 재료를 포함할 수 있고, 에칭 공정은 TMY를 이용하는 습식 에칭 공정을 포함할 수 있다. 후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)이 에칭되는 체적에서 형성된다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)(예컨대, 붕소 원자들에 의해 주입되지 않은 도 17a 및 도 17b의 처리 단계들에서 형성된 바와 같은 반도체 후면 트렌치 충전 구조물들(73)의 부분들)은 선택적 등방성 에칭 공정을 수행함으로써 적어도 하나의 브리지 구조물(73B)의 세트들에 선택적으로 제거될 수 있다. 후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)의 부분들이 제거된 부피로 형성된다. 일 실시예에서, 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(TMY)를 이용하는 습식 에칭 공정을 포함한다. 일반적으로, 적어도 하나의 브리지 구조물(73B)의 세트는 후면 트렌치들(79)의 각각 내의 각자의 후면 공동(79') 위에 놓일 수 있다. 각각의 후면 공동(79')은 후면 트렌치들(79)의 각자의 후면 트렌치 내에 일정 체적의 보이드를 포함한다.
도 22을 참조하면, 희생 재료 층들(142, 242)은 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 접촉 레벨 유전체 층(280), 소스 콘택트 층(114), 유전체 반도체 산화물 플레이트들(122), 및 환형 유전체 반도체 산화물 스페이서들(124)에 대해 선택적으로 제거된다. 예를 들어, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역-단차형 유전체 재료 부분들(165, 265)의 재료들, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 희생 재료 층들(142, 242)의 재료들을 선택적으로 에칭하는 에천트가, 예를 들어 등방성 에치 공정을 사용하여, 후면 트렌치들(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층들(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층들(132, 232), 제1 및 제2 절연 캡 층들(170, 270), 역-단차형 유전체 재료 부분들(165, 265), 및 메모리 필름들(50)의 최외측 층의 재료들은 실리콘 산화물 재료들을 포함할 수 있다.
등방성 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 트렌치(79) 내로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(142, 242)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에치 탱크 내에 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
희생 재료 층들(142, 242)이 제거된 체적들 내에 배면 리세스들(143, 243)이 형성된다. 배면 리세스들(143, 243)은, 제1 희생 재료 층들(142)이 제거된 체적들에 형성되는 제1 배면 리세스들(143) 및 제2 희생 재료 층들(242)이 제거된 체적들에 형성되는 제2 배면 리세스들(243)을 포함한다. 배면 리세스들(143, 243) 각각은 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 배면 리세스들(143, 243) 각각의 측방향 치수는 각자의 배면 리세스(143, 243)의 높이보다 더 클 수 있다. 희생 재료 층들(142, 242)의 재료가 제거된 체적들에서 복수의 배면 리세스들(143, 243)이 형성될 수 있다. 후면 리세스들(143, 243) 각각은 기판 반도체 층(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 배면 리세스(143, 243)는 아래에 놓인 절연 층(132, 232)의 상부 표면 및 위에 놓인 절연 층(132, 232)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 배면 리세스들(143, 243) 각각은 전체에 걸쳐서 균일한 높이를 가질 수 있다.
본 개시내용의 양태에 따라, 하나 이상의 브리지 구조물들(73B)의 세트들이 접촉 레벨 유전체 층(280)의 레벨에서 구조적 지지를 제공하고 및 접촉 레벨 유전체 층(280)의 레벨에서 제1 예시적 구조물의 변형이 억제 또는 방지되는 동안, 후면 리세스들(143, 243)은 절연 층들(132, 232), 하나 이상의 브리지 구조물들(73B)의 세트들, 및 메모리 개구 충전 구조물들(58)의 어레이들에 선택적으로 희생 재료 층들(142, 242)을 제거함으로써 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 후면 차단 유전체 층(도시되지 않음)이 후면 리세스들(143, 243) 및 후면 트렌치들(79) 내에 그리고 접촉 레벨 유전체 층(280) 위에 선택적으로 침착될 수 있다. 후면 차단 유전체 층은 유전체 재료, 예컨대 유전체 금속 산화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 예를 들어, 후면 차단 유전체 층은 알루미늄 산화물을 포함할 수 있다. 후면 차단 유전체 층은 화학 기상 침착 또는 원자층 증착과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층의 두께는 1 nm 내지 20 nm, 예컨대 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다.
적어도 하나의 전도성 재료가 복수의 배면 리세스들(143, 243) 내에, 배면 트렌치(79)의 측벽들 상에, 그리고 접촉 레벨 유전체 층(280) 위에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 전도성 금속-반도체 합금, 예컨대 금속 실리사이드, 이들의 합금, 및 이들의 조합들 또는 이들의 스택들을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료, 즉 적어도 하나의 금속성 원소를 포함하는 전기 전도성 재료를 포함할 수 있다. 배면 리세스들(143, 243) 내에 침착될 수 있는 비제한적인 예시적인 금속성 재료들은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는, TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속성 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합들과 같은 전도성 충전 재료를 포함하는 전도성 금속성 질화물 라이너를 포함할 수 있다. 일 실시예에서, 배면 리세스들(143, 243)을 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층들(146, 246)은 적어도 하나의 전도성 재료의 침착에 의해 배면 리세스들(143, 243) 내에 형성될 수 있다. 복수의 제1 전기 전도성 층들(146)이 복수의 제1 배면 리세스들(143) 내에 형성될 수 있고, 복수의 제2 전기 전도성 층들(246)이 복수의 제2 배면 리세스들(243) 내에 형성될 수 있고, 연속적인 금속성 재료 층(도시되지 않음)이 각각의 배면 트렌치(79)의 측벽들 상에 그리고 접촉 레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층들(146) 및 제2 전기 전도성 층들(246) 각각은 각자의 전도성 금속성 질화물 라이너 및 각자의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층들(142, 242)은 각각 제1 및 제2 전기 전도성 층들(146, 246)로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 배면 차단 유전체 층의 선택적인 부분 및 제1 전기 전도성 층(146)으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 배면 차단 유전체 층의 선택적인 부분 및 제2 전기 전도성 층(246)으로 대체될 수 있다. 후면 공동이, 연속적인 금속성 재료 층으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
잔류 전도성 재료는 후면 트렌치들(79) 내부로부터 제거될 수 있다. 구체적으로, 연속적인 금속 재료 층의 침착된 금속성 재료는 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(280) 위로부터, 예를 들어 이방성 또는 등방성 에칭에 의해 에칭 백될 수 있다. 제1 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 배면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 재료 층들(146) 및 제2 전기 전도성 층들의 측벽들은 각자의 배면 트렌치(79)에 물리적으로 노출될 수 있다. 배면 트렌치들은 제1 수평 방향(hd1)을 따른 비주기적인 폭 변동 및 수직 방향을 따른 비선형 폭 변동을 갖는 한 쌍의 만곡 측벽들을 가질 수 있다.
각각의 전기 전도성 층(146, 246)은 개구들을 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제1 서브세트가 메모리 개구 충전 구조물들(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 통한 개구들의 제2 서브세트가 지지 기둥 구조물들(20)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 하부 전기 전도성 층(146, 246)보다 작은 면적을 가질 수 있다. 각각의 전기 전도성 층(146, 246)은 제1 및 제2 계단형 표면들 때문에 임의의 위에 놓인 전기 전도성 층(146, 246)보다 큰 면적을 가질 수 있다.
일부 실시예에서, 드레인 선택 레벨 격리 구조물들(72)은 제2 전기 전도성 층들(246)의 최상부 레벨들에 제공될 수 있다. 드레인 선택 레벨 격리 구조물들(72)의 레벨들에 위치된 제2 전기 전도성 층들(246)의 서브세트는 드레인 선택 게이트 전극들을 구성한다. 드레인 선택 게이트 전극들 아래에 위치된 전기 전도성 층(146, 246)의 서브세트는 동일한 레벨에 위치된 워드 라인과 제어 게이트의 조합들로서 기능할 수 있다. 각각의 전기 전도성 층(146, 246) 내의 제어 게이트 전극들은 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극들이다.
메모리 스택 구조물들(55) 각각은 전기 전도성 층들(146, 246)의 각각의 레벨에 위치된 메모리 요소들의 수직 스택을 포함한다. 전기 전도성 층들(146, 246)의 서브세트는 메모리 요소들을 위한 워드 라인들을 포함할 수 있다. 아래에 놓인 주변 디바이스 영역(700) 내의 반도체 디바이스들은 각자의 워드 라인들에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스들을 포함할 수 있다. 메모리 레벨 조립체는 기판 반도체 층(9) 위에 위치된다. 메모리 레벨 조립체는 적어도 하나의 교번하는 스택(132, 146, 232, 246) 및 적어도 하나의 교번하는 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조물들(55)을 포함한다.
일반적으로, 적어도 하나의 브리지 구조물(73B)의 세트들이 후면 트렌치들(79) 내에 위치되고 접촉 레벨 유전체 층(280)의 레벨에서 제1 예시적 구조물에 구조적 지지를 제공하는 동안, 후면 리세스들(143, 243) 내에 적어도 하나의 전기 전도성 재료를 침착시킴으로써 전기 전도성 층들(146, 246)이 형성될 수 있다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)의 각각의 저부 표면은 후면 트렌치(79)에 의해 측방향으로 이격되는 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 한 쌍의 교번하는 스택들 내의 최상부 전기 전도성 층들의 상부 표면들(예컨대, 최상부 제2 전기 전도성 층(246)의 상부 표면들)을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치될 수 있다.
도 24a 내지 도 24e를 참조하면, 유전체 충전 재료는 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(280) 위에 컨포멀하게 침착될 수 있다. 유전체 충전 재료는, 예를 들어, 실리콘 산화물을 포함할 수 있다. 유전체 충전 재료의 잉여 부분들은 평탄화 공정, 예컨대, 화학 기계적 폴리싱(CMP) 공정 또는 리세스 에칭 공정에 의해 접촉 레벨 유전체 층(280)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 후면 트렌치(79)를 충전하는 유전체 충전 재료의 각각의 나머지 부분은 절연 후면 트렌치 충전 재료 부분(176)을 구성한다.
절연 후면 트렌치 충전 재료 부분(176)과 적어도 하나의 브리지 구조물(73B)의 각각의 인접 조합은 후면 트렌치 충전 구조물(73B, 176)을 구성한다. 절연 후면 트렌치 충전 재료 부분(176)은 폭방향 측벽들 및 동일한 후면 트렌치(79) 내에 위치된 적어도 하나의 브리지 구조물(73B)의 저부 표면과 접촉할 수 있다. 각각의 후면 트렌치 충전 구조물(73B, 176)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 한 쌍의 교번하는 스택들 내의 각각의 층의 각자의 측벽과 접촉한다. 일 실시예에서, 각각의 절연 후면 트렌치 충전 재료 부분(176)의 한 쌍의 길이방향 측벽들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 후면 트렌치(79)의 한 쌍의 길이방향 측벽들과 접촉할 수 있다.
도 25를 참조하면, 포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(280) 위에 적용될 수 있고, 다양한 콘택트 비아 개구들을 형성하도록 리소그래피로 패터닝될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들을 형성하기 위한 개구들이 메모리 어레이 영역(100) 내에 형성될 수 있고, 층 접촉 비아 구조물들을 형성하기 위한 개구들이 계단 영역(200) 내에 형성될 수 있다. 이방성 에칭 공정이 수행되어, 제2 및 접촉 레벨 유전체 층(280) 및 하부 유전체 재료 부분들을 통해 포토레지스트 층 내의 패턴을 전사한다. 드레인 영역들(63) 및 전기 전도성 층들(146, 246)은 에칭 정지 구조물들로서 사용될 수 있다. 드레인 콘택트 비아 공동들(87)은 각각의 드레인 영역(63) 위에 형성될 수 있고, 층 콘택트 비아 공동들(85)은 제1 및 제2 역단차형 유전체 재료 부분들(165, 265)의 아래에 놓인 단차형 표면들에서 각각의 전기 전도성 층(146, 246) 위에 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 26을 참조하면, 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)은 역단차형 유전체 재료 부분들(165, 265), 접촉 레벨 유전체 층(280), 및 상호접속 영역 유전체 충전 재료 부분들(584)의 유전체 재료들에 선택적으로, 그리고 하위 레벨 금속 상호접속 구조물들(780)의 금속성 재료(들)에 선택적으로 제거될 수 있다. 예를 들어, TMY를 이용하는 습식 에칭 공정은 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)을 제거하기 위해 수행될 수 있다. 보이드들은 쓰루 메모리 레벨 비아 공동들(587) 및 주변 영역 비아 공동들(487)의 체적 내에 형성된다. 주변 영역 비아 공동들(487)은 접촉 레벨 유전체 층(280), 제2 및 제1 역단차형 유전체 재료 부분들(265, 165), 및 적어도 하나의 제2 유전체 층(768)을 통해 주변 디바이스 영역 내의 하위 레벨 금속 상호접속 구조물(780)의 제1 서브세트의 상부 표면들까지 수직으로 연장될 수 있다. 쓰루 메모리 영역 비아 공동들(587)은 상호접속 영역 유전체 충전 재료 부분들(584) 및 적어도 하나의 제2 유전체 층(768)을 통해 하위 레벨 금속 상호접속 구조물(780)의 제2 서브세트의 상부 표면들까지 수직으로 연장될 수 있다.
도 27a 및 도 27b는, 적어도 하나의 전도성 재료(예컨대, 적어도 하나의 금속성 재료)는 드레인 콘택트 비아 공동들(87), 층 콘택트 비아 공동들(85), 쓰루 메모리 레벨 비아 공동들(587), 및 주변 영역 비아 공동들(487)의 각각에 침착될 수 있다. 드레인 접촉 비아 구조물들(88)은 드레인 콘택트 비아 공동들(87) 내에 그리고 드레인 영역들(63)의 각자의 하나의 상부 표면 상에 형성된다. 층 콘택트 비아 구조물들(86)은 층 콘택트 비아 공동들(87) 내에 그리고 전기 전도성 층들(146, 246)의 각자의 전기 전도성 층의 상부 표면 상에 형성된다. 층 콘택트 비아 구조물들(86)은 드레인 선택 레벨 게이트 전극들로서 기능하는 제2 전기 전도성 층들(246)의 서브세트와 접촉하는 드레인 선택 레벨 콘택트 비아 구조물들, 및 소스 선택 레벨 게이트 전극들로서 기능하는 제1 전기 전도성 층들(146)의 서브세트와 접촉하는 소스 선택 레벨 콘택트 비아 구조물들을 포함할 수 있다. 또한, 층 콘택트 비아 구조물들(86)은 소스 선택 레벨 게이트 전극과 드레인 선택 레벨 게이트 전극 사이에 위치되고 메모리 스택 구조물들(55)에 대해 워드 라인들로서 기능하는 전기 전도성 층들(146, 246)과 접촉하는 워드 라인 콘택트 비아 구조물들을 포함할 수 있다. 주변 영역 콘택트 비아 구조물(488)은 주변 영역 비아 공동들(487)의 각각 내에 형성될 수 있다. 쓰루 메모리 영역 비아 구조물(588)은 쓰루 메모리 영역 비아 공동들(587)의 각각 내에 형성될 수 있다.
도 28을 참조하면, 추가적인 금속 상호접속 구조물들(본 명세서에서 상위 레벨 금속 상호접속 구조물들로 지칭됨)은 적어도 하나의 추가적인 유전체 층 내에 형성될 수 있다. 예를 들어, 적어도 하나의 추가적인 유전체 층은 접촉 레벨 유전체 층(280) 위에 형성된 라인 레벨 유전체 층(290)을 포함할 수 있다. 상위 레벨 금속 상호접속 구조물들은 드레인 콘택트 비아 구조물들(88)의 각자의 드레인 콘택트 비아 구조물과 접촉하는 비트 라인들(98), 및 층 콘택트 비아 구조물들(86) 및/또는 주변 영역 콘택트 비아 구조물들(488) 및/또는 쓰루 메모리 영역 비아 구조물들(588) 중 적어도 하나와 접촉 및/또는 전기적으로 접속되는 상호접속 라인 구조물들(96)을 포함할 수 있다. 워드 라인 콘택트 비아 구조물들(층 콘택트 비아 구조물들(86)의 서브세트로서 제공됨)은 하위 레벨 금속 상호접속 구조물들(780)의 서브세트를 통해 그리고 주변 영역 콘택트 비아 구조물들(488)의 서브세트를 통해 워드 라인 드라이버 회로에 전기적으로 접속될 수 있다.
일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함하고, 전기 전도성 스트립들(146, 246)은 모놀리식 3차원 NAND 메모리 디바이스의 각자의 워드 라인을 포함하거나, 또는 그에 전기적으로 접속되고, 기판(8)은 실리콘 기판을 포함하고, 모놀리식 3차원 NAND 메모리 디바이스는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고, 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치된다. 실리콘 기판은 그 위에 위치된 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함할 수 있고, 전기 전도성 스트립들(146, 246)은 기판(8)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함하고, 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 반도체 채널들(60)을 포함하고, 여기서 복수의 반도체 채널들(60) 각각의 적어도 하나의 단부 부분은 기판(8)의 상부 표면에 실질적으로 수직으로 연장되고, 복수의 반도체 채널들 중 하나는 수직 반도체 채널(60)을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들을 포함함)을 포함하며, 각각의 전하 저장 요소는 복수의 반도체 채널들(60)의 각자의 수직 반도체 채널에 인접하게 위치된다.
도 1a 내지 도 28을 참조하고 본 개시내용의 다양한 실시예들에 따라, 3차원 메모리 디바이스가 제공되고, 이는: 후면 트렌치(79)에 의해 서로로부터 측방향으로 이격된 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 한 쌍의 교번하는 스택들 - 교번하는 스택 쌍{(132, 246), (232, 246)}의 각각 및 후면 트렌치(79)는 제1 수평 방향(hd1)을 따라 측방향으로 연장됨 -; 교번하는 스택 쌍{(132, 246), (232, 246)} 중에서 각자의 교번하는 스택{(132, 246), (232, 246)}을 통해 수직으로 연장되는 메모리 개구들(49)의 어레이들; 메모리 개구들(49)의 어레이들 내에 위치되는 메모리 개구들 충전 구조물들(58)의 어레이들 - 메모리 개구 충전 구조물들(58)의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및 후면 트렌치(79) 내에 위치되고 도핑된 반도체 재료를 포함하는 적어도 하나의 브리지 구조물(73B)을 포함하는 후면 트렌치 충전 구조물(176, 73B)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택 쌍{(132, 246), (232, 246)}의 각자의 교번하는 스택 위에 놓이고 후면 트렌치(79)에 의해 측방향으로 이격된 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 접촉 레벨 유전체 층(280)의 부분들)을 포함하고, 적어도 하나의 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉한다. 일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들을 포함하는 수평 평면 내에 위치되는 각자의 상부 표면을 포함한다. 일 실시예에서, 메모리 개구 충전 구조물들(58)의 각각은 각자의 수직 반도체 채널(58) 및 수직 반도체 채널(60)의 상위 단부 부분과 접촉하는 각자의 드레인 영역(63)을 포함하고; 드레인 영역들(63)의 상부 표면들은 접촉 레벨 유전체 재료 부분 쌍의 저부 표면들을 포함하는 수평 평면에, 또는 그 아래에 위치된다.
일 실시예에서, 도핑된 반도체 재료는 붕소 도핑된 반도체 재료를 포함하고; 후면 트렌치 충전 구조물(176, 73B)은 측벽들 및 적어도 하나의 브리지 구조물(73B)의 저부 표면과 접촉하는 절연 후면 트렌치 충전 재료 부분(176)을 포함한다. 일 실시예에서, 후면 트렌치 충전 구조물(176, 73B)은 교번하는 스택 쌍{(132, 246), (232, 246)} 내의 각각의 층의 각자의 측벽과 접촉한다. 일 실시예에서, 적어도 하나의 브리지 구조물(176, 73B)의 저부 표면은 교번하는 스택 쌍{(132, 246), (232, 246)} 내의 최상부 전기 전도성 층들(예컨대, 최상부 제2 전기 전도성 층들(246))의 상부 표면들을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치된다. 일 실시예에서, 절연 후면 트렌치 충전 재료 부분(176)의 측벽들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 후면 트렌치(79)의 한 쌍의 길이방향 측벽들과 접촉한다.
일 실시예에서, 절연 후면 트렌치 충전 재료 부분(176)과 접촉하는 적어도 하나의 브리지 구조물(73B)의 측벽들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)에 평행하고; 적어도 하나의 브리지 구조물(73B)은 제1 수평 방향(hd1)에 평행하고 제2 수평 방향(hd2)에 평행한 적어도 하나의 브리지 구조물(73B)의 측벽들의 각자의 쌍에 인접한 추가적인 측벽들을 포함한다. 일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택 쌍{(132, 246), (232, 246)}의 각자의 교번하는 스택 위에 놓이고 후면 트렌치(79)에 의해 측방향으로 이격된 한 쌍의 접촉 레벨 유전체 재료 부분들을 포함하고, 적어도 하나의 브리지 구조물(73B)의 추가적인 측벽들은 접촉 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉한다.
일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 복수의 브리지 구조물들(73B)을 포함한다. 일 실시예에서, 복수의 브리지 구조물들(73B)은 제1 수평 방향(hd1)을 따라 주기성을 갖는 브리지 구조물들(73B)의 주기적 1차원 어레이를 포함한다.
일 실시예에서, 적어도 하나의 브리지 구조물(73B)은 본질적으로 붕소 도핑된 실리콘 또는 붕소 도핑된 실리콘-게르마늄 합금으로 구성된다. 일 실시예에서, 메모리 개구 충전 구조물들(58)의 각각은 각자의 수직 반도체 채널(60)을 포함하고; 소스 반도체 층(112, 114, 116)은 수직 반도체 채널들(60)의 각각의 저부 단부의 측벽과 접촉하여 위치된다.
본 개시내용의 다양한 실시예들은 희생 재료 층들(142, 242)을 전기 전도성 층들(146, 246)로 교체하는 동안 3차원 디바이스 구조물의 변형을 감소시키고 교번하는 스택들에 구조적 지지를 제공하는 도핑된 반도체 브리지 구조물들(73B)을 제공한다. 도핑된 반도체 브리지 구조물들(73B)은 상대적으로 간단하게 선택적 도핑 및 선택적 에칭을 이용하여 형성하기 때문에, 총 공정 단계수를 줄여, 공정 복잡성 및 비용을 감소시킨다.
도 29a 및 도 29b를 참조하면, 본 개시내용의 일 실시예에 따른 제2 예시적 구조물은 도 18a 및 도 18b의 제1 예시적 구조물과 동일할 수 있다.
도 30을 참조하면, 반도체 후면 트렌치 충전 구조물들(73)의 도핑되지 않은 반도체 재료의 에칭 속도를 감소시키는 도펀트 원자들은 제1 패터닝된 포토레지스트 층(371) 내의 개구들을 통해 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들 안으로 제공될 수 있다. 도펀트 원자들은 이온 주입, 기체상 확산 도핑 또는 임의의 다른 적합한 도핑 방법에 의해 제공될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은, 즉, 1.0 x 1014/cm3 미만의 원자 농도의 전기 도펀트들을 포함하는 비정질 실리콘, 폴리실리콘, 비정질 실리콘 게르마늄 합금, 또는 다결정 실리콘-게르마늄 합금을 포함할 수 있고, 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들에 주입되는 도펀트들은 붕소를 포함할 수 있다. 이 경우에, 제1 붕소 주입 공정은 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들을 형성하도록 수행될 수 있다. 일 실시예에서, 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들 내의 붕소 원자들의 원자 농도는 범위가 1.0 x 1019/cm3 내지 5.0 x 1021/cm3, 예컨대, 1.0 x 1021/cm3 내지 5.0 x 1021/cm3일 수 있다.
원자 농도가 적어도 1.0 x 1019/cm3, 예컨대, 적어도 1.0 x 1021/cm3인 도펀트 원자들을 포함하는 반도체 후면 트렌치 충전 구조물들(73)의 주입된 부분들은 본 명세서에서 제1 브리지 구조물들(73B)로 지칭되고, 이는 주입된 도펀트들의 존재에 의해 반도체 후면 트렌치 충전 구조물들(73)의 주입되지 않은 부분들의 재료 조성과는 재료 조성이 상이하다. 일 실시예에서, 제1 브리지 구조물들(73B)은 반도체(예컨대, 실리콘) 후면 트렌치 충전 구조물들(73)의 개별 표면 부분들 안으로 제1 붕소 원자들의 주입에 의해 형성될 수 있다.
일반적으로, 반도체 후면 트렌치 충전 구조물(73)의 적어도 하나의 개별 표면 부분은 제1 붕소 원자들을 국소적으로 주입함으로써 후면 트렌치들(79)의 각각 내에서 하나 이상의 제1 브리지 구조물들(73B)의 각자의 세트로 변환될 수 있다. 일 실시예에서, 붕소 도핑된 반도체 재료(예컨대, 붕소 도핑된 실리콘)를 포함하는 적어도 하나의 제1 브리지 구조물(73B)의 세트는 후면 트렌치들(79)의 각각 내에서 형성될 수 있다. 일 실시예에서, 적어도 하나의 제1 브리지 구조물(73B)은 본질적으로 붕소 도핑된 실리콘 또는 붕소 도핑된 실리콘-게르마늄 합금으로 구성된다.
일 실시예에서, 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 후면 트렌치(79)에 의해 측방향으로 이격된 한 쌍의 접촉 레벨 유전체 층(280)의 부분들)은 절연 층들(132, 232) 및 스페이서 재료 층들(예컨대, 희생 재료 층들(142, 242))의 교번하는 스택 쌍의 각자의 것 위에 놓일 수 있고, 후면 트렌치(79)에 의해 측방향으로 이격될 수 있다. 이 경우에, 적어도 하나의 제1 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉할 수 있다. 일 실시예에서, 적어도 하나의 제1 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들(예컨대, 후면 트렌치(79)에 의해 측방향으로 이격된 접촉 레벨 유전체 층(280)의 한 쌍의 부분들의 상부 표면들)을 포함하는 수평 평면 내에 위치된 각자의 상부 표면을 포함한다. 일 실시예에서, 적어도 하나의 제1 브리지 구조물(73B)의 각각의 저부 표면은 교번하는 스택 쌍 내의 최상부 스페이서 재료 층들(예컨대, 최상부 제2 희생 재료 층(242))의 상부 표면들을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치될 수 있다.
일 실시예에서, 각각의 브리지 구조물(73B)은 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 후면 트렌치(79)에 의해 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 측방향으로 이격된 접촉 레벨 유전체 층(280)의 두 부분들)과 접촉하는 한 쌍의 길이방향 측벽들 및 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 길이방향 측벽 쌍에 인접한 한 쌍의 폭방향 측벽들을 포함할 수 있다. 반도체 다이반도체 후면 트렌치 충전 구조물(73)과 접촉하는 적어도 하나의 제1 브리지 구조물(73B)의 폭방향 측벽들은 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)에 수직인 제2 수평 방향(hd2)에 평행하다. 일 실시예에서, 적어도 하나의 제1 브리지 구조물(73B)은 제1 수평 방향(hd1)에 평행하고 제2 수평 방향(hd2)에 평행한 폭방향 측벽들의 각자의 쌍에 인접한 각자의 길이방향 측벽들을 포함한다.
일 실시예에서, 복수의 제1 브리지 구조물들(73B)은 복수의 제1 브리지 구조물들(73B)이 제1 수평 방향(hd1)을 따라 주기성을 갖는 제1 브리지 구조물들(73B)의 주기적 1차원 어레이를 포함하도록 형성될 수 있다. 제1 패터닝된 포토레지스트 층(371)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
일반적으로, 각각의 반도체 후면 트렌치 충전 구조물(73)의 제1 개별 표면 부분들은 제1 붕소 원자들을 반도체 후면 트렌치 충전 구조물(73)의 제1 개별 표면 부분들 안으로 주입함으로써 제1 브리지 구조물들(73B)로 변환될 수 있다. 일 실시예에서, 제1 도핑된 반도체 재료를 포함하는 제1 브리지 구조물들(73B)은 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리(d1)에서 후면 트렌치들(79)의 각각 내에 형성된다. 일 실시예에서, 일 행의 제1 브리지 구조물들(73B)이 후면 트렌치들(79)의 각각의 상위 부분에서 제1 수평 방향(hd1)을 따라 배열될 수 있고, 반도체 후면 트렌치 충전 구조물들(73)의 각자의 반도체 후면 트렌치 충전 구조물의 나머지 부분 내에 매립될 수 있다.
일 실시예에서, 각각의 후면 트렌치(79)는 한 쌍의 교번하는 스택들(32, 42) 사이에 위치될 수 있다. 이 경우에, 후면 트렌치(79) 내의 일 행의 제1 브리지 구조물들(73B)은 교번하는 스택 쌍(32, 42)의 최상부 표면들을 포함하는 수평 평면 위에 위치될 수 있다. 한 쌍의 접촉 레벨 유전체 재료 부분들(예컨대, 접촉 레벨 유전체 층(280)의 부분들)은 교번하는 스택 쌍(32, 42) 내의 각자의 교번하는 스택 위에 위치될 수 있다. 제1 브리지 구조물들(73)의 행 내의 각각의 제1 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들을 포함하는 수평 평면 내에 위치된 상부 표면을 갖는다.
도 31a 및 도 31b를 참조하면, 제1 포토레지스트 층(371)은, 예를 들어, 애싱에 의해 제거될 수 있다. 본 명세서에서 제1 블록 레벨 포토레지스트 층(373)으로 지칭되는 다른 포토레지스트 층이 제2 예시적 구조물 위에 도포될 수 있다. 제1 블록 레벨 포토레지스트 층(373)은 반도체 후면 트렌치 충전 구조물들(73)의 물리적으로 노출된 상부 표면들을 커버하지 않고, 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)을 커버하도록 리소그래피 방식으로 패터닝될 수 있다.
도 32a 내지 도 32c를 참조하면, 시간차 제1 등방성 에칭 공정이 수행된다. 구체적으로, 제1 브리지 구조물들(73B)의 재료에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하는 에천트가 제1 등방성 에칭 공정 동안 제2 예시적 구조물에 적용될 수 있다. 예를 들어, TMY를 이용하는 습식 에칭 공정은 제1 브리지 구조물들(73B)의 재료에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하도록 수행될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은 반도체 재료, 예컨대, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 폴리실리콘, 도핑되지 않은 비정질 실리콘 게르마늄 합금, 또는 도핑되지 않은 다결정 실리콘-게르마늄을 포함할 수 있고, 제1 브리지 구조물들(73B)은 1.0 x 1019/cm3 내지 5.0 x 1021/cm3의 범위의 원자 농도의 붕소 원자들을 포함하는 도핑된 반도체 재료를 포함할 수 있고, 에칭 공정은 TMY를 이용하는 습식 에칭 공정을 포함할 수 있다. 후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)이 에칭되는 체적에서 형성된다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)(예컨대, 붕소 원자들에 의해 주입되지 않은 도 17a 및 도 17b의 처리 단계들에서 형성된 바와 같은 반도체 후면 트렌치 충전 구조물들(73)의 상위 부분들)은 타이밍된 제1 선택적 등방성 에칭 공정을 수행함으로써 적어도 하나의 제1 브리지 구조물(73B)의 세트들에 선택적으로 제거될 수 있다. 일 실시예에서, 제1 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(TMY)를 이용하는 습식 에칭 공정을 포함한다. 제1 선택적 등방성 에칭 공정은 제1 브리지 구조물들(73B)에 선택적으로 제1 붕소 원자들로 도핑되지 않은 반도체 후면 트렌치 충전 구조물들(73)의 부분들을 에칭한다.
후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)의 상위 부분들이 제1 선택적 등방성 에칭 공정에 의해 에칭되는 체적에서 형성된다. 제1 선택적 등방성 에칭 공정의 지속기간은, 각각의 반도체 후면 트렌치 충전 구조물(73)의 나머지 부분의 상부 표면이 복수의 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면과 복수의 교번하는 스택들(32, 42)의 최하부 표면들을 포함하는 수평 평면 사이에 형성될 수 있도록 선택될 수 있다. 비제한적인 도시적인 예에서, 각각의 반도체 후면 트렌치 충전 구조물(73)의 나머지 부분의 상부 표면 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면으로부터 교번하는 스택들(32, 42)의 두께의 약 1/4 내지 1/3으로 형성될 수 있다. 일반적으로, 적어도 하나의 브리지 구조물(73B)의 세트는 후면 트렌치들(79)의 각각 내의 각자의 후면 공동(79') 위에 놓일 수 있다. 각각의 후면 공동(79')은 반도체 후면 트렌치 충전 구조물들(73)의 각자의 반도체 후면 트렌치 충전 구조물의 나머지 중간 및 하위 부분 위에 놓인다. 제1 블록 레벨 포토레지스트 층(373)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 33a 및 도 33b를 참조하면, 제2 포토레지스트 층(471)은 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 반도체 후면 트렌치 충전 구조물들(73)의 개별 영역들 위에 개구들의 어레이를 형성할 수 있다. 제2 패터닝된 포토레지스트 층(471) 내의 개구들의 어레이는 제1 수평 방향(hd1)을 따라 주기적으로 배열된 직사각형 개구들의 행들을 포함할 수 있다. 일 실시예에서, 제2 패터닝된 포토레지스트 층(471) 내의 직사각형 개구들은 제1 수평 방향(hd1)을 따라 제1 브리지 구조물들(73B)로부터 측방향으로 오프셋되어 평면도에서 제2 패터닝된 포토레지스트 층(471) 내의 직사각형 개구들의 영역들이 제1 브리지 구조물들(73B)의 영역들과 중첩되지 않도록 할 수 있다. 일 실시예에서, 각각의 반도체 후면 트렌치 충전 구조물(73) 위의 직사각형 개구들의 주기성은 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 3배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 100배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 6배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 50배의 범위일 수 있다. 제2 패터닝된 포토레지스트 층(471) 내의 각각의 개구의 길이는 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 0.5배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 5배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 1배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 2배의 범위일 수 있다. 일 실시예에서, 개구들의 2차원 주기적 어레이이 제2 패터닝된 포토레지스트 층(471)에 형성되어 반도체 후면 트렌치 충전 구조물(73)의 상부 표면이 제2 패터닝된 포토레지스트 층(471)을 통해 각각의 개구의 저부에서 물리적으로 노출되도록 할 수 있다. 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)은 제2 패터닝된 포토레지스트 층(471)으로 커버된다.
도 34a 내지 도 34c를 참조하면, 반도체 후면 트렌치 충전 구조물들(73)의 도핑되지 않은 반도체 재료의 에칭 속도를 감소시키는 도펀트 원자들은 제2 패터닝된 포토레지스트 층(471) 내의 개구들을 통해 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들 안으로 제공될 수 있다. 도펀트 원자들은 이온 주입, 기체상 확산 도핑 또는 임의의 다른 적합한 도핑 방법에 의해 제공될 수 있다. 제2 붕소 주입 공정은 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들을 형성하도록 수행될 수 있다. 일 실시예에서, 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들 내의 붕소 원자들의 원자 농도는 범위가 1.0 x 1019/cm3 내지 5.0 x 1021/cm3, 예컨대, 1.0 x 1021/cm3 내지 5.0 x 1021/cm3일 수 있다.
원자 농도가 적어도 1.0 x 1019/cm3, 예컨대, 적어도 1.0 x 1021/cm3인 도펀트 원자들을 포함하는 반도체 후면 트렌치 충전 구조물들(73)의 주입된 부분들은 본 명세서에서 제2 브리지 구조물들(73C)로 지칭되고, 이는 주입된 도펀트들의 존재에 의해 반도체 후면 트렌치 충전 구조물들(73)의 주입되지 않은 부분들의 재료 조성과는 재료 조성이 상이하다. 일 실시예에서, 제2 브리지 구조물들(73C)은 반도체(예컨대, 실리콘) 후면 트렌치 충전 구조물들(73)의 개별 표면 부분들 안으로 제2 붕소 원자들의 주입에 의해 형성될 수 있다.
일반적으로, 나머지 반도체 후면 트렌치 충전 구조물(73)의 적어도 하나의 개별 표면 부분은 제2 붕소 원자들을 국소적으로 주입함으로써 후면 트렌치들(79)의 각각 내의 하나 이상의 제2 브리지 구조물들(73C)의 각자의 세트로 변환될 수 있다. 일 실시예에서, 붕소 도핑된 반도체 재료(예컨대, 붕소 도핑된 실리콘)를 포함하는 적어도 하나의 제2 브리지 구조물(73C)의 세트는 후면 트렌치들(79)의 각각 내에서 형성될 수 있다. 일 실시예에서, 적어도 하나의 제2 브리지 구조물(73C)은 본질적으로 붕소 도핑된 실리콘 또는 붕소 도핑된 실리콘-게르마늄 합금으로 구성된다.
일 실시예에서, 복수의 제2 브리지 구조물들(73C)은 복수의 제2 브리지 구조물들(73C)이 제1 수평 방향(hd1)을 따라 주기성을 갖는 제2 브리지 구조물들(73C)의 주기적 1차원 어레이를 포함하도록 형성될 수 있다. 제2 패터닝된 포토레지스트 층(471)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)의 각각의 나머지 부분의 개별 표면 부분들은 반도체 후면 트렌치 충전 구조물들(73)의 나머지 부분들의 마스킹되지 않은 표면 영역들 안으로 제2 붕소 원자들을 주입함으로써 제2 브리지 구조물들(73C)로 변환될 수 있다. 일 실시예에서, 제2 도핑된 반도체 재료를 포함하는 제2 브리지 구조물들(73C)은 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제2 수직 거리(d2)에서 후면 트렌치들(79)의 각각 내에 형성된다. 제2 수직 거리(d2)는 제1 수직 거리(d1) 미만이다. 일 실시예에서, 제2 브리지 구조물들(73C)은 후면 트렌치들(79)의 각각 내에서 제1 수평 방향(hd1)을 따라 배열될 수 있고, 반도체 후면 트렌치 충전 구조물들(73)의 각자의 반도체 후면 트렌치 충전 구조물의 나머지 부분 내에 매립될 수 있다.
일 실시예에서, 각각의 후면 트렌치(79)는 한 쌍의 교번하는 스택들(32, 42) 사이에 위치될 수 있다. 일 실시예에서, 제1 브리지 구조물들(73B)의 행은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리(d1)에 위치될 수 있고, 제2 브리지 구조물들(73C)의 행은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제2 수직 거리(d2)에 위치될 수 있다. 제2 수직 거리(d2)는 제1 수직 거리(d1)와 상이하다. 일 실시예에서, 제2 브리지 구조물들(73C)은 제1 수평 방향(hd1)을 따라 제1 브리지 구조물들(73B)로부터 측방향으로 오프셋되어, 제2 브리지 구조물들(73C)이 제1 브리지 구조물들(73B)과 지면 중첩부를 갖지 않도록 한다. 일 실시예에서, 제1 브리지 구조물들(73B)은 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면 위에 위치되고, 제2 브리지 구조물들(73C)은 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면 아래에 위치된다.
도 35a 내지 도 35c를 참조하면, 제2 포토레지스트 층(471)은, 예를 들어, 애싱에 의해 제거될 수 있다. 본 명세서에서 제2 블록 레벨 포토레지스트 층(473)으로 지칭되는 다른 포토레지스트 층이 제2 예시적 구조물 위에 도포될 수 있다. 제2 블록 레벨 포토레지스트 층(473)은 반도체 후면 트렌치 충전 구조물들(73)의 물리적으로 노출된 상부 표면들을 커버하지 않고, 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(483)을 커버하도록 리소그래피 방식으로 패터닝될 수 있다.
제2 등방성 에칭 공정이 수행된다. 구체적으로, 제1 브리지 구조물들(73B) 및 제2 브리지 구조물들(73C)의 재료에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하는 에천트가 제2 등방성 에칭 공정 동안 제2 예시적 구조물에 적용될 수 있다. 예를 들어, TMY를 이용하는 습식 에칭 공정은 제1 브리지 구조물들(73B) 및 제2 브리지 구조물들(73C)의 재료들에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하도록 수행될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은 반도체 재료, 예컨대, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 폴리실리콘, 도핑되지 않은 비정질 실리콘 게르마늄 합금, 또는 도핑되지 않은 다결정 실리콘-게르마늄을 포함할 수 있고, 제2 브리지 구조물들(73C)은 1.0 x 1019/cm3 내지 5.0 x 1021/cm3의 범위의 원자 농도의 붕소 원자들을 포함하는 도핑된 반도체 재료를 포함할 수 있고, 에칭 공정은 TMY를 이용하는 습식 에칭 공정을 포함할 수 있다. 후면 공동들(79')은 제2 등방성 에칭 공정에 의해 수직으로 연장된다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)(예컨대, 붕소 원자들에 의해 주입되지 않은 도 17a 및 도 17b의 처리 단계들에서 형성되는 바와 같은 반도체 후면 트렌치 충전 구조물들(73)의 부분들)은 제2 선택적 등방성 에칭 공정을 수행함으로써 제1 브리지 구조물들(73B) 및 제2 브리지 구조물들(73C)에 선택적으로 제거될 수 있다. 일 실시예에서, 제2 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(TMY)를 이용하는 습식 에칭 공정을 포함한다. 제2 선택적 등방성 에칭 공정은 제1 브리지 구조물들(73B) 및 제2 브리지 구조물들(73C)에 선택적으로 제2 붕소 원자들로 도핑되지 않은 반도체 후면 트렌치 충전 구조물들(73)의 부분들을 에칭한다.
후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)의 부분들이 제2 선택적 등방성 에칭 공정에 의해 에칭되는 체적에서 형성된다. 제2 선택적 등방성 에칭 공정의 지속기간은, 각각의 반도체 후면 트렌치 충전 구조물(73)의 나머지 부분의 상부 표면이 복수의 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면과 복수의 교번하는 스택들(32, 42)의 최하부 표면들을 포함하는 수평 평면 사이에 형성될 수 있도록 선택될 수 있다. 비제한적인 도시적인 예에서, 각각의 반도체 후면 트렌치 충전 구조물(73)의 나머지 부분의 상부 표면 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면으로부터 교번하는 스택들(32, 42)의 두께의 약 1/2로 형성될 수 있다. 일반적으로, 적어도 하나의 브리지 구조물(73B, 73C)의 세트는 후면 트렌치들(79)의 각각 내의 각자의 후면 공동(79') 위에 놓일 수 있다. 각각의 후면 공동(79')은 반도체 후면 트렌치 충전 구조물들(73)의 각자의 반도체 후면 트렌치 충전 구조물의 나머지 부분 위에 놓인다. 제2 블록 레벨 포토레지스트 층(473)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 36a 및 도 36b를 참조하면, 제3 포토레지스트 층(571)은 접촉 레벨 유전체 층(280) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 반도체 후면 트렌치 충전 구조물들(73)의 개별 영역들 위에 개구들의 어레이를 형성할 수 있다. 제3 패터닝된 포토레지스트 층(571) 내의 개구들의 어레이는 제1 수평 방향(hd1)을 따라 주기적으로 배열된 직사각형 개구들의 행들을 포함할 수 있다. 일 실시예에서, 제3 패터닝된 포토레지스트 층(571) 내의 직사각형 개구들은 제1 브리지 구조물들(73B) 및 제2 브리지 구조물들(73C)로부터 측방향으로 오프셋되어 평면도에서 제3 패터닝된 포토레지스트 층(571) 내의 직사각형 개구들의 영역들이 제1 브리지 구조물들(73B) 또는 제2 브리지 구조물들(73C)의 영역들과 중첩되지 않도록 할 수 있다. 일 실시예에서, 각각의 반도체 후면 트렌치 충전 구조물(73) 위의 직사각형 개구들의 주기성은 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 3배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 100배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 6배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 50배의 범위일 수 있다. 제3 패터닝된 포토레지스트 층(571) 내의 각각의 개구의 길이는 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 0.5배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 5배의 범위일 수 있고/있거나 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 1배 내지 아래에 놓인 반도체 후면 트렌치 충전 구조물(73)의 폭의 2배의 범위일 수 있다. 일 실시예에서, 개구들의 2차원 주기적 어레이이 제3 패터닝된 포토레지스트 층(571)에 형성되어 반도체 후면 트렌치 충전 구조물(73)의 상부 표면이 제3 패터닝된 포토레지스트 층(571)을 통해 각각의 개구의 저부에서 물리적으로 노출되도록 할 수 있다. 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(583)은 제3 패터닝된 포토레지스트 층(571)으로 커버된다.
도 37a 내지 도 37c를 참조하면, 반도체 후면 트렌치 충전 구조물들(73)의 도핑되지 않은 반도체 재료의 에칭 속도를 감소시키는 도펀트 원자들은 제3 패터닝된 포토레지스트 층(571) 내의 개구들을 통해 반도체 후면 트렌치 충전 구조물들(73)의 개별 마스킹되지 않은 표면 부분들 안으로 제공될 수 있다. 도펀트 원자들은 이온 주입, 기체상 확산 도핑 또는 임의의 다른 적합한 도핑 방법에 의해 제공될 수 있다. 제3 붕소 주입 공정은 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들을 형성하도록 수행될 수 있다. 일 실시예에서, 반도체 후면 트렌치 충전 구조물들(73)의 주입된 영역들 내의 붕소 원자들의 원자 농도는 범위가 1.0 x 1019/cm3 내지 5.0 x 1021/cm3, 예컨대, 1.0 x 1021/cm3 내지 5.0 x 1021/cm3일 수 있다.
원자 농도가 적어도 1.0 x 1019/cm3, 예컨대, 적어도 1.0 x 1021/cm3인 도펀트 원자들을 포함하는 반도체 후면 트렌치 충전 구조물들(73)의 주입된 부분들은 본 명세서에서 제3 브리지 구조물들(73D)로 지칭되고, 이는 주입된 도펀트들의 존재에 의해 반도체 후면 트렌치 충전 구조물들(73)의 주입되지 않은 부분들의 재료 조성과는 재료 조성이 상이하다. 일 실시예에서, 제3 브리지 구조물들(73D)은 반도체(예컨대, 실리콘) 후면 트렌치 충전 구조물들(73)의 개별 표면 부분들 안으로 제3 붕소 원자들의 주입에 의해 형성될 수 있다.
일반적으로, 반도체 후면 트렌치 충전 구조물(73)의 적어도 하나의 개별 표면 부분은 제3 붕소 원자들을 국소적으로 주입함으로써 후면 트렌치들(79)의 각각 내에서 하나 이상의 제3 브리지 구조물들(73D)의 각자의 세트로 변환될 수 있다. 일 실시예에서, 붕소 도핑된 반도체 재료(예컨대, 붕소 도핑된 실리콘)를 포함하는 적어도 하나의 제3 브리지 구조물(73D)의 세트는 후면 트렌치들(79)의 각각 내에서 형성될 수 있다. 일 실시예에서, 적어도 하나의 제3 브리지 구조물(73D)은 본질적으로 붕소 도핑된 실리콘 또는 붕소 도핑된 실리콘-게르마늄 합금으로 구성된다.
일 실시예에서, 복수의 제3 브리지 구조물들(73D)은 복수의 제3 브리지 구조물들(73D)이 제1 수평 방향(hd1)을 따라 주기성을 갖는 제3 브리지 구조물들(73D)의 주기적 1차원 어레이를 포함하도록 형성될 수 있다. 제3 패터닝된 포토레지스트 층(571)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)의 각각의 나머지 부분의 개별 표면 부분들은 반도체 후면 트렌치 충전 구조물들(73)의 나머지 부분들의 마스킹되지 않은 표면 영역들 안으로 제3 붕소 원자들을 주입함으로써 제3 브리지 구조물들(73D)로 변환될 수 있다. 일 실시예에서, 제3 도핑된 반도체 재료를 포함하는 제3 브리지 구조물들(73D)은 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제3 수직 거리(d3)에서 후면 트렌치들(79)의 각각 내에 형성된다. 제3 수직 거리(d3)는 제1 수직 거리(d1) 미만이고, 제2 수직 거리(d2) 미만이다. 일 실시예에서, 제3 브리지 구조물들(73D)은 후면 트렌치들(79)의 각각 내에서 제1 수평 방향(hd1)을 따라 배열될 수 있고, 반도체 후면 트렌치 충전 구조물들(73)의 각자의 반도체 후면 트렌치 충전 구조물의 나머지 부분 내에 매립될 수 있다.
일 실시예에서, 각각의 후면 트렌치(79)는 한 쌍의 교번하는 스택들(32, 42) 사이에 위치될 수 있다. 일 실시예에서, 제1 브리지 구조물들(73B)의 행은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리(d1)에 위치될 수 있고, 제2 브리지 구조물들(73C)의 행은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제2 수직 거리(d2)에 위치될 수 있고, 제3 브리지 구조물들(73D)의 행은 제1 수평 방향(hd1)을 따라 배열될 수 있고 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제3 수직 거리(d3)에 위치될 수 있다. 제3 수직 거리(d3)는 제1 수직 거리(d1)와는 상이하고(작음), 제2 수직 거리(d2)와 상이하다. 일 실시예에서, 제3 브리지 구조물들(73D)은 제1 수평 방향(hd1)을 따라 제1 브리지 구조물들(73B)로부터 그리고 제2 브리지 구조물들(73C)로부터 측방향으로 오프셋되어 제3 브리지 구조물들(73D)이 제1 브리지 구조물들(73B) 또는 제2 브리지 구조물들(73C)과 지면 중첩부를 갖지 않도록 한다. 일 실시예에서, 제1 브리지 구조물들(73B)은 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면 위에 위치되고, 제2 브리지 구조물들(73C) 및 제3 브리지 구조물들(73D)은 교번하는 스택들(32, 42)의 최상부 표면들을 포함하는 수평 평면 아래에 위치된다.
도 38a 내지 38c를 참조하면, 제3 포토레지스트 층(571)은, 예를 들어, 애싱에 의해 제거될 수 있다. 본 명세서에서 제3 블록 레벨 포토레지스트 층(573)으로 지칭되는 다른 포토레지스트 층이 제3 예시적 구조물 위에 도포될 수 있다. 제3 블록 레벨 포토레지스트 층(573)은 반도체 후면 트렌치 충전 구조물들(73)의 물리적으로 노출된 상부 표면들을 커버하지 않고, 희생 쓰루 메모리 레벨 비아 공동 충전 구조물들(583) 및 희생 주변 영역 비아 공동 충전 구조물들(583)을 커버하도록 리소그래피 방식으로 패터닝될 수 있다.
제3 등방성 에칭 공정이 수행된다. 구체적으로, 제1 브리지 구조물들(73B)의 재료, 제2 브리지 구조물들(73C), 및 제3 브리지 구조물들(73D)에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하는 에천트가 제3 등방성 에칭 공정 동안 제3 예시적 구조물에 적용될 수 있다. 예를 들어, TMY를 이용하는 습식 에칭 공정은 제1 브리지 구조물들(73B), 제2 브리지 구조물들(73C) 및 제3 브리지 구조물들(73D)의 재료들에 선택적으로 반도체 후면 트렌치 충전 구조물들(73)의 재료를 에칭하도록 수행될 수 있다. 예를 들어, 반도체 후면 트렌치 충전 구조물들(73)은 도핑되지 않은 반도체 재료, 예컨대, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 폴리실리콘, 도핑되지 않은 비정질 실리콘 게르마늄 합금, 또는 도핑되지 않은 다결정 실리콘-게르마늄을 포함할 수 있고, 제3 브리지 구조물들(73D)은 1.0 x 1019/cm3 내지 5.0 x 1021/cm3, 예컨대, 1.0 x 1021/cm3 내지 5.0 x 1021/cm3의 범위의 원자 농도의 붕소 원자들을 포함하는 도핑된 반도체 재료를 포함할 수 있고, 에칭 공정은 TMY를 이용하는 습식 에칭 공정을 포함할 수 있다. 후면 공동들(79')은 제3 등방성 에칭 공정에 의해 수직으로 연장된다.
일반적으로, 반도체 후면 트렌치 충전 구조물들(73)(예컨대, 붕소 원자들에 의해 주입되지 않은 도 17a 및 도 17b의 처리 단계들에서 형성되는 바와 같은 반도체 후면 트렌치 충전 구조물들(73)의 부분들)은 제3 선택적 등방성 에칭 공정을 수행함으로써 제1 브리지 구조물들(73B), 제2 브리지 구조물들(73C), 및 제3 브리지 구조물들(73D)에 선택적으로 제거될 수 있다. 일 실시예에서, 제3 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드(TMY)를 이용하는 습식 에칭 공정을 포함한다. 제3 선택적 등방성 에칭 공정은 반도체 후면 트렌치 충전 구조물들(73)의 나머지 부분들을 에칭한다.
후면 공동들(79')은 반도체 후면 트렌치 충전 구조물들(73)의 부분들이 제거된 부피로 형성된다. 일반적으로, 적어도 하나의 브리지 구조물(73B, 73C, 73D)의 세트는 후면 트렌치들(79)의 각각 내의 각자의 후면 공동(79') 위에 놓일 수 있다. 제3 블록 레벨 포토레지스트 층(573)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
후속적으로, 브리지 구조물들이 반도체 재료를 포함하는 경우, 옵션적인 열 또는 플라즈마 산화 공정이 수행되어 브리지 구조물들(73B, 73C, 73D)의 각각의 적어도 물리적으로 노출된 표면 부분들을 산화시킬 수 있다. 타이밍된 산화의 경우, 유전체 반도체 산화물 라이너들(178)은 브리지 구조물들(73B, 73C, 73D)의 물리적으로 노출된 표면들을 유전체 반도체 산화 부분들로 변환함으로써 형성된다. 예를 들어, 실리콘 브리지 구조물들의 경우, 반도체 산화물 라이너들(178)은 붕소 도핑된 실리콘 산화물(예컨대, 붕규산 유리) 라이너들을 포함한다. 유전체 반도체 산화물 라이너들(178)의 두께는 1 nm 내지 20 nm의 범위, 에컨대, 2 nm 내지 10 nm일 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 일 실시예에서, 복수의 브리지 구조물들(73B, 73C, 73D)의 각각은 각자의 유전체 반도체 산화물 라이너(178) 내에 매립될 수 있다. 일 실시예에서, 각자의 유전체 반도체 산화물 라이너(178)는 균일한 두께를 갖고, 도핑된 반도체 재료의 유전체 산화물을 포함한다. 대안적으로, 산화의 지속기간은 브리지 구조물들의 전체 체적이 유전체 반도체 산화물, 예컨대 붕소 도핑된 실리콘 산화물(예컨대, 붕규산 유리)로 변환되도록 연장될 수 있다.
위 실시예는 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 3개의 상이한 수직 거리(d1, d2, d3)에 위치된 3가지 유형의 브리지 구조물들(73B, 73C, 73D)을 포함하지만, 2가지 유형의 브리지 구조물들이 수평 평면으로부터 2개의 상이한 수직 거리에 형성되고, 또는 4가지 이상의 유형들의 브리지 구조물들이 수평 평면으로부터 4개 이상의 상이한 수직 거리에 형성되는 실시예들이 본 명세서에서 명백히 고려된다.
도 39a 내지 도 39c를 참조하면, 도 22의 처리 단계들은 후면 리세스들(143, 243)을 형성하도록 수행될 수 있다.
도 40a 내지 도 40c를 참조하면, 도 23a 및 도 23b의 처리 단계들이 수행되어 브리지 구조물들(73B, 73C, 73D)이 후면 트렌치들(79) 내에 존재하고, 절연 층들(132, 232)에 구조적 지지를 제공하는 동안, 희생 재료 층들(142, 242)을 전기 전도성 층들(146, 246)로 교체할 수 있다. 브리지 구조물들(73B, 73C, 73D)이 상이한 수직 레벨들에 위치되기 때문에, 브리지 구조물들은 후면 트렌치들(79)의 상부에서뿐만 아니라, 상이한 수직 레벨들에서 절연 층들(132, 232)이 후면 트렌치들(79)로 기울어지는 것을 감소 또는 제거한다.
도 41a 내지 도 41e를 참조하여, 도 24a 내지 도 24e의 처리 단계들은 후면 트렌치들(79) 내에 후면 트렌치 충전 구조물들(176)을 형성하도록 수행될 수 있다. 각각의 후면 트렌치 충전 구조물(176)은 각자의 후면 트렌치(79) 내에 각각의 브리지 구조물(73A, 73C, 73D)을 매립하는 절연 후면 트렌치 충전 재료 부분을 포함할 수 있다. 각각의 절연 후면 트렌치 충전 재료 부분(176)의 측벽들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 후면 트렌치(79)의 한 쌍의 길이방향 측벽들과 접촉한다. 일 실시예에서, 후면 트렌치 충전 구조물(176)은 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 교번하는 스택들의 이웃하는 쌍 내의 각각의 층의 각자의 측벽과 접촉한다.
도 42를 참조하면, 도 25의 처리 단계들은 층 콘택트 비아 공동들(85) 및 드레인 콘택트 비아 공동들(87)을 형성하도록 수행될 수 있다.
도 43을 참조하면, 도 26의 처리 단계들은 희생 비아 공동 충전 구조물들(483, 583)을 제거하고 주변 영역 비아 공동들(487) 및 쓰루 메모리 레벨 비아 공동들(587)을 형성하도록 수행될 수 있다.
도 44a 및 도 44b를 참조하면, 도 27a 및 도 27b의 처리 단계들은 다양한 콘택트 비아 구조물들(86, 88, 485, 586)을 형성하도록 수행될 수 있다.
도 45를 참조하면, 도 28의 처리 단계들은 라인 레벨 유전체 층(290) 내에 매립된 상위 금속 라인 구조물들(96. 98)을 형성하도록 수행될 수 있다.
모든 도면들을 참조하고, 본 개시내용의 다양한 실시예들에 따라, 3차원 메모리 디바이스가 제공되고, 이는: 후면 트렌치(79)에 의해 서로로부터 측방향으로 이격된 절연 층들(132, 232) 및 전기 전도성 층들(146, 246)의 한 쌍의 교번하는 스택들{(132, 232), (146, 246)} - 교번하는 스택 쌍{(132, 232), (146, 246)}의 각각 및 후면 트렌치(79)는 제1 수평 방향(hd1)을 따라 측방향으로 연장됨 -; 교번하는 스택 쌍{(132, 232), (146, 246)} 중에서 각자의 교번하는 스택{(132, 232), (146, 246)}을 통해 수직으로 연장되는 메모리 개구들(49)의 어레이들; 메모리 개구들(49)의 어레이들 내에 위치된 메모리 개구들 충전 구조물들(58)의 어레이들 - 메모리 개구 충전 구조물들(58)의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및 후면 트렌치(79) 내에 위치되고 복수의 브리지 구조물들(73B, 73C, 73D)을 포함하는 후면 트렌치 충전 구조물(176)을 포함한다.
일 실시예에서, 복수의 브리지 구조물들(73B, 73C)은: 기판(8)의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리(d1)에 위치된 제1 브리지 구조물(73B); 및 수평 평면으로부터 제2 수직 거리(d2)에 위치된 제2 브리지 구조물(73C)을 포함하고, 제2 수직 거리(d2)는 제1 수직 거리(d1)와 상이하다. 일 실시예에서, 제2 브리지 구조물(73C)은 제1 수평 방향(hd1)을 따라 제1 브리지 구조물(73B)로부터 측방향으로 오프셋되어있다.
일 실시예에서, 제2 브리지 구조물(73C)은 기판(8)의 상부 표면에 수직인 수직 방향을 따르는 평면도에서 제1 브리지 구조물(73B)과 어떠한 지면 중첩부도 갖지 않는다.
브리지 구조물들은 기판으로부터 상이한 수직 거리에 위치된 브리지 구조물들의 다수의 행들을 포함할 수 있고, 이는 다수의 높이들에서 교번하는 스택들에 구조적 지지를 제공할 수 있다.
일 실시예에서, 제1 브리지 구조물(73B)은 교번하는 스택 쌍{(132, 232), (146, 246)}의 최상부 표면들을 포함하는 수평 평면 위에 위치되고; 제2 브리지 구조물(73C)은 교번하는 스택 쌍{(132, 232), (146, 246)}의 최상부 표면들을 포함하는 수평 평면 아래에 위치된다. 일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택 쌍{(132, 232), (146, 246)} 내의 각자의 교번하는 스택{(132, 232), (146, 246)} 위에 위치된 한 쌍의 접촉 레벨 유전체 재료 부분들을 포함하고, 제1 브리지 구조물(73B)은 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들을 포함하는 수평 평면 내에 위치된 상부 표면을 갖는다.
일 실시예에서, 메모리 개구 충전 구조물들(58)의 각각은 각자의 수직 반도체 채널(60) 및 각자의 수직 반도체 채널(60)의 상위 단부 부분과 접촉하는 각자의 드레인 영역(63)을 포함하고; 드레인 영역들(63)의 상부 표면들은 교번하는 스택 쌍{(132, 232), (146, 246)}의 최상부 표면들을 포함하는 수평 평면에, 또는 그 아래에 위치된다.
전술한 내용이 특정한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조물들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 -는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (40)

  1. 3차원 메모리 디바이스로서,
    후면 트렌치에 의해 서로로부터 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 한 쌍의 교번하는 스택들 - 상기 교번하는 스택 쌍의 각각 및 상기 후면 트렌치는 제1 수평 방향을 따라 측방향으로 연장됨 -;
    상기 교번하는 스택 쌍 중에서 각자의 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들의 어레이들;
    상기 메모리 개구들의 어레이들에 위치된 메모리 개구 충전 구조물들의 어레이들 - 상기 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및
    상기 후면 트렌치 내에 위치되고 복수의 브리지 구조물들을 포함하는 후면 트렌치 충전 구조물을 포함하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서, 상기 복수의 브리지 구조물들은:
    상기 기판의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리에 위치된 제1 브리지 구조물; 및
    상기 수평 평면으로부터 제2 수직 거리에 위치된 제2 브리지 구조물을 포함하고, 상기 제2 수직 거리는 상기 제1 수직 거리와 상이한, 3차원 메모리 디바이스.
  3. 제2항에 있어서, 상기 제2 브리지 구조물은 상기 제1 수평 방향을 따라 상기 제1 브리지 구조물로부터 측방향으로 오프셋된, 3차원 메모리 디바이스.
  4. 제2항에 있어서, 상기 제2 브리지 구조물은 상기 기판의 상부 표면에 수직인 수직 방향을 따르는 평면도에서 상기 제1 브리지 구조물과 어떠한 지면 중첩부(areal overlap)도 갖지 않는, 3차원 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 브리지 구조물은 상기 교번하는 스택 쌍의 최상부 표면들을 포함하는 수평 평면 위에 위치되고;
    상기 제2 브리지 구조물은 상기 교번하는 스택 쌍의 상기 최상부 표면들을 포함하는 상기 수평 평면 아래 위치되는, 3차원 메모리 디바이스.
  6. 제5항에 있어서, 상기 교번하는 스택 쌍 내의 각자의 교번하는 스택 위에 위치된 한 쌍의 접촉 레벨 유전체 재료 부분들을 추가로 포함하고, 상기 제1 브리지 구조물은 상기 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들을 포함하는 수평 평면 내에 위치된 상부 표면을 갖는, 3차원 메모리 디바이스.
  7. 제1항에 있어서, 상기 복수의 브리지 구조물들의 각각은 도핑된 반도체 재료를 포함하는, 3차원 메모리 디바이스.
  8. 제7항에 있어서, 상기 복수의 브리지 구조물들의 각각은 상기 도핑된 반도체 재료의 유전체 산화물을 포함하는 각자의 유전체 반도체 산화물 라이너 내에 매립되는, 3차원 메모리 디바이스.
  9. 제7항에 있어서, 상기 도핑된 반도체 재료는 붕소 도핑된 실리콘을 포함하는, 3차원 메모리 디바이스.
  10. 제1항에 있어서, 상기 복수의 브리지 구조물들은 상기 기판의 상부 표면을 포함하는 수평 평면으로부터 3개의 상이한 수직 거리에 위치된 3개의 브리지 구조물을 포함하는, 3차원 메모리 디바이스.
  11. 제1항에 있어서,
    상기 메모리 개구 충전 구조물들의 각각은 각자의 수직 반도체 채널 및 상기 각자의 수직 반도체 채널의 상위 단부 부분과 접촉하는 각자의 드레인 영역을 포함하고;
    상기 드레인 영역들의 상부 표면들은 상기 교번하는 스택 쌍의 최상부 표면들을 포함하는 수평 평면에 또는 그 아래에 위치되는, 3차원 메모리 디바이스.
  12. 제1항에 있어서, 상기 후면 트렌치 충전 구조물은 상기 복수의 브리지 구조물들의 각각의 브리지 구조물을 매립하는 절연 후면 트렌치 충전 재료 부분을 포함하는, 3차원 메모리 디바이스.
  13. 제12항에 있어서,
    상기 후면 트렌치 충전 구조물은 상기 교번하는 스택 쌍 내의 각각의 층의 각자의 측벽과 접촉하고;
    상기 절연 후면 트렌치 충전 재료 부분의 측벽들은 상기 제1 수평 방향을 따라 측방향으로 연장되는 상기 후면 트렌치의 한 쌍의 길이방향 측벽들과 접촉하는, 3차원 메모리 디바이스.
  14. 제1항에 있어서, 상기 복수의 브리지 구조물들은:
    상기 제1 수평 방향을 따라 배열되고 상기 기판의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리에 위치된 일 행(row)의 제1 브리지 구조물들; 및
    상기 제1 수평 방향을 따라 배열되고 상기 수평 평면으로부터 제2 수직 거리에 위치된 일 행의 제2 브리지 구조물들을 포함하고, 상기 제2 수직 거리는 상기 제1 수직 거리와는 상이한, 3차원 메모리 디바이스.
  15. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 연속적인 절연 층들과 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
    상기 수직으로 교번하는 시퀀스를 통해 메모리 개구의 어레이들을 형성하는 단계;
    상기 메모리 개구들의 어레이들에 메모리 개구 충전 구조물들의 어레이들을 형성하는 단계 - 상기 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -;
    상기 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 후면 트렌치들을 형성하는 단계 - 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들은 상기 후면 트렌치들에 의해 측방향으로 이격됨 -;
    상기 기판의 상부 표면을 포함하는 수평 평면으로부터 제1 수직 거리에서 상기 후면 트렌치들의 각각 내에 제1 도핑된 반도체 재료를 포함하는 제1 브리지 구조물들을 형성하는 단계;
    상기 기판의 상기 상부 표면을 포함하는 상기 수평 평면으로부터 제2 수직 거리에서 상기 후면 트렌치들의 각각 내에 제2 도핑된 반도체 재료를 포함하는 제2 브리지 구조물들을 형성하는 단계 - 상기 제2 수직 거리는 상기 제1 수직 거리 미만임 -; 및
    상기 제1 및 상기 제2 브리지 구조물들이 상기 후면 트렌치들 내에 존재하는 동안 상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 후면 트렌치들의 각각 내에 도핑되지 않은 반도체 재료를 포함하는 반도체 후면 트렌치 충전 구조물을 형성하는 단계; 및
    상기 반도체 후면 트렌치 충전 구조물의 상기 제1 개별 표면 부분들 안으로 제1 붕소 원자들을 주입함으로써 상기 반도체 후면 트렌치 충전 구조물의 제1 개별 표면 부분들을 상기 제1 브리지 구조물들로 변환하는 단계를 추가로 포함하는, 방법.
  17. 제16항에 있어서, 선택적 등방성 에칭 공정을 수행함으로써 상기 제1 브리지 구조물들에 선택적으로 상기 제1 붕소 원자들로 도핑되지 않은 상기 반도체 후면 트렌치 충전 구조물들의 부분들을 에칭하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서, 상기 선택적 등방성 에칭 공정 이후에 제2 붕소 원자들을 상기 제2 개별 표면 부분들에 주입함으로써 상기 반도체 후면 트렌치 충전 구조물의 나머지 부분의 제2 개별 표면 부분들을 상기 제2 브리지 구조물들로 변환하는 단계를 추가로 포함하는, 방법.
  19. 제17항에 있어서,
    후면 공동들은 상기 반도체 후면 트렌치 충전 구조물들의 부분들이 상기 선택적 등방성 에칭 공정에 의해 에칭되는 체적에서 형성되고;
    상기 반도체 후면 트렌치 충전 구조물의 상기 나머지 부분의 상부 표면은 상기 복수의 교번하는 스택들의 최상부 표면들을 포함하는 수평 평면과 상기 복수의 교번하는 스택들의 최하부 표면들을 포함하는 수평 평면 사이에 형성된, 방법.
  20. 제18항에 있어서,
    상기 제1 브리지 구조물들은 복수의 붕소 도핑된 실리콘 브리지 구조물들을 포함하고;
    상기 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드를 이용하는 습식 에칭 공정을 포함하는, 방법.
  21. 3차원 메모리 디바이스로서,
    후면 트렌치에 의해 서로로부터 측방향으로 이격된 절연 층들 및 전기 전도성 층들의 한 쌍의 교번하는 스택들 - 상기 교번하는 스택 쌍의 각각 및 상기 후면 트렌치는 제1 수평 방향을 따라 측방향으로 연장됨 -;
    상기 교번하는 스택 쌍 중에서 각자의 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들의 어레이들;
    상기 메모리 개구들의 어레이들에 위치된 메모리 개구 충전 구조물들의 어레이들 - 상기 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -; 및
    상기 후면 트렌치 내에 위치되고 도핑된 반도체 재료를 포함하는 적어도 하나의 브리지 구조물을 포함하는 후면 트렌치 충전 구조물을 포함하는, 3차원 메모리 디바이스.
  22. 제21항에 있어서, 상기 교번하는 스택 쌍의 각자의 스택 위에 놓이면서 상기 후면 트렌치에 의해 측방향으로 이격되는 한 쌍의 접촉 레벨 유전체 재료 부분들을 추가로 포함하고, 상기 적어도 하나의 브리지 구조물은 상기 접촉 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉하는, 3차원 메모리 디바이스.
  23. 제22항에 있어서, 상기 적어도 하나의 브리지 구조물은 상기 접촉 레벨 유전체 재료 부분 쌍의 상부 표면들을 포함하는 수평 평면 내에 위치되는 각자의 상부 표면을 포함하는, 3차원 메모리 디바이스.
  24. 제22항에 있어서,
    상기 메모리 개구 충전 구조물들의 각각은 각자의 수직 반도체 채널 및 상기 수직 반도체 채널의 상위 단부 부분과 접촉하는 각자의 드레인 영역을 추가로 포함하고;
    상기 드레인 영역들의 상부 표면들은 상기 접촉 레벨 유전체 재료 부분 쌍의 저부 표면들을 포함하는 수평 평면에 또는 그 아래에 위치되는, 3차원 메모리 디바이스.
  25. 제21항에 있어서,
    상기 도핑된 반도체 재료는 붕소 도핑된 반도체 재료를 포함하고;
    상기 후면 트렌치 충전 구조물은 상기 적어도 하나의 브리지 구조물의 측벽들 및 저부 표면과 접촉하는 절연 후면 트렌치 충전 재료 부분을 포함하는, 3차원 메모리 디바이스.
  26. 제25항에 있어서, 상기 후면 트렌치 충전 구조물은 상기 교번하는 스택 쌍 내의 각각의 층의 각자의 측벽과 접촉하는, 3차원 메모리 디바이스.
  27. 제25항에 있어서, 상기 적어도 하나의 브리지 구조물의 상기 저부 표면은 상기 교번하는 스택 쌍 내의 최상부 전기 전도성 층들의 상부 표면들을 포함하는 수평 평면 위에 위치되는 수평 평면 내에 위치되는, 3차원 메모리 디바이스.
  28. 제25항에 있어서, 상기 절연 후면 트렌치 충전 재료 부분의 측벽들은 상기 제1 수평 방향을 따라 측방향으로 연장되는 상기 후면 트렌치의 한 쌍의 길이방향 측벽들과 접촉하는, 3차원 메모리 디바이스.
  29. 제25항에 있어서,
    상기 절연 후면 트렌치 충전 재료 부분과 접촉하는 상기 적어도 하나의 브리지 구조물의 상기 측벽들은 상기 제1 수평 방향에 수직인 제2 수평 방향에 평행하고;
    상기 적어도 하나의 브리지 구조물은 상기 제1 수평 방향에 평행하고 상기 제2 수평 방향에 평행한 측벽들의 각자의 쌍에 인접한 추가적인 측벽들을 포함하는, 3차원 메모리 디바이스.
  30. 제29항에 있어서, 상기 교번하는 스택 쌍의 각자의 스택 위에 놓이면서 상기 후면 트렌치에 의해 측방향으로 이격되는 한 쌍의 접촉 레벨 유전체 재료 부분들을 추가로 포함하고, 상기 적어도 하나의 브리지 구조물의 상기 추가적인 측벽들은 상기 접촉 레벨 유전체 재료 부분 쌍의 각자의 측벽 세그먼트들과 접촉하는, 3차원 메모리 디바이스.
  31. 제21항에 있어서, 상기 적어도 하나의 브리지 구조물은 상기 제1 수평 방향을 따라 측방향으로 이격된 복수의 브리지 구조물들을 포함하는, 3차원 메모리 디바이스.
  32. 제31항에 있어서, 상기 복수의 브리지 구조물들은 상기 제1 수평 방향을 따라 주기성을 갖는 브리지 구조물들의 주기적 1차원 어레이를 포함하는, 3차원 메모리 디바이스.
  33. 제21항에 있어서, 상기 적어도 하나의 브리지 구조물은 본질적으로 붕소 도핑된 실리콘으로 구성된, 3차원 메모리 디바이스.
  34. 제21항에 있어서,
    상기 메모리 개구 충전 구조물들의 각각은 각자의 수직 반도체 채널을 포함하고;
    소스 반도체 층은 상기 수직 반도체 채널들의 각각의 저부 단부의 측벽과 접촉하여 위치되는, 3차원 메모리 디바이스.
  35. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 연속적인 절연 층들과 연속적인 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
    상기 수직으로 교번하는 시퀀스를 통해 메모리 개구의 어레이들을 형성하는 단계;
    상기 메모리 개구들의 어레이들에 메모리 개구 충전 구조물들의 어레이들을 형성하는 단계 - 상기 메모리 개구 충전 구조물들의 각각은 메모리 요소들의 각자의 수직 스택을 포함함 -;
    상기 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 후면 트렌치들을 형성하는 단계 - 절연 층들 및 희생 재료 층들의 복수의 교번하는 스택들은 상기 후면 트렌치들에 의해 측방향으로 이격됨 -;
    상기 후면 트렌치들의 각각 내에 도핑된 반도체 재료를 포함하는 하나 이상의 브리지 구조물들의 세트를 형성하는 단계; 및
    상기 하나 이상의 브리지 구조물들의 상기 세트들이 상기 후면 트렌치들 내에 존재하는 동안 상기 희생 재료 층들을 전기 전도성 층들로 대체하는 단계를 포함하는, 방법.
  36. 제35항에 있어서,
    상기 후면 트렌치들의 각각 내에 도핑되지 않은 반도체 재료를 포함하는 반도체 후면 트렌치 충전 구조물을 형성하는 단계; 및
    상기 반도체 후면 트렌치 충전 구조물의 상기 적어도 하나의 개별 표면 부분을 붕소 원자들로 도핑하여 상기 반도체 후면 트렌치 충전 구조물의 적어도 하나의 개별 표면 부분을 상기 후면 트렌치들의 각각 내의 하나 이상의 브리지 구조물들의 상기 각자의 세트로 변환하는 단계를 추가로 포함하는, 방법.
  37. 제36항에 있어서, 선택적 등방성 에칭 공정을 수행하여 상기 반도체 후면 트렌치 충전 구조물들의 상기 부분들이 제거되는 체적에서 후면 공동들을 형성함으로써 상기 하나 이상의 브리지 구조물들의 상기 세트들에 선택적으로 상기 붕소 원자들로 도핑되지 않은 상기 반도체 후면 트렌치 충전 구조물들의 부분들을 제거하는 단계를 추가로 포함하는, 방법.
  38. 제37항에 있어서, 상기 하나 이상의 브리지 구조물들의 세트는 상기 후면 트렌치들의 각각 내의 상기 각자의 후면 공동 위에 놓이는, 방법.
  39. 제38항에 있어서,
    상기 하나 이상의 브리지 구조물들의 세트는 복수의 붕소 도핑된 실리콘 브리지 구조물들을 포함하고;
    상기 선택적 등방성 에칭 공정은 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드를 이용하는 습식 에칭 공정을 포함하는, 방법.
  40. 제38항에 있어서,
    상기 절연 층들, 상기 하나 이상의 브리지 구조물들의 세트들, 및 상기 메모리 개구 충전 구조물들의 어레이들에 선택적으로 상기 후면 공동들을 통해 상기 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계; 및
    상기 하나 이상의 브리지 구조물의 상기 세트들이 상기 후면 트렌치들 내에 위치되는 동안 상기 후면 공동들을 통해 상기 후면 리세스들에 적어도 하나의 전기 전도성 재료를 침착시킴으로써 상기 전기 전도성 층들을 형성하는 단계를 추가로 포함하는, 방법.
KR1020247001121A 2021-08-19 2022-05-09 도핑된 반도체 브리지 구조물들을 갖는 3차원 메모리 디바이스 및 이들을 형성하는 방법 KR20240019828A (ko)

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