KR20230118172A - Double baffle device with improved etching uniformity - Google Patents

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KR20230118172A
KR20230118172A KR1020237023600A KR20237023600A KR20230118172A KR 20230118172 A KR20230118172 A KR 20230118172A KR 1020237023600 A KR1020237023600 A KR 1020237023600A KR 20237023600 A KR20237023600 A KR 20237023600A KR 20230118172 A KR20230118172 A KR 20230118172A
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etching
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shaped
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KR1020237023600A
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야오야오 장
샤오보 류
둥둥 후
화이둥 장
하이양 류
나 리
쑹 궈
샤오레이 리
카이둥 쉬
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장쑤 루벤 인스트루먼츠 컴퍼니 리미티드
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Abstract

본 출원은 모두 식각 반응 챔버 내에 장착되는 제1 배플 및 제2 배플을 포함하는 식각 균일성을 개선한 이중 배플 장치를 공개하고, 제1 배플은 제1 배플 구동 장치의 작용에 의해 이온 소스에서 생성된 이온 빔을 완전히 차폐할 수 있는 통원판이고, 웨이퍼는 2회 식각을 사용하고, 1차 식각은 배플에 의해 차폐되지 않는 식각이고, 2차 식각은 제2 배플에 의해 차폐되는 식각이고, 제2 배플의 구조는 식각 작업 조건에 따라 선택되며, 제2 배플 구동 장치의 작용에 의해, 1차 식각 시의 웨이퍼 표면의 식각 속도가 빠른 영역을 차폐할 수 있어, 웨이퍼 표면 식각 속도가 일정하게 유지되도록 한다. 식각 작업 조건은 저에너지 작업 조건, 중에너지 작업 조건 및 고에너지 작업 조건을 포함한다. 본 출원은 2개 배플의 결합 식각을 통해, 웨이퍼 완성품의 전체적인 식각 균일성을 향상시켜, 웨이퍼의 이용률을 높인다. The present application discloses a double baffle device with improved etching uniformity comprising a first baffle and a second baffle mounted in an etching reaction chamber, wherein the first baffle is generated in an ion source by the action of a first baffle driving device. The wafer is a cylindrical plate capable of completely shielding the ion beam, the wafer uses two etchings, the first etching is etching not shielded by the baffle, the second etching is etching shielded by the second baffle, and The structure of the second baffle is selected according to the etching operation condition, and by the operation of the second baffle driving device, the area where the etching speed of the wafer surface is fast during the first etching can be shielded, so that the etching speed of the wafer surface is kept constant. Let it be. Etching operation conditions include low-energy operation conditions, medium-energy operation conditions, and high-energy operation conditions. The present application improves the overall etching uniformity of a finished wafer product through joint etching of two baffles, thereby increasing the utilization rate of the wafer.

Description

식각 균일성을 개선한 이중 배플 장치Double baffle device with improved etching uniformity

본 출원은 2021년 1월 4일자로 중국 전리국에 제출된, 출원 명칭이 “식각 균일성을 개선한 이중 배플 장치”인 중국 특허 출원 제202110002167.1호를 기초로 우선권을 주장하며, 그 전체 내용은 본 출원에 원용된다.This application claims priority based on Chinese Patent Application No. 202110002167.1, filed with the Patent Office of China on January 4, 2021, entitled “Double Baffle Device with Improved Etching Uniformity”, the entire content of which is incorporated herein by reference.

본 출원은 이온 빔 식각 분야에 관한 것으로, 특히 식각 균일성을 개선한 이중 배플 장치에 관한 것이다. The present application relates to the field of ion beam etching, and in particular, to a double baffle device with improved etching uniformity.

이온 빔 식각은 글로우 방전 원리를 이용하여 아르곤 가스를 아르곤 이온으로 분해하고, 아르곤 이온은 양극 전기장에 의해 가속되어 샘플 표면에 물리적 충격을 가하여 식각 효과를 달성하는 것이다. 식각 과정은 아르곤(Ar)과 같은 불활성 가스를 이온 소스 방전 챔버에 채우고, 이온화를 통해 플라즈마를 형성하고, 그리드를 통해 플라즈마를 이온 빔의 형태로 대상 기판으로 전달하되, 고체 표면으로 발사하여 고체 표면 원자에 충격을 가함으로써, 재료 원자의 스퍼터링을 발생시켜 식각 목적을 달성하는 것이다. 이온 빔 식각은 다양한 금속 및 그 합금, 및 비금속, 산화물, 질화물, 탄화물, 반도체, 폴리머, 세라믹, 적외선 및 초전도 등 재료의 식각 가공에 널리 사용될 수 있다. Ion beam etching uses the glow discharge principle to decompose argon gas into argon ions, and the argon ions are accelerated by an anode electric field to exert a physical impact on the sample surface to achieve an etching effect. In the etching process, an inert gas such as argon (Ar) is filled in an ion source discharge chamber, plasma is formed through ionization, and the plasma is delivered to the target substrate in the form of an ion beam through a grid, but is fired to a solid surface to form a plasma. By bombarding atoms, sputtering of material atoms is generated to achieve the purpose of etching. Ion beam etching can be widely used in the etching process of materials such as various metals and their alloys, and non-metals, oxides, nitrides, carbides, semiconductors, polymers, ceramics, infrared and superconducting materials.

이온 빔 식각 균일성은 이온 소스의 성능에 의해 결정되는데, RF(Radio Frequency) 이온 소스는 원통형이므로, RF 전원이 RF 코일에 인가되면, 전류의 표피 효과로 인해 전류는 주로 방전 챔버의 벽 내에서 흐르고 표피층 내에서 점차적으로 감쇠하기 때문에 방전 챔버 내의 플라즈마 밀도는 일반적으로 양쪽이 높고 중간이 낮은 경향을 보인다. RF 전력 및 작동 압력의 영향을 받아 방전 챔버의 플라즈마 밀도 분포도 안장 모양의 경향을 나타내며, 플라즈마 밀도의 고르지 않은 분포로 인해 식각 속도가 균일하지 않아 식각 균일성에 영향을 미친다. 도 1에 도시된 바와 같이, 이온 소스가 저에너지 작업 조건에서 작동할 경우, 웨이퍼 표면 식각 속도는 가장자리 영역보다 중간 영역이 크고, 그리드 로딩 전압이 증가함에 따라, 식각 속도가 빠른 영역이 점차 외부로 이동하며, 고에너지 작업 조건에서 작동할 경우, 식각 속도는 중심 영역보다 가장자리 영역에서 현저히 크게 나타난다. 종래의 웨이퍼는 식각 균일성을 계산할 때, 일반적으로 웨이퍼를 트리밍한 후 계산하며, 어떻게 비용을 절약하여 웨이퍼의 이용률을 높일 것인가는 시급히 해결해야 할 과제이다. Ion beam etching uniformity is determined by the performance of the ion source. Since the RF (Radio Frequency) ion source is cylindrical, when RF power is applied to the RF coil, the current mainly flows within the wall of the discharge chamber due to the skin effect of the current. Due to the gradual attenuation in the skin layer, the plasma density in the discharge chamber generally tends to be high on both sides and low in the middle. Under the influence of RF power and operating pressure, the plasma density distribution in the discharge chamber also exhibits a saddle-shaped tendency, and the etching rate is not uniform due to the uneven distribution of plasma density, which affects the etching uniformity. As shown in FIG. 1 , when the ion source operates under low-energy working conditions, the wafer surface etching rate is greater in the middle region than the edge region, and as the grid loading voltage increases, the region with the faster etching rate gradually moves outward. And, when operating under high-energy working conditions, the etching rate appears significantly higher in the edge area than in the center area. When calculating the etching uniformity of a conventional wafer, it is generally calculated after trimming the wafer, and how to increase the utilization rate of the wafer by saving cost is an urgent task to be solved.

본 출원의 각 예시적 실시예는 2개 배플의 결합 식각을 통해, 웨이퍼 완성품의 전체적인 식각 균일성을 향상시켜, 웨이퍼의 이용률을 높이는 식각 균일성을 개선한 이중 배플 장치를 제공한다. Each exemplary embodiment of the present application provides a double baffle device with improved etching uniformity that increases the utilization rate of a wafer by improving overall etching uniformity of a finished wafer through joint etching of two baffles.

본 출원의 각 예시적 실시예는 모두 식각 반응 챔버 내에 장착되는 제1 배플 및 제2 배플을 포함하는 식각 균일성을 개선한 이중 배플 장치를 제공한다. Each exemplary embodiment of the present application provides a double baffle device with improved etching uniformity including a first baffle and a second baffle mounted in an etching reaction chamber.

제1 배플은 제1 배플 구동 장치의 작용에 의해 이온 소스에서 생성된 이온 빔을 완전히 차폐할 수 있는 통원판이다. The first baffle is a cylindrical plate capable of completely shielding the ion beam generated by the ion source by the action of the first baffle driving device.

웨이퍼는 2회 식각을 사용하고, 1차 식각은 배플에 의해 차폐되지 않는 식각이고, 2차 식각은 제2 배플에 의해 차폐되는 식각이다. The wafer is etched twice, the first etch is an etch not shielded by the baffle, and the second etch is an etch shielded by the second baffle.

제2 배플의 구조는 식각 작업 조건에 따라 선택되며, 제2 배플 구동 장치의 작용에 의해, 1차 식각 시의 웨이퍼의 표면의 식각 속도가 빠른 영역을 차폐할 수 있어, 웨이퍼 표면의 식각 속도가 일정하게 유지되도록 한다. The structure of the second baffle is selected according to the etching operation condition, and by the action of the second baffle driving device, it is possible to shield the area where the etching speed of the wafer surface is high during the first etching, thereby reducing the etching speed of the wafer surface. to keep it constant.

일 실시예에서, 식각 작업 조건은 저에너지 작업 조건, 중에너지 작업 조건 및 고에너지 작업 조건을 포함한다. In one embodiment, the etch operating conditions include a low energy operating condition, a medium energy operating condition, and a high energy operating condition.

일 실시예에서, 식각 작업 조건이 저에너지 작업 조건인 경우, 제2 배플은 중심 원판 및 중심 원판의 원주 방향을 따라 균일하게 배치된 복수의 제1 부채꼴 블록을 포함하고, 중심 원판은 웨이퍼 표면의 식각 속도가 빠른 저에너지 중심 영역을 차폐하기 위한 것이다. In one embodiment, when the etching operation condition is a low-energy operation condition, the second baffle includes a central disc and a plurality of first sector-shaped blocks uniformly disposed along a circumferential direction of the central disc, and the central disc is etched on a wafer surface. This is to shield the low-energy central region with high speed.

일 실시예에서, 인접한 2개의 제1 부채꼴 블록 사이에 제1 부채꼴 갭이 형성되고, 반경이 r인 곳에서, 제1 부채꼴 블록의 호 길이는 L1이고, 제1 부채꼴 갭의 호 길이는 L2이고, L1＜L2이다. In one embodiment, a first sectoral gap is formed between two adjacent first sectoral blocks, where the radius is r, the arc length of the first sectoral block is L1, and the arc length of the first sectoral gap is L2 , L1 < L2.

일 실시예에서, 제2 배플은 중심 원판 외주의 제1 연결 링에 설치되는 동심 슬리브를 더 포함하고, 복수의 제1 부채꼴 블록은 원주 방향을 따라 중심 원판과 제1 연결 링 사이에 균일하게 설치된다. In one embodiment, the second baffle further includes a concentric sleeve installed on the first connection ring on the outer periphery of the central disc, and the plurality of first fan-shaped blocks are uniformly installed between the center disc and the first connection ring in the circumferential direction. do.

일 실시예에서, 식각 작업 조건이 중에너지 작업 조건인 경우, 제2 배플은 제2 연결 링 및 복수의 제2 부채꼴 블록을 포함하고, 복수의 제2 부채꼴 블록은 원주 방향을 따라 제2 연결 링의 내측에 균일하게 배치되고, 각 제2 부채꼴 블록은 제2 연결 링의 내벽면에 직접 또는 연결 리브를 통해 연결되고, 인접한 2개의 제2 부채꼴 블록 사이에 제2 부채꼴 갭이 형성된다. In one embodiment, when the etching operation condition is a medium energy operation condition, the second baffle includes a second connection ring and a plurality of second sector-shaped blocks, wherein the plurality of second sector-shaped blocks are second connection rings along a circumferential direction. are uniformly disposed on the inner side of, each second fan-shaped block is connected to the inner wall surface of the second connecting ring directly or through a connecting rib, and a second fan-shaped gap is formed between the two adjacent second fan-shaped blocks.

일 실시예에서, 반경이 r인 곳에서, 제2 부채꼴 블록의 호 길이는 L3이고, 제2 부채꼴 갭의 호 길이는 L4이고, L3＞L4이다. In one embodiment, where the radius is r, the arc length of the second sector block is L3, the arc length of the second sector gap is L4, and L3>L4.

일 실시예에서, 각 제2 부채꼴 블록의 모서리는 모두 원호형 면취부이다. In one embodiment, all corners of each second fan-shaped block are circular arc-shaped chamfers.

일 실시예에서, 식각 작업 조건이 고에너지 작업 조건인 경우, 제2 배플은 제1 원환판이다. In one embodiment, the second baffle is the first annular plate when the etch operation condition is a high energy operation condition.

일 실시예에서, 식각 작업 조건이 고에너지 작업 조건인 경우, 제2 배플은 제2 원환판 및 제2 원환판의 원주 방향을 따라 균일하게 배치된 역부채꼴 갭을 포함하고, 역부채꼴 갭의 호 길이가 큰 단부는 제2 원환판의 원형 캐비티를 향한다. In one embodiment, when the etching operation condition is a high-energy operation condition, the second baffle includes a second annular plate and an inverted fan-shaped gap uniformly disposed along a circumferential direction of the second annular plate, and an arc of the inverted fan-shaped gap The longer end faces the circular cavity of the second torus.

본 출원은 제1 배플을 사용하여 1차 식각하고, 식각 작업 조건이 다름에 따라, 구조가 다른 제2 배플을 선택하고, 제2 배플을 사용하여 2차 식각함으로써, 웨이퍼 완성품의 전체적인 식각 균일성을 효과적으로 향상시키고, 웨이퍼의 이용률을 높인다. The present application performs primary etching using the first baffle, selects a second baffle with a different structure according to different etching operation conditions, and performs secondary etching using the second baffle, thereby improving overall etching uniformity of the finished wafer. and increase the utilization rate of the wafer.

도 1a 내지 도 1c는 종래 기술의 상이한 식각 작업 조건에서의 웨이퍼 표면 식각 속도 균일성을 나타낸 개략도이고, 도 1a, 도 1b 및 도 1c는 저에너지 작업 조건, 중에너지 작업 조건 및 고에너지 작업 조건에서의 웨이퍼 표면 식각 속도 균일성을 각각 나타낸 개략도이다.
도 2는 본 출원의 일 실시예에 따른 이온 식각 시스템의 전체 구조를 나타낸 개략도이다.
도 3은 본 출원의 일 실시예에 따른 웨이퍼가 식각 위치에 도달하지 못했을 때 2개 배플의 상태를 나타낸 개략도이다.
도 4는 출원의 일 실시예에 따른 1차 식각 시 2개 배플의 상태를 나타낸 개략도이다.
도 5는 본 출원의 일 실시예에 따른 2차 식각 시 2개 배플의 상태를 나타낸 개략도이다.
도 6은 본 출원의 일 실시예에 따른 제1 배플의 구조를 나타낸 개략도이다.
도 7a 내지 도 7f는 본 출원의 일 실시예에 따른 제2 배플의 구조를 나타낸 개략도이고, 도 7a 및 도 7b는 저에너지 작업 조건에서 제2 배플의 두 가지 예시적인 도면을 나타내고, 도 7c 및 도 7d는 중에너지 작업 조건에서 제2 배플의 두 가지 예시적인 도면을 나타내고, 도 7e 및 도 7f는 고에너지 작업 조건에서 제2 배플의 두 가지 예시적인 도면을 나타낸다.
도 8a 내지 도 8b는 본 출원의 일 실시예에 따른 2개 배플을 결합하여 2차 식각을 진행한 상태를 나타낸 개략도이고, 도 8a 및 도 8b는 각각 두 가지가 결합의 예시적인 도면을 나타낸다.
도 9는 2개 배플을 결합하여 웨이퍼 식각을 진행하는 흐름을 나타낸 개략도이다. 1A to 1C are schematic diagrams showing wafer surface etch rate uniformity under different etching operating conditions in the prior art, and FIGS. It is a schematic diagram showing the wafer surface etching rate uniformity, respectively.
2 is a schematic diagram showing the overall structure of an ion etching system according to an embodiment of the present application.
3 is a schematic diagram illustrating a state of two baffles when a wafer does not reach an etching position according to an embodiment of the present application.
4 is a schematic diagram showing a state of two baffles during primary etching according to an embodiment of the application.
5 is a schematic diagram showing a state of two baffles during secondary etching according to an embodiment of the present application.
6 is a schematic diagram showing the structure of a first baffle according to an embodiment of the present application.
7A to 7F are schematic diagrams showing the structure of a second baffle according to an embodiment of the present application, FIGS. 7A and 7B show two exemplary views of the second baffle in a low-energy operation condition, and FIGS. 7D shows two exemplary views of the second baffle at medium energy operating conditions, and FIGS. 7E and 7F show two example views of the second baffle at high energy operating conditions.
8A to 8B are schematic diagrams showing a state in which secondary etching is performed by combining two baffles according to an embodiment of the present application, and FIGS. 8A and 8B respectively show exemplary views of combining two baffles.
9 is a schematic diagram illustrating a flow of wafer etching by combining two baffles.

이하에서는 본 출원의 실시예의 도면을 결합하여, 본 출원의 실시예의 기술방안을 명확하고 완전하게 설명할 것이다. 이하 설명에서 도면은 본 출원의 일부 실시예일 뿐, 당업자라면 창조적인 노동이 없이, 이러한 도면에 따라 다른 도면을 더 얻을 수 있다. 이하 설명되는 실시예는 본 출원의 일부 실시예이며, 모든 실시예가 아니다. 본 출원의 실시예를 바탕으로, 당업자가 창조적인 노동이 없이 얻은 모든 기타 실시예는 모두 본 출원의 보호 범위에 속한다. Hereinafter, the technical solutions of the embodiments of the present application will be clearly and completely described by combining the drawings of the embodiments of the present application. In the following description, the drawings are just some embodiments of the present application, and those skilled in the art can further obtain other drawings according to these drawings without creative labor. The embodiments described below are some embodiments of the present application, but not all embodiments. Based on the embodiments in this application, all other embodiments obtained by a person skilled in the art without creative labor fall within the protection scope of this application.

이해해야 할 것은, 본 출원의 상세한 설명 및 특허청구범위에서 사용된 용어 “포괄” 및 “포함”은 설명한 특징, 전체, 단계, 조작, 소자 및/또는 구성 요소의 존재를 의미하지만, 하나 이상의 기타 특징, 전체, 단계, 조작, 소자, 구성 요소 및/또는 이들 집합의 존재 또는 부가를 배제하지 않는다.It should be understood that the terms "comprehensive" and "comprising" as used in the description and claims of this application mean the presence of the described features, wholes, steps, operations, elements and/or components, but not one or more other features. , does not exclude the presence or addition of wholes, steps, operations, elements, components and/or collections thereof.

본 출원의 설명에서, 이해해야 할 것은, 용어 “좌측”, “우측”, “상부”, “하부” 등이 지시하는 방향 또는 위치 관계는 도면에 도시된 방향 또는 위치 관계에 기반한 것으로, 본 출원을 설명하기 쉽고 설명을 단순화하기 위한 것일 뿐, 지시하는 장치 또는 소자가 반드시 특정 방향을 가지고, 특정 방향으로 구성되고 작동되어야 함을 지시하거나 암시하는 것은 아니고, “제1”, “제2” 등은 부품의 중요성을 나타내는 것이 아니므로, 본 출원을 한정하는 것으로 이해해서는 안된다. 본 실시예에서 사용된 구체적인 크기는 기술방안을 예시하기 위한 것일 뿐, 본 출원의 보호 범위를 한정하지 않는다.In the description of the present application, it should be understood that the direction or positional relationship indicated by the terms “left”, “right”, “upper”, “lower”, etc. is based on the direction or positional relationship shown in the drawings, It is only intended to be easy to explain and to simplify the explanation, and does not indicate or imply that the device or element to be indicated must have a specific direction, be configured and operated in a specific direction, and "first", "second", etc. It does not indicate the importance of the component and should not be construed as limiting this application. The specific size used in this embodiment is only for exemplifying the technical solution, and does not limit the protection scope of the present application.

본 출원에 따른 “연결”의 의미는 부품들 간의 직접적인 연결 또는 부품들 간의 다른 부품을 통한 간접적인 연결일 수 있다. 간결함을 위해, 달리 정의되지 않는 한, 본 출원에서 하나의 소자가 다른 하나의 소자에 “연결”된다고 하는 것은 상기 하나의 소자가 상기 다른 소자에 전기적으로 연결되는 것을 의미한다. The meaning of "connection" according to this application may be a direct connection between parts or an indirect connection through another part between parts. For brevity, unless otherwise defined, when an element is “coupled” to another element in this application, it means that the one element is electrically connected to the other element.

도 2 내지 도 5에 도시된 바와 같이, 본 출원의 각 예시적 실시예는 모두 식각 반응 챔버(8)에 장착되는 제1 배플(1) 및 제2 배플(2)을 포함하는 식각 균일성을 개선한 이중 배플 장치를 제시한다. As shown in FIGS. 2 to 5 , each exemplary embodiment of the present application has an etching uniformity including a first baffle 1 and a second baffle 2 mounted in an etching reaction chamber 8. An improved double baffle device is presented.

도 6에 도시된 바와 같이, 제1 배플은 제1 배플 구동 장치(61) 및 제1 배플 위치 제한 장치(71)의 작용에 의해 이온 소스에서 생성된 이온 빔을 완전히 차폐할 수 있는 통원판이다. As shown in FIG. 6, the first baffle is a cylindrical plate capable of completely shielding the ion beam generated in the ion source by the action of the first baffle driving device 61 and the first baffle position limiting device 71. .

본 출원에서, 웨이퍼는 2회 식각을 사용하고, 1차 식각은 배플에 의해 차폐되지 않는 식각이고, 2차 식각은 제2 배플에 의해 차폐되는 식각이다. In this application, the wafer is etched twice, the first etch is an etch not shielded by the baffle, and the second etch is an etch shielded by the second baffle.

1차 식각 후, 식각 균일성이 요구를 충족하면, 식각을 종료한다. 공정 요구를 충족하지 못하면, 2차 식각이 필요하다. After the first etching, if the etching uniformity satisfies the requirements, the etching is terminated. If process requirements are not met, a secondary etch is required.

웨이퍼를 식각해야 하는 경우, 이온 소스(5) 내에서 플라즈마를 생성하여 이온 빔의 형태로 웨이퍼(3)에 충격을 가하는데, 도 3에 도시된 바와 같이, 웨이퍼(3)가 공정 위치에 도달하지 못했을 때, 이온 빔의 웨이퍼(3) 및 전극(4)에 대한 손상을 방지하기 위하여, 제1 배플(1)은 제1 배플 구동 장치(61) 및 제1 배플 위치 제한 장치(71)의 작용에 의해 이온 소스(5)에서 생성된 이온 빔을 차폐한다. 도 4에 도시된 바와 같이, 웨이퍼(3)가 공정 위치에 도달했을 때, 제1 배플(1)은 낙하되고, 제1 공정이 종료될 때까지 이온 빔은 웨이퍼(3) 표면을 식각하고, 이때, 이온 소스(5)에서 생성된 이온 빔이 불균일하여 전체 웨이퍼(3) 식각이 불균일하게 되므로, 불균일한 영역에 대한 2차 식각을 위한 제2 공정이 필요하다. When the wafer needs to be etched, plasma is generated in the ion source 5 to impact the wafer 3 in the form of an ion beam. As shown in FIG. 3, the wafer 3 reaches the process position When this is not done, in order to prevent damage to the wafer 3 and the electrode 4 of the ion beam, the first baffle 1 includes the first baffle driving device 61 and the first baffle position limiting device 71. As a result, the ion beam generated by the ion source 5 is shielded. As shown in FIG. 4, when the wafer 3 reaches the process position, the first baffle 1 is dropped, and the ion beam etches the surface of the wafer 3 until the first process is finished. At this time, since the ion beam generated by the ion source 5 is non-uniform and the entire wafer 3 is non-uniform in etching, a second process for secondary etching of the non-uniform region is required.

도 5에 도시된 바와 같이, 제2 배플(2)은 제2 배플 구동 장치(6) 및 제2 배플 위치 제한 장치(7)의 작용에 의해 이온 소스(5)에서 생성된 이온 빔을 부분적으로 차폐하고(즉 1차 식각 시 웨이퍼 표면의 식각 속도가 빠른 영역을 차폐하고), 제1 공정(1차 식각)에서 식각 속도가 상대적으로 느린 영역을 전체 웨이퍼의 균일도가 요구를 충족할 때까지 단시간 식각한다. As shown in FIG. 5, the second baffle 2 partially blocks the ion beam generated by the ion source 5 by the actions of the second baffle driving device 6 and the second baffle position limiting device 7. Shielding (that is, shielding the area where the etching speed is fast on the wafer surface during the first etching), and covering the area where the etching speed is relatively slow in the first process (first etching) in a short time until the uniformity of the entire wafer meets the requirements Etch.

식각 반응 챔버의 오염을 방지하기 위해, 제1 배플(1)과 제2 배플(2)의 재질은 흑연 또는 몰리브덴인 것이 바람직하다. In order to prevent contamination of the etching reaction chamber, the material of the first baffle 1 and the second baffle 2 is preferably graphite or molybdenum.

웨이퍼(3)가 공정 위치에 도달하지 못했을 때, 제1 배플(1)이 이온 빔을 완전히 차폐할 수 있도록 보장하기 위하여, 제1 배플(1)은 전체적으로 원형 구조일 수 있고, 직경은 적어도 이온 소스(5) 내의 그리드(Grid) 어셈블리의 빔 구경보다 30% 이상 크며, 동시에, 제1 배플(1) 낙하 시 이온 빔을 차폐하지 않을 수 있도록 보장해야 한다. In order to ensure that the first baffle 1 can completely shield the ion beam when the wafer 3 does not reach the processing position, the first baffle 1 may have a circular structure as a whole and have a diameter of at least ion beams. It is 30% or more larger than the beam aperture of the grid assembly in the source 5, and at the same time, it must be ensured that the ion beam is not shielded when the first baffle 1 falls.

제2 배플의 구조는 식각 작업 조건에 따라 선택된다. The structure of the second baffle is selected according to etching operation conditions.

상술한 실시예의 식각 작업 조건은 저에너지 작업 조건(Beam voltage<300V), 중에너지 작업 조건(300V<Beam voltage<600V) 및 고에너지 작업 조건(Beam voltage>600V)을 포함한다. Etching operation conditions of the above-described embodiment include a low energy operation condition (Beam voltage <300V), a medium energy operation condition (300V<Beam voltage <600V), and a high energy operation condition (Beam voltage>600V).

공정 조건이 저에너지 조건(low beam voltage)인 경우, 도 1a에 도시된 바와 같이, 제1 공정이 완료된 후, 웨이퍼 표면의 식각 속도는 저에너지 중심 영역(31a)이 저에너지 가장자리 영역(31b)보다 크고, 반경 방향으로 식각 속도가 점차 감소한다. When the process condition is a low beam voltage condition, as shown in FIG. 1A, after the first process is completed, the etching rate of the low energy central region 31a is greater than the low energy edge region 31b, The etching rate gradually decreases in the radial direction.

도 7a 및 도 7b에 도시된 바와 같이, 제2 공정을 진행할 경우, 웨이퍼(3)의 이온 빔의 저에너지 중심 영역(31a)에 대한 과도한 식각을 방지하도록 제2 배플(2)은 저에너지 중심 영역(31a)을 차폐하고, 저에너지 가장자리 영역(31b)은, 제2 배플의 차폐 영역이 내부에서 외부로 갈수록 점차 감소해야 한다. As shown in FIGS. 7A and 7B , when the second process is performed, the second baffle 2 is provided to prevent excessive etching of the low energy central region 31a of the ion beam of the wafer 3 ( 31a) is shielded, and the low-energy edge region 31b should gradually decrease from the inside to the outside of the shielded region of the second baffle.

도 7a에 도시된 실시예에서, 제2 배플은 중심 원판(21a) 및 중심 원판의 원주 방향을 따라 균일하게 배치된 복수의 제1 부채꼴 블록(21b)을 포함한다. In the embodiment shown in Fig. 7A, the second baffle includes a center disc 21a and a plurality of first fan-shaped blocks 21b uniformly disposed along the circumferential direction of the center disc.

중심 원판은 웨이퍼 표면의 식각 속도가 빠른 저에너지 중심 영역(31a)을 차폐하기 위한 것이므로, 중심 원판의 면적은 저에너지 중심 영역(31a) 면적의 4/5~1이다(발산각 고려). Since the central disk is for shielding the low energy central region 31a where the etching rate of the wafer surface is high, the area of the central disk is 4/5 to 1 of the area of the low energy central region 31a (considering the divergence angle).

인접한 2개의 제1 부채꼴 블록(21b) 사이에 제1 부채꼴 갭(21c)이 형성된다. A first fan-shaped gap 21c is formed between two adjacent first fan-shaped blocks 21b.

본 실시예에서, 제1 부채꼴 블록(21b)은 3개일 수 있다. In this embodiment, the number of first fan-shaped blocks 21b may be three.

반경이 r인 곳에서, 제1 부채꼴 블록의 호 길이는 L1이고, 제1 부채꼴 갭의 호 길이는 L2이고, L1＜L2인 것으로 가정한다. At the radius r, it is assumed that the arc length of the first sector-shaped block is L1, the arc length of the first sector-shaped gap is L2, and L1<L2.

제2 배플의 최대 외경(즉 제1 부채꼴 블록의 외경)은 웨이퍼 외경의 1.5배 이상인 것이 바람직하다. The maximum outer diameter of the second baffle (that is, the outer diameter of the first fan-shaped block) is preferably 1.5 times or more than the outer diameter of the wafer.

도 7b에 도시된 실시예에서, 제2 배플은 중심 원판(21a), 복수의 제1 부채꼴 블록(21b) 및 제1 연결 링(21d)을 포함한다. In the embodiment shown in Fig. 7b, the second baffle includes a central disc 21a, a plurality of first scalloped blocks 21b and a first connecting ring 21d.

본 실시예에서, 제1 부채꼴 블록(21b)은 3개일 수 있으나, 다른 개수일 수도 있다. In this embodiment, the number of first fan-shaped blocks 21b may be three, but other numbers may be used.

제1 연결 링(21d)은 중심 원판(21a)의 외주에 동심으로 설치되고, 중심 원판의 면적은 저에너지 중심 영역(31a)의 면적과 동일한 것이 바람직하다. It is preferable that the first connecting ring 21d is concentrically installed on the outer circumference of the central disk 21a, and the area of the central disk is equal to that of the low-energy central region 31a.

복수의 제1 부채꼴 블록은 원주 방향을 따라 중심 원판과 제1 연결 링 사이에 균일하게 설치된다. A plurality of first fan-shaped blocks are uniformly installed between the center disk and the first connecting ring along the circumferential direction.

공정 조건이 중에너지 조건(medium beam voltage, 중빔 전압)인 경우, 도 1b에 도시된 바와 같이, 제1 공정이 종료된 후, 웨이퍼(3) 표면의 식각 속도는 중에너지 중심 영역(32a) 및 중에너지 가장자리 영역(32c)에서 모두 비교적 낮고, 중에너지 중간 영역(32b)의 식각 속도는 비교적 높다. 따라서, 중에너지 공정 조건에서, 제2 배플(2)은 중에너지 중심 영역(32a) 및 중에너지 가장자리 영역(32c)에 대해 2차 식각을 진행해야 하고, 배플은 도 7c 및 도 7d에 도시된 두 가지 바람직한 타입을 선택할 수 있다. When the process condition is a medium beam voltage, as shown in FIG. 1B , after the first process is finished, the etching rate of the surface of the wafer 3 is the medium energy central region 32a and Both are relatively low in the middle energy edge region 32c, and the etching rate in the middle energy region 32b is relatively high. Therefore, under medium-energy process conditions, the second baffle 2 needs to undergo secondary etching on the middle-energy center region 32a and the middle-energy edge region 32c. There are two preferred types to choose from.

도 7c에 도시된 실시예에서, 제2 배플은 제2 연결 링(22a) 및 복수의 제2 부채꼴 블록(22b)을 포함한다. In the embodiment shown in Fig. 7c, the second baffle includes a second connecting ring 22a and a plurality of second scalloped blocks 22b.

중에너지 가장자리 영역(32c)에 대한 차폐를 방지하기 위해, 제2 연결 링의 내경은 중에너지 가장자리 영역(32c)의 외경보다 큰 것이 바람직하다. In order to prevent shielding of the middle energy edge region 32c, the inner diameter of the second connecting ring is preferably larger than the outer diameter of the middle energy edge region 32c.

본 실시예에서, 제2 부채꼴 블록(22b)은 3개일 수 있다. 제2 부채꼴 블록은 원주 방향을 따라 제2 연결 링의 내측에 균일하게 배치되고, 각 제2 부채꼴 블록은 제2 연결 링의 내벽면과 일체로 설치되고, 인접한 2개의 제2 부채꼴 블록 사이에 제2 부채꼴 갭(22c)이 형성된다. In this embodiment, the number of second fan-shaped blocks 22b may be three. The second fan-shaped blocks are uniformly disposed on the inside of the second connecting ring along the circumferential direction, and each second fan-shaped block is integrally installed with the inner wall surface of the second connecting ring, and the second fan-shaped block is interposed between the two adjacent second fan-shaped blocks. Two fan-shaped gaps 22c are formed.

바람직하게는 각 제2 부채꼴 블록의 모서리는 모두 원호형 면취부를 설치하여, 각 제2 부채꼴 블록의 내부 호 및 외부 호가 실질적으로 동일하도록 함으로써, 제2 부채꼴 갭의 외부 호의 호 길이를 확장하여, 중에너지 가장자리 영역(32c)에 대한 차폐를 최소화하여 2차 식각을 용이하게 한다. Preferably, all corners of each second fan-shaped block are provided with arc-shaped chamfers so that the inner arc and the outer arc of each second fan-shaped block are substantially the same, thereby extending the arc length of the outer arc of the second fan-shaped gap, Secondary etching is facilitated by minimizing shielding of the nudge edge region 32c.

반경이 r인 곳에서, 제2 부채꼴 블록의 호 길이는 L3이고, 제2 부채꼴 갭의 호 길이는 L4이고, L3＞L4인 것으로 가정한다. At the radius r, it is assumed that the arc length of the second sector-shaped block is L3, the arc length of the second sector-shaped gap is L4, and L3>L4.

중에너지 중간 영역(32b)에 대한 이온 빔을 최대한 차폐하기 위하여, 제2 부채꼴 블록(22b)의 내경은 중에너지 중간 영역(32b)의 내경에 대응하는 것이 바람직하다. It is preferable that the inner diameter of the second fan-shaped block 22b corresponds to the inner diameter of the middle energy region 32b in order to maximally shield the ion beam from the middle energy region 32b.

제2 부채꼴 블록(22b) 내의 원심 캐비티는 중에너지 중심 영역(32a)에 대해 2차 식각을 진행하도록 중에너지 중심 영역(32a)의 면적과 대응하는 것이 바람직하다. Preferably, the centrifugal cavity in the second fan-shaped block 22b corresponds to the area of the middle energy center region 32a so that the secondary etching is performed on the middle energy center region 32a.

도 7d에 도시된 실시예에서, 제2 배플은 제2 연결 링(22a) 및 복수의 제2 부채꼴 블록(22b)을 포함한다. In the embodiment shown in FIG. 7D, the second baffle includes a second connecting ring 22a and a plurality of second scalloped blocks 22b.

본 실시예에서, 제2 부채꼴 블록(22b)은 3개인 것이 바람직하다. 제2 부채꼴 블록은 원주 방향을 따라 제2 연결 링의 내측에 균일하게 배치되고, 각 제2 부채꼴 블록은 모두 하나의 얇고 긴 형상의 연결 리브(22d)를 통해 제2 연결 링의 내벽면과 서로 연결되는 것이 바람직하다. In this embodiment, it is preferable that the number of second fan-shaped blocks 22b is three. The second fan-shaped blocks are uniformly disposed on the inside of the second connection ring along the circumferential direction, and each second fan-shaped block is mutually connected with the inner wall surface of the second connection ring through one thin and long connection rib 22d. It is desirable to be connected.

연결 리브의 반경 방향 위치는 중에너지 가장자리 영역(32c)에 대응하는 것이 바람직하고, 반경 방향 길이는 중에너지 가장자리 영역(32c)과 동일한 것이 바람직하다. 연결 리브의 축방향 길이는 최대한 작게 하여, 연결 리브가 위치하는 환형 간극을 최대한 크게 하고, 중에너지 가장자리 영역(32c)에 대해 2차 식각하는 이온 빔을 최대로 하는 것이 식각 효과가 좋다. The radial position of the connecting rib preferably corresponds to the middle energy edge region 32c, and the radial length is preferably equal to the middle energy edge region 32c. The etching effect is good when the length of the connecting rib in the axial direction is minimized, the annular gap where the connecting rib is located is maximized, and the ion beam for secondary etching is maximized for the middle energy edge region 32c.

인접한 2개의 제2 부채꼴 블록 사이에 제2 부채꼴 갭(22c)이 형성된다. 제2 부채꼴 갭 및 제2 부채꼴 블록(22b) 내의 원심 캐비티의 설치 방식은 상술한 실시예를 참조하기 바란다. A second fan-shaped gap 22c is formed between two adjacent second fan-shaped blocks. For the installation method of the second fan-shaped gap and the centrifugal cavity in the second fan-shaped block 22b, please refer to the above-described embodiment.

공정 조건이 고에너지 조건(high beam voltage)인 경우, 도 1c에 도시된 바와 같이, 제1 공정이 종료된 후, 웨이퍼(3) 표면의 식각 속도는 고에너지 가장자리 영역(33b)에서 가장 빠르고, 고에너지 가장자리 영역에서 고에너지 중심 영역(33a)으로 갈수록 점차 감소한다. 따라서, 제2 배플(2)은 도 7e 및 도 7f에 도시된 타입을 선택하여, 중심 영역을 2차 식각할 수 있다. When the process condition is a high beam voltage condition, as shown in FIG. 1C, after the first process is finished, the etching rate of the surface of the wafer 3 is the fastest in the high energy edge region 33b, It gradually decreases from the high energy edge region to the high energy central region 33a. Accordingly, the second baffle 2 may be second etched in the central region by selecting the type shown in FIGS. 7E and 7F .

도 7e에 도시된 바와 같이, 제2 배플은 제2 원환판(23b) 및 제2 원환판의 원주 방향을 따라 균일하게 배치된 역부채꼴 갭(23c)을 포함하고, 역부채꼴 갭의 호 길이가 큰 단부는 제2 원환판의 원형 캐비티를 향한다. As shown in FIG. 7E, the second baffle includes a second annular plate 23b and an inverted fan-shaped gap 23c uniformly disposed along the circumferential direction of the second annular plate, and the arc length of the inverted fan-shaped gap is The large end faces the circular cavity of the second annular plate.

도 7f에 도시된 실시예에서, 제2 배플은 제1 원환판이다. In the embodiment shown in FIG. 7F, the second baffle is a first annular plate.

제2 공정을 진행할 때, 제2 배플(2)을 단독으로 사용하는 것 외에도, 본 출원은 식각 균일성 요구를 충족시키기 위해 상황에 따라 제1 배플(1) 및 제2 배플(2)을 결합할 수 있다. 2개의 배플을 사용하여 차폐하는 경우, 더 많은 상황에 대해 식각을 진행할 수 있어 전체적인 식각 균일성 요구를 충족한다. In the second process, in addition to using the second baffle 2 alone, the present application combines the first baffle 1 and the second baffle 2 according to circumstances to meet the etching uniformity requirement. can do. In the case of shielding using two baffles, etching can be performed for more situations, meeting the overall etching uniformity requirement.

도 8a에 도시된 바와 같이, 가장자리 영역의 식각 속도가 상대적으로 느린 경우, 제2 공정을 진행할 때, 제1 배플(1)이 단독으로 작용하여, 다른 영역의 플라즈마 밀도를 차폐하여, 가장자리만 식각함으로써, 전체적인 식각 균일성을 충족할 수 있다. As shown in FIG. 8A , when the etching speed of the edge region is relatively slow, during the second process, the first baffle 1 acts alone to shield the plasma density of other regions, so that only the edge is etched. By doing so, it is possible to satisfy overall etching uniformity.

도 8b에 도시된 바와 같이, 가장자리 및 중심 영역의 식각 속도가 상대적으로 빠르고, 중간에 식각 속도 상대적으로 느린 환상 영역이 나타나는 경우, 2개의 배플을 사용하여, 환상 영역을 2차 식각한다(도면의 음영 영역 참조). As shown in FIG. 8B, when the etching speed of the edge and the center area is relatively fast and an annular area with a relatively slow etching rate appears in the middle, the annular area is secondary etched using two baffles (see FIG. see shaded area).

본 출원은 제2 배플(2)을 사용하여 2차 식각하므로, 웨이퍼 완성품의 전체적인 식각 균일성을 향상시켜, 웨이퍼의 이용률을 높일 수 있다. Since the present application uses the second baffle 2 for secondary etching, the overall etching uniformity of the finished wafer product can be improved and the utilization rate of the wafer can be increased.

이상 본 출원의 바람직한 실시방식을 상세하게 설명하였으나 본 출원은 상술한 실시방식의 구체적인 내용에 제한되지는 않으며, 본 출원의 기술 구상 범위 내에서 본 출원의 기술방안을 여러 가지로 동등하게 변형할 수 있고, 이러한 동등한 변형은 모두 본 출원의 보호 범위에 해당한다.Although the preferred embodiment of the present application has been described in detail above, the present application is not limited to the specific contents of the above-described embodiment, and the technical solution of the present application can be equally modified in various ways within the scope of the technical concept of the present application. and all such equivalent modifications fall under the protection scope of the present application.

1 제1 배플
2 제2 배플
21a 중심 원판
21b 제1 부채꼴 블록
21c 제1 부채꼴 갭
21d 제1 연결 링
22a 제2 연결 링
22b 제2 부채꼴 블록
22c 제2 부채꼴 갭
22d 연결 리브;
23a 제1 원환판
23b 제2 원환판
23c 역부채꼴 갭
3 웨이퍼
31a 저에너지 중심 영역
31b 저에너지 가장자리 영역
32a 중에너지 중심 영역
32b 중에너지 중간 영역
32c 중에너지 가장자리 영역
33a 고에너지 중심 영역
33b 고에너지 가장자리 영역
4 전극
5 이온 소스
6 제2 배플 구동 장치
61 제1 배플 구동 장치
7 제2 배플 위치 제한 장치
71 제1 배플 위치 제한 장치
8 식각 반응 챔버. 1 first baffle
2 Second baffle
21a central disc
21b first fan-shaped block
21c first fan-shaped gap
21d first connecting ring
22a second connecting ring
22b second fan-shaped block
22c second fan-shaped gap
22d connecting rib;
23a first annular plate
23b second annular plate
23c Inverse Sector Gap
3 wafers
31a low energy central region
31b low energy edge region
32a medium energy center area
32b medium energy middle region
32c medium energy edge region
33a high-energy central region
33b high energy edge region
4 electrode
5 ion source
6 2nd baffle driving device
61 first baffle driving device
7 Second baffle position limiting device
71 first baffle position limiting device
8 etch reaction chamber.

Claims (10)

식각 반응 챔버 내에 장착된 제1 배플 및 제2 배플을 포함하고,
상기 제1 배플은 제1 배플 구동 장치의 작용에 의해 이온 소스에서 생성된 이온 빔을 완전히 차폐할 수 있는 통원판이고,
웨이퍼는 2회 식각을 사용하고, 1차 식각은 배플에 의해 차폐되지 않는 식각이고, 2차 식각은 상기 제2 배플을 사용하여 차폐하는 식각이고,
상기 제2 배플의 구조는 식각 작업 조건에 따라 선택되며, 제2 배플 구동 장치의 작용에 의해, 상기 1차 식각 시의 상기 웨이퍼의 표면의 식각 속도가 빠른 영역을 차폐하여, 상기 웨이퍼의 상기 표면의 상기 식각 속도가 일정하게 유지되도록 하는, 식각 균일성을 개선한 이중 배플 장치. Including a first baffle and a second baffle mounted in the etching reaction chamber,
The first baffle is a cylindrical plate capable of completely shielding an ion beam generated in an ion source by an action of a first baffle driving device;
The wafer is etched twice, the first etch is an etch that is not shielded by the baffle, and the second etch is an etch that is shielded using the second baffle;
The structure of the second baffle is selected according to an etching operation condition, and by the action of the second baffle driving device, a region where the etching rate of the surface of the wafer is fast during the first etching is shielded, and the surface of the wafer is shielded. A double baffle device with improved etching uniformity so that the etching rate of the is kept constant. 제1항에 있어서,
상기 식각 작업 조건은 저에너지 작업 조건, 중에너지 작업 조건 및 고에너지 작업 조건을 포함하는, 식각 균일성을 개선한 이중 배플 장치. According to claim 1,
The etching operation conditions include a low-energy operation condition, a medium-energy operation condition and a high-energy operation condition, a double baffle device with improved etching uniformity. 제2항에 있어서,
상기 식각 작업 조건이 상기 저에너지 작업 조건인 경우, 상기 제2 배플은 중심 원판 및 상기 중심 원판의 원주 방향을 따라 균일하게 배치된 복수의 제1 부채꼴 블록을 포함하고, 상기 중심 원판은 상기 웨이퍼의 상기 표면의 상기 식각 속도가 빠른 저에너지 중심 영역을 차폐하기 위한 것인, 식각 균일성을 개선한 이중 배플 장치. According to claim 2,
When the etching operation condition is the low-energy operation condition, the second baffle includes a central disc and a plurality of first sector-shaped blocks uniformly disposed along a circumferential direction of the central disc, and the central disc is A double baffle device with improved etching uniformity, which is for shielding the low-energy central region of the surface where the etching rate is high. 제3항에 있어서,
인접한 2개의 제1 부채꼴 블록 사이에 제1 부채꼴 갭이 형성되고, 반경이 r인 곳에서, 상기 제1 부채꼴 블록의 호 길이는 L1이고, 상기 제1 부채꼴 갭의 호 길이는 L2이고, L1＜L2인, 식각 균일성을 개선한 이중 배플 장치. According to claim 3,
A first fan-shaped gap is formed between two adjacent first fan-shaped blocks, where the radius is r, the arc length of the first fan-shaped block is L1, the arc length of the first fan-shaped gap is L2, and L1< L2, double baffle device with improved etch uniformity. 제3항에 있어서,
상기 제2 배플은 동심 슬리브를 더 포함하고, 상기 동심 슬리브는 상기 중심 원판의 외주의 제1 연결 링에 설치되고, 상기 복수의 제1 부채꼴 블록은 원주 방향을 따라 상기 중심 원판 및 상기 제1 연결 링 사이에 균일하게 설치되는, 식각 균일성을 개선한 이중 배플 장치. According to claim 3,
The second baffle further includes a concentric sleeve, the concentric sleeve is installed on a first connecting ring on an outer circumference of the central disc, and the plurality of first fan-shaped blocks extend along a circumferential direction to the central disc and the first connecting ring. A double baffle device with improved etching uniformity installed evenly between the rings. 제1항에 있어서,
상기 식각 작업 조건이 중에너지 작업 조건인 경우, 상기 제2 배플은 제2 연결 링 및 복수의 제2 부채꼴 블록을 포함하고, 상기 복수의 제2 부채꼴 블록은 원주 방향을 따라 상기 제2 연결 링의 내측에 균일하게 배치되고, 각 상기 제2 부채꼴 블록은 상기 제2 연결 링의 내벽면에 직접 또는 연결 리브를 통해 연결되고, 인접한 2개의 제2 부채꼴 블록 사이에 제2 부채꼴 갭이 형성되는, 식각 균일성을 개선한 이중 배플 장치. According to claim 1,
When the etching operation condition is a medium energy operation condition, the second baffle includes a second connection ring and a plurality of second fan-shaped blocks, the plurality of second fan-shaped blocks of the second connection ring along a circumferential direction. uniformly disposed on the inner side, each of the second fan-shaped blocks is connected to the inner wall surface of the second connecting ring directly or through a connecting rib, and a second fan-shaped gap is formed between the two adjacent second fan-shaped blocks. Double baffle device with improved uniformity. 제6항에 있어서,
반경이 r인 곳에서, 상기 제2 부채꼴 블록의 호 길이는 L3이고, 상기 제2 부채꼴 갭의 호 길이는 L4이고, L3＞L4인, 식각 균일성을 개선한 이중 배플 장치. According to claim 6,
Where the radius is r, the arc length of the second fan-shaped block is L3, the arc length of the second fan-shaped gap is L4, and L3>L4, the double baffle device with improved etching uniformity. 제6항에 있어서,
각 상기 제2 부채꼴 블록의 모서리는 모두 원호형 면취부인, 식각 균일성을 개선한 이중 배플 장치. According to claim 6,
A double baffle device with improved etching uniformity, wherein all corners of each of the second fan-shaped blocks are arc-shaped chamfers. 제1항에 있어서,
상기 식각 작업 조건이 고에너지 작업 조건인 경우, 상기 제2 배플은 제1 원환판인, 식각 균일성을 개선한 이중 배플 장치. According to claim 1,
The double baffle device with improved etching uniformity, wherein the second baffle is a first annular plate when the etching operation condition is a high energy operation condition. 제1항에 있어서,
상기 식각 작업 조건이 고에너지 작업 조건인 경우, 상기 제2 배플은 제2 원환판 및 상기 제2 원환판의 원주 방향을 따라 균일하게 배치된 역부채꼴 갭을 포함하고, 상기 역부채꼴 갭의 호 길이가 큰 단부는 상기 제2 원환판의 원형 캐비티를 향하는, 식각 균일성을 개선한 이중 배플 장치. According to claim 1,
When the etching operation condition is a high-energy operation condition, the second baffle includes a second annular plate and an inverted fan-shaped gap uniformly disposed along a circumferential direction of the second annular plate, and an arc length of the inverted fan-shaped gap The double baffle device with improved etching uniformity, wherein the large end faces the circular cavity of the second annular plate.
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