KR20230112706A - 표시 장치 및 표시 보정 시스템 - Google Patents

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순페이 야마자키
하지메 기무라
타츠야 오누키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소형화, 저소비 전력화, 또는 연산 장치의 배치 자유도가 우수한 표시 장치를 제공한다. 화소 회로와, 구동 회로와, 기능 회로를 가진다. 구동 회로는 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가진다. 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가진다. 제 1 층과 제 2 층을 가진다. 제 1 층은 구동 회로와 CPU를 가진다. 제 2 층은 화소 회로와 백업 회로를 가진다. 제 1 층은 채널 형성 영역에 실리콘을 포함한 반도체층을 가진다. 제 2 층은 채널 형성 영역에 금속 산화물을 포함한 반도체층을 가진다. CPU는 화소 회로를 흐르는 전류의 양에 따라 화상 신호를 보정하는 기능을 가진다.

Description

표시 장치 및 표시 보정 시스템
본 발명의 일 형태는 표시 장치 및 표시 보정 시스템에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 촬상 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다.
또한 본 명세서 등에서, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치라고 할 수 있는 경우가 있다. 또는 이들은 반도체 장치를 포함한다고 할 수 있는 경우가 있다.
표시 장치가 제공되는 증강 현실(AR: Augmented Reality) 또는 가상 현실(VR: Virtual Reality)용 전자 기기로서, 웨어러블형 전자 기기나 거치형 전자 기기가 보급되고 있다. 웨어러블형 전자 기기로서는 예를 들어 헤드 마운트 디스플레이(HMD: Head Mounted Display)나 안경형 전자 기기 등이 있다. 거치형 전자 기기로서는 예를 들어 헤드업 디스플레이(HUD: Head-Up Display) 등이 있다.
HMD 등 표시부와 사용자의 거리가 가까운 전자 기기에서는 사용자가 화소를 시인하기 쉬워 입자감을 크게 느끼기 때문에, AR나 VR의 몰입감이나 현장감이 떨어지는 경우가 있다. 그러므로, HMD에는 사용자가 화소를 시인하지 않도록 미세한 화소를 가지는 표시 장치를 제공하는 것이 바람직하다. 특허문헌 1에서는, 고속 구동이 가능한 트랜지스터를 사용함으로써 미세한 화소를 가지는 HMD를 실현하는 방법이 개시되어 있다.
일본 공개특허공보 특개2000-2856호
표시 장치가 가지는 화소를 미세한 것으로 함으로써 화소 밀도를 높일 수 있다. 이로써 표시 장치에 많은 화소를 제공할 수 있어 높은 몰입감 또는 임장감을 얻을 수 있다. 몰입감 또는 임장감을 더 얻기 위해서는 화소의 결함(휘점이나 암점 등)이 적은 것이 바람직하다.
화소의 결함을 없애기 위해서는, CPU 등의 연산 장치에 의하여 화소의 결함을 보정하는 것이 유효하다. 그러나 CPU 등의 연산 장치와 표시 장치를 따로따로 제공하는 경우, 상기 장치를 포함하는 전자 기기가 커진다는 우려가 있다. 또는 CPU 등의 연산 장치에 의하여 화소의 결함을 보정하는 연산 처리를 수행하는 경우, 연산 장치의 발열 등으로 인하여 표시 장치의 기능이 저하될 우려가 있다. 또는 연산 장치와 표시 장치를 일체화시키는 경우, 표시 장치의 형상 등에 따라 연산 장치의 배치 자유도가 저하될 우려가 있다.
본 발명의 일 형태는 신규 구성의 표시 장치 또는 표시 보정 시스템 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소형화가 가능한 표시 장치 또는 표시 보정 시스템 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 저소비 전력화가 가능한 표시 장치 또는 표시 보정 시스템 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 연산 장치의 배치 자유도가 높은 표시 장치 또는 표시 보정 시스템 등을 제공하는 것을 과제 중 하나로 한다.
또한 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한 열거한 것 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 화소 회로와, 구동 회로와, 기능 회로를 가지고, 구동 회로는 화소 회로에서 표시를 수행하기 위한 신호를 출력하는 기능을 가지고, 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고, 제 1 층과 제 2 층을 가지고, 제 1 층은 구동 회로와 CPU를 가지고, 제 2 층은 화소 회로와 백업 회로를 가지고, 제 1 층과 제 2 층은 상이한 층에 제공되는 표시 장치이다.
본 발명의 일 형태는 화소 회로와, 구동 회로와, 기능 회로를 가지고, 구동 회로는 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고, 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고, 제 1 층과 제 2 층을 가지고, 제 1 층은 구동 회로와 CPU를 가지고, 제 2 층은 화소 회로와 백업 회로를 가지고, 제 1 층과 제 2 층은 상이한 층에 제공되고, CPU는 화소 회로를 흐르는 전류의 양에 따라 화상 신호를 보정하는 기능을 가지는 표시 장치이다.
본 발명의 일 형태는 화소 회로와, 구동 회로와, 기능 회로를 가지고, 구동 회로는 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고, 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고, 제 1 층과 제 2 층을 가지고, 제 1 층은 구동 회로와 CPU를 가지고, 제 2 층은 화소 회로와 백업 회로를 가지고, 제 1 층은 채널 형성 영역에 실리콘을 포함한 반도체층을 가지는 제 1 트랜지스터를 가지고, 제 2 층은 채널 형성 영역에 금속 산화물을 포함한 반도체층을 가지는 제 2 트랜지스터를 가지고, CPU는 화소 회로를 흐르는 전류의 양에 따라 화상 신호를 보정하는 기능을 가지는 표시 장치이다.
본 발명의 일 형태의 표시 장치에서, 금속 산화물은 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 포함하는 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, CPU의 비동작 시에 백업 회로는 플립플롭에 유지된 데이터를 전원 전압의 공급 정지 상태에서 유지하는 기능을 가지는 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, 기능 회로는 액셀러레이터를 가지고, 액셀러레이터는 적화 연산(product-sum operation)을 수행하는 회로인 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, 화소 회로는 유기 EL 디바이스를 가지고, 유기 EL 디바이스는 포토리소그래피법으로 가공된 발광 디바이스인 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, 백업 회로는 제 1 층에 제공된 제 1 트랜지스터와, 제 1 트랜지스터에 전기적으로 접속된 용량 소자를 가지고, 용량 소자는 제 1 층에 제공되는 것이 바람직하다.
본 발명의 일 형태는 화소 회로와, 구동 회로와, 기능 회로를 가지고, 구동 회로는 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고, 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고, 제 1 층과 제 2 층을 가지고, 제 1 층은 구동 회로와 CPU를 가지고, 제 2 층은 화소 회로와 백업 회로를 가지고, 백업 회로는 CPU의 비동작 시에, 채널 형성 영역에 실리콘을 포함한 반도체층을 가지는 제 1 트랜지스터를 오프 상태로 함으로써 플립플롭이 가지는 데이터를 유지하는 기능을 가지고, CPU는 화소 회로를 흐르는 전류의 양에 따라 불량 화소를 추정함으로써 화상 신호를 보정하는 기능을 가지고, 보정은 불량 화소에 인접한 화소의 화소 회로에 흐르는 전류의 양을 보정하는 표시 보정 시스템이다.
또한 그 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성의 표시 장치 또는 표시 보정 시스템 등을 제공할 수 있다. 또는 본 발명의 일 형태는 소형화가 가능한 표시 장치 또는 표시 보정 시스템 등을 제공할 수 있다. 또는 본 발명의 일 형태는 저소비 전력화가 가능한 표시 장치 또는 표시 보정 시스템 등을 제공할 수 있다. 또는 본 발명의 일 형태는 연산 장치의 배치 자유도가 높은 표시 장치 또는 표시 보정 시스템 등을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 표시 장치의 구성예를 나타낸 블록도이다.
도 2는 표시 장치의 구성예를 나타낸 블록도이다.
도 3은 표시 장치의 구성예를 나타낸 블록도이다.
도 4의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 블록도이다.
도 5는 표시 장치의 구성예를 나타낸 블록도이다.
도 6은 표시 장치의 구성예를 나타낸 블록도이다.
도 7의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 8의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 9는 표시 장치의 구성예를 나타낸 블록도이다.
도 10의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 11은 표시 장치의 구동 방법의 일례를 나타낸 타이밍 차트이다.
도 12의 (A) 내지 (C)는 표시 장치의 구성예를 나타낸 회로도 및 모식도이다.
도 13은 표시 장치의 구성예를 나타낸 블록도이다.
도 14의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 15의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 16은 표시 장치의 구성예를 나타낸 회로도이다.
도 17은 표시 장치의 구성예를 나타낸 회로도이다.
도 18은 표시 장치의 구성예를 나타낸 회로도이다.
도 19는 표시 장치의 구성예를 나타낸 회로도이다.
도 20의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 21의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 22의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 23의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 24의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 25의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 26의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 회로도이다.
도 27의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 블록도이다.
도 28은 표시 장치의 구성예를 나타낸 단면도이다.
도 29는 표시 장치의 구성예를 나타낸 단면도이다.
도 30의 (A)는 표시 장치의 구성예를 나타낸 블록도이다. 도 30의 (B)는 표시 장치의 구성예를 나타낸 단면도이다.
도 31은 표시 장치의 구성예를 나타낸 단면도이다.
도 32는 표시 장치의 구성예를 나타낸 단면도이다.
도 33은 표시 장치의 구성예를 나타낸 단면도이다.
도 34는 표시 장치의 구성예를 나타낸 단면도이다.
도 35의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 35의 (B) 및 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 36의 (A) 내지 (C)는 표시 장치의 구성예를 나타낸 도면이다.
도 37의 (A) 내지 (C)는 표시 장치의 구성예를 나타낸 도면이다.
도 38의 (A) 내지 (C)는 표시 장치의 구성예를 나타낸 도면이다.
도 39의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 39의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 39의 (C)는 CAAC-IGZO막의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 40의 (A) 및 (B)는 표시 IC의 일례를 나타낸 도면이다.
도 41의 (A) 내지 (D)는 전자 기기의 일례를 나타낸 도면이다.
도 42의 (A) 및 (B)는 전자 기기의 일례를 나타낸 도면이다.
아래에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다.
또한 본 명세서 등에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급하지 않는 한, n채널 트랜지스터에서는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 낮은(p채널 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 OS 트랜지스터라고 기재하는 경우에는 산화물 또는 산화물 반도체를 포함한 트랜지스터로 환언할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 표시 장치 및 표시 보정 시스템에 대하여 설명한다.
<표시 장치의 구성예>
도 1은 본 발명의 일 형태의 표시 장치인 표시 장치(10)의 구성예를 모식적으로 나타낸 블록도이다. 표시 장치(10)는 층(20)과 층(30)을 가지고, 층(30)은 예를 들어 층(20)의 위쪽에 적층하여 제공할 수 있다. 층(20)과 층(30) 사이에는 층간 절연체, 및 상이한 층들을 전기적으로 접속시키기 위한 도전체 등을 제공할 수 있다.
층(20)에 제공되는 트랜지스터는 예를 들어 채널 형성 영역에 실리콘을 포함한 트랜지스터(Si 트랜지스터라고도 함)로 할 수 있고, 예를 들어 채널 형성 영역에 단결정 실리콘을 포함한 트랜지스터로 할 수 있다. 특히 층(20)에 제공되는 트랜지스터로서, 채널 형성 영역에 단결정 실리콘을 포함한 트랜지스터를 사용하면, 상기 트랜지스터의 온 전류를 크게 할 수 있다. 따라서 층(20)이 가지는 회로를 고속으로 구동시킬 수 있기 때문에 바람직하다. 또한 Si 트랜지스터는 채널 길이 3nm 내지 10nm 등의 미세 가공으로 형성할 수 있기 때문에 CPU, GPU 등의 액셀러레이터, 애플리케이션 프로세서 등이 제공된 표시 장치(10)로 할 수 있다.
층(30)에 제공되는 트랜지스터는 예를 들어 OS 트랜지스터로 할 수 있다. 특히, OS 트랜지스터로서 채널 형성 영역에 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연 중 적어도 하나를 포함한 산화물을 포함하는 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 OS 트랜지스터는 오프 전류가 매우 낮다는 특성을 가진다. 따라서 특히 표시부가 가지는 화소 회로에 제공되는 트랜지스터로서 OS 트랜지스터를 사용하면, 화소 회로에 기록된 아날로그 데이터를 장기간 유지할 수 있기 때문에 바람직하다.
층(20)에는 구동 회로(40) 및 기능 회로(50)가 제공된다. 층(20)의 Si 트랜지스터는 상기 트랜지스터의 온 전류를 크게 할 수 있다. 따라서 각 회로를 고속으로 구동시킬 수 있다.
층(30)에는 복수의 화소(61)가 제공된 표시부(60)가 제공된다. 화소(61)에는 적색, 녹색, 청색의 발광이 제어되는 화소 회로(62R, 62G, 62B)가 제공된다. 화소 회로(62R, 62G, 62B)는 화소(61)의 부화소로서의 기능을 가진다. 화소 회로(62R, 62G, 62B)는 OS 트랜지스터를 가지기 때문에, 화소 회로에 기록된 아날로그 데이터를 장기간 유지할 수 있다. 또한 층(30)이 가지는 화소(61)에는 각각 백업 회로(82)가 제공된다. 또한 백업 회로는 기억 회로 또는 메모리 회로라고 하는 경우가 있다.
구동 회로(40)는 화소 회로(62R, 62G, 62B)를 구동하기 위한 게이트선 구동 회로 및 소스선 구동 회로 등을 가진다. 구동 회로(40)는 일례로서, 표시부(60)의 화소(61)를 구동하기 위한 게이트선 구동 회로 및 소스선 구동 회로를 가진다. 구동 회로(40)를 표시가 제공되는 층(30)과는 다른 층(20)에 배치하는 구성으로 함으로써, 층(30)에서 표시부가 차지하는 면적을 크게 할 수 있다. 또한 구동 회로(40)는 화상 데이터 등의 데이터를 표시 장치(10)의 외부로부터 수신하기 위한 인터페이스로서의 기능을 가지는 LVDS(Low Voltage Differential Signaling) 회로, 또는 D/A(Digital to Analog) 변환 회로 등을 가져도 좋다. 층(20)의 Si 트랜지스터는 상기 트랜지스터의 온 전류를 크게 할 수 있다. 각 회로의 동작 속도에 따라 Si 트랜지스터의 채널 길이 또는 채널 폭 등을 변경하여도 좋다.
기능 회로(50)는 데이터의 연산 처리에 사용되는 CPU를 가진다. CPU는 복수의 CPU 코어를 가진다. CPU 코어 내에는 플립플롭을 가진다. 플립플롭은 복수의 스캔 플립플롭을 가진다. 플립플롭(80)은 스캔 플립플롭의 데이터(백업 데이터)를 백업 회로(82) 사이에서 입출력한다. 도 1에서는 백업 회로(82)에 유지되는 데이터 신호로서 백업 데이터(BD)를 도시하였다.
백업 회로(82)로서는 예를 들어 OS 트랜지스터를 가지는 메모리가 적합하다. OS 트랜지스터로 구성되는 백업 회로는 오프 전류가 매우 작다는 OS 트랜지스터의 장점에 의하여, 백업하는 데이터에 대응하는 전압의 저하를 억제할 수 있다는 것, 데이터 유지에 전력이 거의 소비되지 않는다는 것 등의 이점을 가진다. OS 트랜지스터를 가지는 백업 회로(82)는 복수의 화소(61)가 배치되는 표시부(60)에 제공할 수 있다. 도 1에서는 각 화소(61)에 백업 회로(82)가 제공된 상태를 도시하였다.
OS 트랜지스터로 구성되는 백업 회로(82)는 Si 트랜지스터를 가지는 층(20)과 적층하여 제공할 수 있다. 백업 회로(82)는 화소(61) 내의 부화소와 마찬가지로 매트릭스상으로 배치하여도 좋고, 복수의 화소마다 배치하여도 좋다. 즉 백업 회로(82)는 화소(61)의 배치에 따른 제약 없이 층(30) 내에 배치할 수 있다. 그러므로 표시부/회로 레이아웃의 자유도를 높이면서, 회로 면적의 증가 없이 배치할 수 있어, 연산 처리에 필요한 백업 회로(82)의 기억 용량을 증가시킬 수 있다.
<화소 회로 및 백업 회로의 구성예>
도 2 내지 도 4는 표시부(60) 내에서의 백업 회로(82) 및 부화소인 화소 회로(62R, 62G, 62B)의 배치의 구성예를 설명하기 위한 도면이다.
도 2는 표시부(60)에서 복수의 화소(61)가 매트릭스상으로 배치된 구성을 도시한 것이다. 화소(61)는 화소 회로(62R, 62G, 62B) 이외에 백업 회로(82)를 가진다. 상술한 바와 같이, 백업 회로(82) 및 화소 회로(62R, 62G, 62B)는 양쪽 모두 OS 트랜지스터로 구성할 수 있기 때문에 같은 화소 내에 배치할 수 있다.
도 3은 표시부(60)에서 복수의 화소(61)가 매트릭스상으로 배치된 구성을 도시한 것이고, 도 3에서는 2행 2열의 화소(61)를 단위 화소(61UNI)로 하였다. 화소(61)는 화소 회로(62R, 62G, 62B)를 가진다. 단위 화소(61UNI)는 4개의 화소(61)로 둘러싸인 위치에 백업 회로(82)를 가진다. 상술한 바와 같이 백업 회로(82) 및 화소(61)는 양쪽 모두 OS 트랜지스터로 구성할 수 있기 때문에 같은 단위 화소(61UNI) 내에 배치할 수 있다.
도 4의 (A)는 표시부에서 펜타일 배열이 적용된 화소(61PEN)가 배치된 구성을 도시한 것이다. 화소(61PEN)는 일례로서 화소 회로(62R, 62G) 또는 화소 회로(62B, 62G) 이외에 백업 회로(82)를 가진다. 상술한 바와 같이 백업 회로(82) 및 화소 회로(62R, 62G) 또는 화소 회로(62B, 62G)는 양쪽 모두 OS 트랜지스터로 구성할 수 있기 때문에 같은 화소 내에 배치할 수 있다.
도 4의 (B)는 표시부(60)에서 화소(61PEN)가 매트릭스상으로 배치된 구성을 도시한 것이고, 도 4의 (B)에서는 2행 2열의 화소(61PEN)를 단위 화소(61UNI)로 하였다. 화소(61PEN)는 화소 회로(62R, 62G) 또는 화소 회로(62B, 62G)를 가진다. 단위 화소(61UNI)는 4개의 화소(61PEN)로 둘러싸인 위치에 백업 회로(82)를 가진다. 상술한 바와 같이 백업 회로(82) 및 화소(61PEN)는 양쪽 모두 OS 트랜지스터로 구성할 수 있기 때문에 같은 단위 화소(61UNI) 내에 배치할 수 있다.
<표시 장치의 블록도>
도 5는 표시 장치(10)가 가지는 각 구성을 설명하기 위한 블록도이다. 표시 장치는 구동 회로(40), 기능 회로(50), 및 표시부(60)를 가진다.
구동 회로(40)는 일례로서 게이트 드라이버(41) 및 소스 드라이버(42)를 가진다. 게이트 드라이버(41)는 화소 회로(62R, 62G, 62B)에 신호를 출력하기 위한 게이트선으로서 기능하는 배선(GL)을 구동시키는 기능을 가진다. 소스 드라이버(42)는 화소 회로(62R, 62G, 62B)에 신호를 출력하기 위한 소스선으로서 기능하는 복수의 배선(SL)을 구동시키는 기능을 가진다. 또한 구동 회로(40)는 화소 회로(62R, 62G, 62B)에서 표시를 수행하기 위한 전압을 복수의 배선을 통하여 화소 회로(62R, 62G, 62B)에 공급한다.
기능 회로(50)는 CPU(51)를 가진다. CPU(51)는 CPU 코어(53)를 가진다. CPU 코어(53)는 연산 처리에 사용되는 데이터를 일시적으로 유지하기 위한 플립플롭(80)을 가진다. 플립플롭(80)은 복수의 스캔 플립플롭(81)을 가지고, 각 스캔 플립플롭(81)은 표시부(60)에 제공되는 백업 회로(82)에 전기적으로 접속된다.
표시부(60)는 화소 회로(62R, 62G, 62B) 및 백업 회로(82)가 제공된 화소(61)를 복수로 가진다. 백업 회로(82)는 도 2 내지 도 4에서 설명한 바와 같이, 반드시 반복 단위인 화소(61) 내에 배치할 필요는 없다. 표시부(60)의 형상, 화소 회로(62R, 62G, 62B)의 형상 등에 따라 자유로이 배치할 수 있다.
또한 도 6은 층(20) 위에 제공되는 층(30) 및 발광 소자(70)의 위치 관계를 설명하기 위한 모식도이다. 도 6은 도 1에 나타낸 표시 장치(10)의 단면 모식도의 일례에 상당한다.
도 6에서 층(20)에는 구동 회로(40), 기능 회로(50)의 일례로서 기능 회로(50A, 50B)를 도시하였다. 구동 회로(40), 기능 회로(50A, 50B)는 Si 트랜지스터를 가진다. 기능 회로(50A, 50B)는 상이한 기능을 가지는 기능 회로이다.
또한 도 6에서 층(30)은 구동 회로(40) 및 기능 회로(50A, 50B)와 중첩되는 위치에 제공되는 화소 회로(62R, 62G, 62B) 및 백업 회로(82)를 가진다. 도 6에서는 화소 회로마다 백업 회로를 가지는 구성예를 도시하였다.
또한 도 6에서 발광 소자(70)는 화소 회로(62R, 62G, 62B)에 각각 접속되는 발광 소자(70R, 70G, 70B)를 가진다. 예를 들어 발광 소자(70R), 화소 회로(62R), 백업 회로(82), 및 구동 회로(40)가 영역(71)에서 중첩되도록 제공된다.
또한 도 6에 나타낸 바와 같이 기능 회로(50A) 및 기능 회로(50B)는 배선(72, 73)을 통하여 상이한 백업 회로(82)에 접속된다. 또한 도 6에 나타낸 바와 같이 화소 회로(62R, 62G, 62B)는 각각, 배선(74)을 통하여 발광 소자(70R, 70G, 70B)에 접속된다.
도 6에 도시된 바와 같이 백업 회로(82)는 OS 트랜지스터가 제공되는 층(30)에 제공될 수 있기 때문에, Si 트랜지스터를 가지는 층(20)과 적층되어 제공될 수 있다. 백업 회로(82)는 화소(61)의 배치에 따른 제약 없이 층(30) 내에 배치할 수 있다. 그러므로, 표시부/회로 레이아웃의 자유도를 높이면서, 회로 면적의 증가 없이 배치할 수 있어, 연산 처리에 필요한 백업 회로(82)의 기억 용량을 증가시킬 수 있다. 그 결과, 기능 회로(50A)와 기능 회로(50B)를 간헐적으로 동작시킬 수 있어 저소비 전력화를 도모할 수 있다.
<화소 회로의 구성예>
도 7의 (A) 및 (B)에서는 화소 회로(62R, 62G, 62B)에 적용할 수 있는 화소 회로(62)의 구성예 및 화소 회로(62)에 접속되는 발광 소자(70)에 대하여 나타내었다. 도 7의 (A)는 각 소자의 접속을 나타낸 도면이고, 도 7의 (B)는 구동 회로(40), 화소 회로(62), 및 발광 소자(70)의 상하 관계를 모식적으로 나타낸 도면이다.
본 명세서 등에서, 소자라는 용어를 '디바이스'로 환언할 수 있는 경우가 있다. 예를 들어 표시 소자, 발광 소자, 및 액정 소자는 표시 디바이스, 발광 디바이스, 및 액정 디바이스로 환언할 수 있다.
도 7의 (A) 및 (B)에 일례로서 나타낸 화소 회로(62)는 스위치(SW21), 스위치(SW22), 트랜지스터(M21), 및 용량 소자(C21)를 가진다. 여기서 스위치(SW21) 및 스위치(SW22)는 트랜지스터로 할 수 있다. 또한 스위치(SW21) 및 스위치(SW22)의 스위치도 트랜지스터로 할 수 있는 경우가 있다. 스위치(SW21), 스위치(SW22), 트랜지스터(M21)는 OS 트랜지스터로 구성할 수 있다. 스위치(SW21), 스위치(SW22), 트랜지스터(M21)의 각 OS 트랜지스터는 백 게이트 전극을 가지는 것이 바람직하고, 백 게이트 전극에 게이트 전극과 같은 신호를 공급하는 구성 또는 백 게이트 전극에 게이트 전극과 상이한 신호를 공급하는 구성으로 할 수 있다.
트랜지스터(M21)는 스위치(SW21)에 전기적으로 접속되는 게이트 전극, 발광 소자(70)에 전기적으로 접속되는 제 1 전극, 및 배선(ANO)에 전기적으로 접속되는 제 2 전극을 가진다. 배선(ANO)은 발광 소자(70)에 전류를 공급하기 위한 전위를 인가하기 위한 배선이다.
스위치(SW21)는 트랜지스터(M21)의 게이트 전극에 전기적으로 접속되는 제 1 단자 및 소스선으로서 기능하는 배선(SL)에 전기적으로 접속되는 제 2 단자를 가지고, 게이트선으로서 기능하는 배선(GLA)의 전위에 의거하여 도통 상태 또는 비도통 상태를 제어하는 기능을 가진다.
스위치(SW22)는 배선(V0)에 전기적으로 접속되는 제 1 단자 및 발광 소자(70)에 전기적으로 접속되는 제 2 단자를 가지고, 게이트선으로 기능하는 배선(GLB)의 전위에 의거하여 도통 상태 또는 비도통 상태를 제어하는 기능을 가진다. 배선(V0)은 기준 전위를 인가하기 위한 배선 및 화소 회로(62)를 흐르는 전류를 구동 회로(40) 또는 기능 회로(50)에 출력하기 위한 배선이다.
용량 소자(C21)는 트랜지스터(M21)의 게이트 전극에 전기적으로 접속되는 도전막 및 스위치(SW22)의 제 2 단자에 전기적으로 접속되는 도전막을 가진다.
발광 소자(70)는 트랜지스터(M21)의 제 1 전극에 전기적으로 접속되는 제 1 전극 및 배선(VCOM)에 전기적으로 접속되는 제 2 전극을 가진다. 배선(VCOM)은 발광 소자(70)에 전류를 공급하기 위한 전위를 인가하기 위한 배선이다.
이로써, 트랜지스터(M21)의 게이트 전극에 인가되는 화상 신호에 따라 발광 소자(70)가 사출하는 광의 강도를 제어할 수 있다. 또한 스위치(SW22)를 통하여 인가되는 배선(V0)의 기준 전위에 의하여 발광 소자(70)를 흐르는 전류의 양을 제어할 수 있다. 또한 배선(V0)을 흐르는 전류의 양을 외부 회로에서 모니터링함으로써, 발광 소자를 흐르는 전류의 양을 추산할 수 있다. 이로써 화소의 결함 등을 검출할 수 있다.
또한 본 발명의 일 형태에서 설명하는 발광 소자란 유기 EL 소자(OLED(Organic Light Emitting Diode)라고도 함) 등의 자발광형 표시 소자를 말한다. 또한 화소 회로에 전기적으로 접속되는 발광 소자는 LED(Light Emitting Diode), 마이크로 LED, QLED(Quantum-dot Light Emitting Diode), 반도체 레이저 등의 자발광성 발광 소자로 할 수 있다. 또는 표시 소자로서 액정 소자 등을 사용할 수도 있다.
또한 도 7의 (B)에 일례로서 나타낸 구성에서는, 화소 회로(62)와 구동 회로(40)를 전기적으로 접속하는 배선을 짧게 할 수 있기 때문에 상기 배선의 배선 저항을 작게 할 수 있다. 따라서 데이터를 고속으로 기록할 수 있기 때문에 표시 장치(10)를 고속으로 구동시킬 수 있다. 이로써 표시 장치(10)가 가지는 화소(61)의 개수를 증가시켜도 충분한 프레임 기간을 확보할 수 있기 때문에, 표시 장치(10)의 화소 밀도를 높일 수 있다. 또한 표시 장치(10)의 화소 밀도를 높임으로써, 표시 장치(10)에 의하여 표시되는 화상의 정세도를 높일 수 있다. 예를 들어 표시 장치(10)의 화소 밀도를 1000ppi 이상, 5000ppi 이상, 또는 7000ppi 이상으로 할 수 있다. 따라서 표시 장치(10)는 예를 들어 AR용 또는 VR용 표시 장치로 할 수 있고, HMD 등 표시부와 사용자의 거리가 가까운 전자 기기에 적합하게 적용할 수 있다.
도 7의 (B)에서 배선(GLA), 배선(GLB), 배선(ANO), 배선(VCOM), 배선(V0), 배선(SL)은 화소 회로(62) 아래쪽의 구동 회로(40)로부터 배선을 통하여 공급되는 도면을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 구동 회로(40)의 신호 및 전압을 공급하는 배선을 표시부(60)의 외주부에 제공하고, 층(30)에 매트릭스상으로 배치되는 각 화소 회로(62)와 전기적으로 접속시키는 구성으로 하여도 좋다. 이 경우, 구동 회로(40)가 가지는 게이트 드라이버(41)를 층(30)에 제공하는 구성이 유효하다. 즉 게이트 드라이버(41)의 트랜지스터는 OS 트랜지스터로 하는 구성이 유효하다. 또한 구동 회로(40)가 가지는 소스 드라이버(42)의 기능의 일부를 층(30)에 제공하는 구성이 유효하다. 예를 들어 소스 드라이버(42)가 출력하는 신호를 각 소스선에 할당하는 디멀티플렉서를 층(30)에 제공하는 구성이 유효하다. 디멀티플렉서의 트랜지스터는 OS 트랜지스터로 하는 구성이 유효하다.
또한 도 7의 (A) 및 (B)에서는 스위치로서 기능하는 트랜지스터 2개와 구동 트랜지스터로서 기능하는 트랜지스터 하나의 총 3개의 트랜지스터를 가지는 화소 회로(62)를 예시하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 도 8의 (A)에 도시된 화소 회로(62A) 또는 도 8의 (A)에 도시된 화소 회로(62B)로 할 수도 있다.
도 8의 (A)에 도시된 화소 회로(62A)는 스위치(SW21)와 트랜지스터(M21)의 2개의 트랜지스터를 가지는 화소 회로이다. 도 7의 (A) 및 (B)에서의 용량 소자(C21)는 트랜지스터(M21)의 게이트 용량을 이용함으로써 생략할 수 있다. 또한 도 8의 (B)에 도시된 화소 회로(62B)는, 도 7의 (A) 및 (B)에 도시된 화소 회로(62)에 있어서 게이트 전극이 배선(GLC)에 전기적으로 접속된 스위치(SW23)를 트랜지스터(M21)와 배선(ANO) 사이에 가지는 화소 회로이다. 즉 도 8의 (B)에 나타낸 화소 회로(62B)는 4개의 트랜지스터를 가진다. 화소 회로(62)로서는, 일례로 도시된 화소 회로(62A) 및 화소 회로(62B)의 트랜지스터의 수에 한정되지 않고, 다른 회로 구성의 화소 회로가 적용될 수 있다.
또한 도 7의 (A) 내지 도 8의 (B)에서 설명한 화소 회로에서는, 백 게이트 전극에 접속되는 배선을 게이트 전극에 접속되는 배선과는 다르게 하고, 상이한 전위를 인가하는 구성을 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어 백 게이트 전극과 게이트 전극이 서로 접속되는 구성으로 할 수 있다. 또는 스위치로서 기능하는 트랜지스터 및 발광 소자(70)에 흘리는 전류를 제어하는 구동 트랜지스터를 상이한 접속 구성으로 하여도 좋다. 예를 들어 스위치로서 기능하는 트랜지스터는 백 게이트 전극과 게이트 전극이 서로 접속되는 구성으로 하고, 구동 트랜지스터는 백 게이트 전극과 트랜지스터의 소스 측(예를 들어 발광 소자(70)에 접속되는 배선 측)이 접속되는 구성으로 할 수 있다.
<기능 회로의 구성예>
기능 회로가 가지는 회로의 일례로서, 파워 게이팅이 가능한 CPU 코어를 가지는 CPU에 대하여 설명한다.
도 9에 기능 회로(50)가 가지는 CPU(51)의 구성예를 나타내었다. CPU(51)는 CPU 코어(CPU Core)(53), L1(레벨 1) 캐시 메모리 장치(L1 Cache)(54), L2 캐시 메모리 장치(L2 Cache)(55), 버스 인터페이스부(Bus I/F)(56), 파워 스위치(57A 내지 57C), 레벨 시프터(LS)(58)를 가진다. CPU 코어(53)는 플립플롭(80)을 가진다.
버스 인터페이스부(56)를 통하여 CPU 코어(53), L1 캐시 메모리 장치(54), L2 캐시 메모리 장치(55)가 서로 접속된다.
외부로부터 입력되는 인터럽트 신호(Interrupts), CPU(51)가 발광하는 신호(SLEEP1) 등의 신호에 따라 PMU(59)는 클록 신호(GCLK1), 각종 PG(파워 게이팅) 제어 신호(PG control signals)를 생성한다. 클록 신호(GCLK1), PG 제어 신호는 CPU(51)에 입력된다. PG 제어 신호는 파워 스위치(57A 내지 57C), 플립플롭(80)을 제어한다.
파워 스위치(57A, 57B)는 가상 전원선(V_VDD)(이하, V_VDD선이라고 부름)에 대한 전압(VDDD, VDD1)의 공급을 각각 제어한다. 파워 스위치(57C)는 가상 전원선(V_VDH)(이하, V_VDH선이라고 부름)에 대한 전압(VDDH)의 공급을 제어한다. CPU(51) 및 PMU(59)에는 파워 스위치를 통하지 않고 전압(VSSS)이 입력된다. PMU(59)에는 파워 스위치를 통하지 않고 전압(VDDD)이 입력된다.
전압(VDDD, VDD1)은 CMOS 회로용 구동 전압이다. 전압(VDD1)은 전압(VDDD)보다 낮고, 슬리프 상태에서의 구동 전압이다. 전압(VDDH)은 OS 트랜지스터용 구동 전압이고, 전압(VDDD)보다 높다.
L1 캐시 메모리 장치(54), L2 캐시 메모리 장치(55), 버스 인터페이스부(56)의 각각은 파워 게이팅을 할 수 있는 파워 도메인을 적어도 하나 포함한다. 파워 게이팅을 할 수 있는 파워 도메인에는 하나 또는 복수의 파워 스위치가 제공된다. 이들 파워 스위치는 PG 제어 신호에 의하여 제어된다.
플립플롭(80)은 레지스터에 사용된다. 플립플롭(80)에는 백업 회로가 제공된다. 이하에서 플립플롭(80)에 대하여 설명한다.
도 10의 (A)에 플립플롭(Flip-flop)(80)의 회로 구성예를 나타내었다. 플립플롭(80)은 스캔 플립플롭(Scan Flip-flop)(81), 백업 회로(Buckup Circuit)(82)를 가진다.
스캔 플립플롭(81)은 노드(D1, Q1, SD, SE, RT, CK), 클록 버퍼 회로(81A)를 가진다.
노드(D1)는 데이터(data) 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트용 데이터의 입력 노드이다. 노드(SE)는 신호(SCE)의 입력 노드이다. 노드(CK)는 클록 신호(GCLK1)의 입력 노드이다. 클록 신호(GCLK1)는 클록 버퍼 회로(81A)에 입력된다. 스캔 플립플롭(81)의 아날로그 스위치는 클록 버퍼 회로(81A)의 노드(CK1, CKB1)에 접속된다. 노드(RT)는 리셋 신호(reset signal)의 입력 노드이다.
신호(SCE)는 스캔 인에이블 신호이고 PMU(59)에서 생성된다. PMU(59)는 신호(BK, RC)를 생성한다. 레벨 시프터(58)는 신호(BK, RC)를 레벨 시프트하여 신호(BKH, RCH)를 생성한다. 신호(BK)는 백업 신호이고, 신호(RC)는 리커버리 신호이다.
스캔 플립플롭(81)의 회로 구성은 도 10의 (A)에 한정되지 않는다. 표준적인 회로 라이브러리에 준비되어 있는 플립플롭을 적용할 수 있다.
백업 회로(82)는 노드(SD_IN, SN11), 트랜지스터(M11 내지 M13), 용량 소자(C11)를 가진다.
노드(SD_IN)는 스캔 테스트 데이터의 입력 노드이고, 스캔 플립플롭(81)의 노드(Q1)에 접속된다. 노드(SN11)는 백업 회로(82)의 유지 노드이다. 용량 소자(C11)는 노드(SN11)의 전압을 유지하기 위한 유지 용량이다.
트랜지스터(M11)는 노드(Q1)와 노드(SN11) 사이의 도통 상태를 제어한다. 트랜지스터(M12)는 노드(SN11)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M13)는 노드(SD_IN)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M11, M13)의 온/오프는 신호(BKH)에 의하여 제어되고, 트랜지스터(M12)의 온/오프는 신호(RCH)에 의하여 제어된다.
트랜지스터(M11 내지 M13)는 화소 회로(62)가 가지는 트랜지스터와 마찬가지로 OS 트랜지스터이다. 트랜지스터(M11 내지 M13)는 백 게이트를 가지는 구성을 도시하였다. 트랜지스터(M11 내지 M13)의 백 게이트가 전압(VBG1)을 공급하는 전원선에 접속되는 예를 나타내었다.
적어도 트랜지스터(M11, M12)가 OS 트랜지스터인 것이 바람직하다. 오프 전류가 매우 낮다는 OS 트랜지스터의 장점에 의하여 노드(SN11)의 전압 저하를 억제할 수 있고, 데이터의 유지에 전력이 거의 소비되지 않기 때문에 백업 회로(82)는 비휘발성 특성을 가진다. 용량 소자(C11)의 충방전에 의하여 데이터를 재기록하기 때문에, 백업 회로(82)는 원리적으로 재기록 횟수에 제약이 없고, 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다.
백업 회로(82)의 트랜지스터는 모두 OS 트랜지스터인 것이 매우 바람직하다. 도 10의 (B)에 도시된 바와 같이, 실리콘 CMOS 회로로 구성되는 스캔 플립플롭(81) 위에 백업 회로(82)를 적층할 수 있다.
백업 회로(82)는 스캔 플립플롭(81)보다 소자의 수가 매우 적기 때문에, 백업 회로(82)를 적층하는 데 있어 스캔 플립플롭(81)의 회로 구성 및 레이아웃을 변경할 필요가 없다. 즉 백업 회로(82)는 범용성이 매우 높은 백업 회로이다. 또한 스캔 플립플롭(81)이 형성되어 있는 영역 내에 중첩되도록 백업 회로(82)를 제공할 수 있기 때문에, 백업 회로(82)를 제공하여도 플립플롭(80)의 면적 오버헤드를 0으로 할 수 있다. 따라서 백업 회로(82)를 플립플롭(80)에 제공함으로써 CPU 코어(53)의 파워 게이팅이 가능하다. 파워 게이팅에 필요한 에너지가 적기 때문에 CPU 코어(53)의 파워 게이팅을 고효율로 수행할 수 있다.
백업 회로(82)를 제공하면 트랜지스터(M11)의 기생 용량이 노드(Q1)에 부가되지만, 노드(Q1)에 접속되는 논리 회로의 기생 용량보다 작기 때문에, 스캔 플립플롭(81)의 동작에 대한 영향은 없다. 즉 백업 회로(82)를 제공하여도 플립플롭(80)의 성능은 실질적으로 저하되지 않는다.
CPU 코어(53)는 저소비 전력 상태(비동작 상태)로서, 예를 들어 클록 게이팅 상태, 파워 게이팅 상태, 휴지 상태로 설정될 수 있다. PMU(59)는 인터럽트 신호, 신호(SLEEP1) 등에 기초하여 CPU 코어(53)의 저소비 전력 모드를 선택한다. 예를 들어 통상 동작 상태로부터 클록 게이팅 상태로 이행하는 경우, PMU(59)는 클록 신호(GCLK1)의 생성을 정지한다.
예를 들어 통상 동작 상태로부터 휴지 상태로 이행하는 경우에는, PMU(59)는 전압 및/또는 주파수 스케일링을 수행한다. 예를 들어 전압 스케일링을 수행하는 경우, PMU(59)는 전압(VDD1)을 CPU 코어(53)에 입력하기 위하여, 파워 스위치(57A)를 오프로 하고 파워 스위치(57B)를 온으로 한다. 전압(VDD1)은 스캔 플립플롭(81)의 데이터가 소실되지 않는 전압이다. 주파수 스케일링을 수행하는 경우, PMU(59)는 클록 신호(GCLK1)의 주파수를 저하시킨다.
CPU 코어(53)를 통상 동작 상태로부터 파워 게이팅 상태로 이행하는 경우에는, 스캔 플립플롭(81)의 데이터를 백업 회로(82)에 백업하는 동작이 수행된다. CPU 코어(53)를 파워 게이팅 상태로부터 통상 동작 상태로 복귀시키는 경우에는, 백업 회로(82)의 데이터를 스캔 플립플롭(81)에 복귀시키는 리커버리 동작이 수행된다.
도 11에 CPU 코어(53)의 파워 게이팅 시퀀스의 일례를 나타내었다. 또한 도 11에서 t1 내지 t7은 시각을 나타낸다. 신호(PSE0 내지 PSE2)는 파워 스위치(57A 내지 57C)의 제어 신호이고 PMU(59)에서 생성된다. 신호(PSE0)가 "H"/"L"일 때 파워 스위치(57A 내지 57C)는 온/오프이다. 신호(PSE1, PSE2)에 대해서도 마찬가지이다.
시각 t1 이전에는 통상 동작 상태(Normal Operation)이다. 파워 스위치(57A)는 온이고, CPU 코어(53)에는 전압(VDDD)이 입력된다. 스캔 플립플롭(81)은 통상 동작을 수행한다. 이때 레벨 시프터(58)를 동작시킬 필요가 없기 때문에, 파워 스위치(57C)는 오프이고 신호(SCE, BK, RC)는 "L"이다. 노드(SE)가 "L"이기 때문에 스캔 플립플롭(81)은 노드(D1)의 데이터를 저장한다. 또한 도 11의 예에서 시각 t1에 백업 회로(82)의 노드(SN11)는 "L"이다.
백업(Backup) 시의 동작에 대하여 설명한다. 동작 시각 t1에 PMU(59)는 클록 신호(GCLK1)를 정지하고, 신호(PSE2, BK)를 "H"로 한다. 레벨 시프터(58)는 액티브가 되고, "H"의 신호(BKH)를 백업 회로(82)에 출력한다.
백업 회로(82)의 트랜지스터(M11)가 온이 되고, 스캔 플립플롭(81)의 노드(Q1)의 데이터가 백업 회로(82)의 노드(SN11)에 기록된다. 스캔 플립플롭(81)의 노드(Q1)가 "L"이면 노드(SN11)는 그대로 "L"이고, 노드(Q1)가 "H"이면 노드(SN11)는 "H"가 된다.
PMU(59)는 시각 t2에 신호(PSE2, BK)를 "L"로 하고, 시각 t3에 신호(PSE0)를 "L"로 한다. 시각 t3에 CPU 코어(53)의 상태는 파워 게이팅 상태로 이행한다. 또한 신호(BK)를 하강시키는 타이밍에 신호(PSE0)를 하강시켜도 좋다.
파워 게이팅(Power-gating) 시의 동작에 대하여 설명한다. 신호(PSE0)가 "L"이 되면 V_VDD선의 전압이 저하되기 때문에 노드(Q1)의 데이터는 소실된다. 노드(SN11)는 시각 t3의 노드(Q1)의 데이터를 계속 유지한다.
리커버리(Recovery) 시의 동작에 대하여 설명한다. 시각 t4에 PMU(59)가 신호(PSE0)를 "H"로 함으로써 파워 게이팅 상태로부터 리커버리 상태로 이행한다. V_VDD선의 충전이 시작되고, V_VDD선의 전압이 VDDD가 된 상태(시각 t5)에서 PMU(59)는 신호(PSE2, RC, SCE)를 "H"로 한다.
트랜지스터(M12)는 온이 되고, 용량 소자(C11)의 전하가 노드(SN11)와 노드(SD)에 분배된다. 노드(SN11)가 "H"이면 노드(SD)의 전압은 상승된다. 노드(SE)는 "H"이기 때문에 스캔 플립플롭(81)의 입력 측 래치 회로에 노드(SD)의 데이터가 기록된다. 시각 t6에 노드(CK)에 클록 신호(GCLK1)가 입력되면 입력 측 래치 회로의 데이터가 노드(Q1)에 기록된다. 즉 노드(SN11)의 데이터가 노드(Q1)에 기록된다.
시각 t7에 PMU(59)는 신호(PSE2, SCE, RC)를 "L"로 하여 리커버리 동작이 종료된다.
OS 트랜지스터를 사용한 백업 회로(82)는 동적 및 정적 소비 전력이 모두 낮기 때문에 노멀리 오프 컴퓨팅에 매우 적합하다. 플립플롭(80)을 탑재하여도 CPU 코어(53)의 성능 저하, 동적 전력의 증가가 거의 일어나지 않도록 할 수 있다.
또한 CPU 코어(53)는 파워 게이팅을 할 수 있는 복수의 파워 도메인을 포함하여도 좋다. 복수의 파워 도메인에는 전압의 입력을 제어하기 위한 하나 또는 복수의 파워 스위치가 제공된다. 또한 CPU 코어(53)는 파워 게이팅을 수행하지 않는 하나 또는 복수의 파워 도메인을 포함하여도 좋다. 예를 들어 파워 게이팅을 수행하지 않는 파워 도메인에 플립플롭(80), 파워 스위치(57A 내지 57C)의 제어를 수행하기 위한 파워 게이팅 제어 회로를 제공하여도 좋다.
또한 플립플롭(80)의 적용은 CPU(51)에 한정되지 않는다. 연산 장치에서 파워 게이팅을 할 수 있는 파워 도메인에 제공되는 레지스터에 플립플롭(80)을 적용할 수 있다.
<표시 보정 시스템의 구성예>
본 발명의 일 형태의 표시 보정 시스템은 발광 소자(70)에 흐르는 전류 IEL을 보정함으로써, 휘점 또는 암점 등의 불량 화소에 기인하는 표시 불량을 저감할 수 있다.
도 12의 (A)에 나타낸 회로도는 도 5에 나타낸 화소 회로(62)의 일부를 추출하여 나타낸 것이다. 발광 소자(70)를 흐르는 전류 IEL은 휘점 또는 암점 등을 발생시키는 불량 화소인 경우, 정상적인 표시의 화소에 비하여 극단적으로 커지거나 작아진다.
CPU(51)는 스위치(SW23)를 통하여 흐르는 모니터 전류 IMONI의 데이터를 정기적으로 취득한다. 상기 모니터 전류 IMONI의 전류량을 CPU(51)에서 취급할 수 있는 디지털 데이터로 변환하고, 상기 디지털 데이터를 사용하여 CPU(51)에서 연산 처리한다. CPU(51)에서의 연산 처리에 의하여 불량 화소를 추정하고, CPU(51)에서는 불량 화소로 인한 표시 불량을 시인되기 어렵게 하기 위한 보정을 수행한다. 예를 들어 도 12의 (B)에 도시된 화소(61D)가 불량 화소인 경우, 인접한 화소(61N)의 발광 소자(70)를 흐르는 전류 IEL을 보정한다.
상기 보정은 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 네트워크(DBN) 등의 인공 신경망에 의거한 연산을 실행함으로써 추산할 수 있다.
도 12의 (C)에 도시된 바와 같이, 인접한 화소(61N)를 흐르는 전류 IEL을 전류 IEL _C로 보정함으로써, 불량 화소와 화소(61N)가 합성된 화소(61G)로서 표시를 할 수 있다. 그 결과, 휘점 또는 암점 등의 불량 화소에 기인하는 표시 불량을 보이기 어렵게 하여, 정상적인 표시로 할 수 있다.
또한 화소를 흐르는 전류를 보정하기 위한 표시 보정 시스템의 연산은 상술한 CPU(51)에서 연산 도중의 데이터를 백업 데이터로서 계속 유지할 수 있다. 그러므로, 인공 신경망에 의거한 연산 등 막대한 연산량을 가지는 연산 처리를 수행하는 데 있어서 특히 유효하다. 또한 CPU(51)를 애플리케이션 프로세서로서 기능시시키고 프레임 주파수를 가변적으로 하는 구동 등을 조합함으로써, 표시 불량의 저감뿐만 아니라 저소비 전력화를 도모할 수도 있다.
<표시 장치의 변형예>
도 13 내지 도 27에는 상술한 표시 장치(10)가 가지는 각 구성의 변형예에 대하여 나타내었다.
도 13에 나타낸 표시 장치(10A)의 블록도는 도 5의 표시 장치(10)에서의 기능 회로(50)에 액셀러레이터(52)를 추가한 구성에 상당한다.
상술한 표시 보정 시스템에 있어서 인공 신경망에 의거한 연산을 수행하는 경우, 적화 연산을 반복적으로 수행하는 구성이 된다. 액셀러레이터(52)는 인공 신경망(NN)의 적화 연산 처리의 전용 연산 회로로서 기능한다. 액셀러레이터(52)를 사용한 연산에서는, 상술한 표시 불량에 대한 보정 처리 또는 표시 데이터의 업컨버트 등에 의한 화상의 윤곽을 보정하는 처리 등을 수행할 수 있다. 또한 액셀러레이터(52)에 의한 연산 처리를 수행하는 기간 CPU(51)의 파워 게이팅을 수행하는 구성으로 함으로써 저소비 전력화를 도모할 수 있다.
도 14의 (A) 및 (B)에 나타낸 회로도는 도 7의 (A)에 도시된 화소 회로(62)와 도 10의 (A)에 도시된 백업 회로(82)를 조합한 도면이다. 도 14의 (A)에서는 백업 회로(82)가 가지는 용량 소자(C11)의 한쪽 전극이 배선(VCOM)에 접속된 구성을 도시하였다. 또한 도 14의 (B)에서는 백업 회로(82)가 가지는 용량 소자(C11)의 한쪽 전극이 배선(ANO)에 접속된 구성을 도시하였다. 도 14의 (A) 및 (B)에 도시된 바와 같이 층(30)에서, 상이한 회로 구성의 화소 회로(62)와 백업 회로(82)가 배선을 공유함으로써 배선 수의 삭감을 도모할 수 있다.
또한 도 14의 (A) 및 (B)에 도시된 백업 회로(82)에서 트랜지스터(M12) 및 트랜지스터(M13)를 생략할 수도 있다. 이 구성을 도 15의 (A) 및 (B)에 각각 도시하였다. 도 15의 (A) 및 (B)에 도시된 메모리 회로(82B)는 플립플롭(80)에서의 데이터 백업에 한정되지 않고, 범용성이 높은 메모리 회로로서 사용될 수 있다. 예를 들어 메모리 회로(82B)는 기능 회로(50)의 메모리 회로로서 사용될 수 있다.
또한 도 15의 (A) 및 (B)에서 메모리 회로(82B)의 용량 소자(C11)의 한쪽 전극이 배선(VCOM) 또는 배선(ANO)에 접속되는 구성에 대하여 나타내었지만, 다른 구성으로 하여도 좋다. 예를 들어 배선(V0) 또는 배선(GL) 등과 접속되는 구성으로 하여도 좋다.
도 16의 회로도에서는, 복수 행에 걸쳐 제공되는 화소 회로 및 메모리 회로의 일례를 도시하였다. 도 16에서는 첫 번째 행의 부화소로서 기능하는 화소 회로로서 화소 회로(62_1R), 화소 회로(62_1G), 및 화소 회로(62_1B)를 도시하였다. 도 16에서는 첫 번째 행의 발광 소자로서 발광 소자(70R_1), 발광 소자(70G_1), 및 발광 소자(70B_1)를 도시하였다. 도 16에서는 첫 번째 행의 메모리 회로로서 메모리 회로(82B_1)를 도시하였다. 도 16에서는 두 번째 행의 부화소로서 기능하는 화소 회로로서 화소 회로(62_2R), 화소 회로(62_2G), 및 화소 회로(62_2B)를 도시하였다. 도 16에서는 두 번째 행의 발광 소자로서 발광 소자(70R_2), 발광 소자(70G_2), 및 발광 소자(70B_2)를 도시하였다. 도 16에서는 두 번째 행의 메모리 회로로서 메모리 회로(82B_2)를 도시하였다. 또한 메모리 회로(82B_1, 82B_2)는 기능 회로(50_1, 50_2)에서의 데이터를 유지하는 노드에 접속된다. 또한 기능 회로(50_1, 50_2)는 기능 회로(50)에서의 상이한 단자에 상당한다.
도 16에서는 첫 번째 행의 배선(GL)으로서 기능하는 배선(GL_1), 두 번째 행의 배선(GL)으로서 기능하는 배선(GL_2)을 도시하였다. 도 16에서는 소스선으로서 기능하는 배선(SL_R, SL_G, SL_B), 배선(ANO), 배선(VCOM)을 도시하였다. 도 16에서는 메모리 회로(82B_1)를 제어하기 위한 신호(BKH)를 공급하는 배선(ML_1), 메모리 회로(82B_2)를 제어하기 위한 신호(BKH)를 공급하는 배선(ML_2)을 도시하였다.
또한 아래에서 화소 회로(62_1R), 화소 회로(62_1G), 및 화소 회로(62_1B) 등의 같은 요소를 설명하는 경우, 화소 회로(62_1)와 같이 공통되는 부분의 부호를 기재하는 경우가 있다. 또한 같은 부호를 사용한 복수의 요소를 설명하는 경우에 특히 이들을 구별할 필요가 있을 때는, 부호에 "_1", "_2" 등 행 번호를 식별하기 위한 부호, "R", "G", "B" 등 부화소가 제어하는 각 색을 식별하기 위한 부호를 부기하는 경우가 있다.
또한 도 16에서는 화소 회로(62_1, 62_2)로서, 스위치(SW21) 및 트랜지스터(M21)가 포함되는 도 8의 (A)의 구성예를 적용한 경우를 도시하였다. 도 16에 도시된 메모리 회로(82B_1, 82B_2)로서 트랜지스터(M11) 및 용량 소자(C11)가 포함되는 도 15의 (A)의 구성예를 도시하였다. 또한 메모리 회로(82B)는 RGB를 제어하는 한 세트의 화소 회로(화소 회로(62_1R, 62_1G, 및 62_1B)) 사이에 배치하는 구성으로 하여도 좋다.
또한 도 16에서는 화소 회로(62_1, 62_2)와 메모리 회로(82B_1, 82B_2)의 트랜지스터의 백 게이트 전극의 접속에 대해서는 생략하였지만, 서로 접속되는 구성으로 하여도 좋다. 또는 같은 행에 있는 화소 회로(62)와 메모리 회로(82B)의 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 또는 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하고, 메모리 회로(82B)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 즉 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선 및 메모리 회로(82B)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선은 각각 다른 배선인 것이 바람직하다.
도 16에 도시된 바와 같이, 화소 회로(62)와 함께 제공되는 메모리 회로(82B)는 RGB의 부화소에 대응하여 제공할 수 있다. 메모리 회로(82B)는 기능 회로(50) 또는 CPU(51) 등 층(20)에 제공되는 회로의 데이터를 OS 트랜지스터를 이용하여 유지할 수 있다. OS 트랜지스터가 제공되는 층(30)에 제공되는 메모리 회로(82B)는 층(30)에서 균일하게 배치할 수 있기 때문에, 메모리 회로(82B)를 치우쳐 배치하는 경우와 달리, 메모리 회로(82B)와 기능 회로(50) 또는 CPU(51)의 전기적인 접속을 용이하게 할 수 있게 된다.
도 17은 복수 행에 걸쳐 제공되는 화소 회로 및 메모리 회로의 도 16과는 다른 구성의 일례를 도시한 것이다. 도 16에서는 RGB를 제어하는 화소 회로(62_1, 62_2) 한 세트에 대응하는 메모리 회로(82B)를 제공하는 구성을 도시하였지만, 도 17에서는 RGB를 제어하는 한 세트의 화소 회로 각각에 대응하는 메모리 회로(82B)를 배치하는 구성을 도시하였다. 또한 기능 회로(50_11, 50_12, 50_13, 50_21, 50_22, 50_23)는 기능 회로(50)에서의 상이한 단자에 상당한다. 도 17의 구성으로 함으로써, 도 16의 구성보다 많은 메모리 회로(82B)를 OS 트랜지스터가 제공되는 층(30)에 제공할 수 있다. 또한 메모리 회로(82B)를 층(30)에 균일하게 배치할 수 있기 때문에, 치우쳐 배치하는 경우와 달리, 기능 회로(50) 또는 CPU(51)의 회로 배치에 의존하지 않고 메모리 회로(82B)와 기능 회로(50) 또는 CPU(51)의 전기적인 접속을 용이하게 할 수 있게 된다.
도 18은 복수 행에 걸쳐 제공되는 화소 회로 및 메모리 회로의 도 16 및 도 17과는 다른 구성의 일례를 도시한 것이다. 도 18에서는 배선(ML_1)과 배선(ML_2)을 공통된 배선(ML)으로 하였다. 배선(ML)은 메모리 회로(82B_1) 및 메모리 회로(82B_2)를 제어하기 위한 신호(BKH)를 공급하기 위한 배선이다. 또한 배선(ML)은 열 방향에 제공된 배선과 병행한 배선을 사용하여 상이한 행에 제공되는 배선들을 접속하는 구성으로 하였다. 열 방향에 제공된 배선과 병행한 배선(ML_COL)은 예를 들어 부화소의 화소 회로 사이에 배치함으로써 화소 회로 간의 노이즈의 영향을 저감할 수 있다.
도 19는 복수 행에 걸쳐 제공되는 화소 회로 및 메모리 회로의 도 16 내지 도 18과는 다른 구성의 일례를 도시한 것이다. 도 19에서는 첫 번째 행에 있는 메모리 회로(82B_1)와 두 번째 행에 있는 메모리 회로(82B_2)가 기능 회로(50)에서의 데이터를 유지하는 같은 노드에 접속되는 구성으로 하였다. 메모리 회로(82B_1)와 메모리 회로(82B_1)는 상이한 신호에 의하여 상이한 타이밍으로 트랜지스터(M11)를 제어할 수 있기 때문에, 기능 회로(50)에서의 노드 데이터를 복수의 타이밍으로 취득하고 유지하는 구성으로 할 수 있다.
도 20의 (A)는 도 16 내지 도 19에 도시된 첫 번째 행에 있는 메모리 회로(82B_1) 및/또는 두 번째 행에 있는 메모리 회로(82B_2)에 적용할 수 있는 메모리 회로(82B)의 변형예를 나타낸 것이다. 도 20의 (A)에서는 배선(ANO)에 접속된 측의 용량 소자(C11)의 단자를 층(20) 측의 기능 회로(50)에서의 고정 전위가 공급되는 노드에 접속하는 구성을 나타내었다. 또한 다른 구성으로서, 도 20의 (B)에서는 배선(ANO)에 접속된 측의 용량 소자(C11)의 단자를 층(20) 측의 기능 회로(50)에서의 고정 전위가 공급되는 노드에 접속하고, 또한 트랜지스터(M11)의 게이트 전극에 접속되는 배선(ML)을 생략하고, 층(20) 측의 기능 회로(50)로부터 제어를 위한 신호가 공급되는 구성을 도시하였다. 또한 기능 회로(50_1A, 50_1B, 50_1C)는 기능 회로(50)에서의 상이한 단자를 나타낸다. 상기 구성으로 함으로써, 층(30)에서의 메모리 회로(82B)의 구성을 삭감하고, 화소 회로(62)가 차지하는 면적을 크게 할 수 있다.
도 21의 (A)는 도 20의 (A) 및 (B)와 마찬가지로, 메모리 회로(82B)의 변형예를 나타낸 것이다. 도 21의 (A)에서는 메모리 회로(82B)에서의 용량 소자(C11)를 층(20) 측의 기능 회로(50)에 제공한 구성을 도시하였다. 또한 다른 구성으로서, 도 21의 (B)에서는 메모리 회로(82B)에서의 용량 소자(C11)를 층(20) 측의 기능 회로(50)에 제공하고, 또한 트랜지스터(M11)의 게이트 전극에 접속되는 배선(ML)을 생략하고, 층(20) 측의 기능 회로(50)로부터 제어를 위한 신호가 공급되는 구성을 도시하였다. 상기 구성으로 함으로써, 층(30)에서의 메모리 회로(82B)의 구성을 삭감하고, 화소 회로(62)가 차지하는 면적을 크게 할 수 있다.
도 22의 (A)의 회로도는, 도 16 내지 도 20에서 설명한 메모리 회로(82B) 대신에 도 14의 (B)에서 설명한 백업 회로(82)를 적용한 변형예를 나타낸 것이다. 도 22의 (A)에서는 백업 회로(82)에서의 용량 소자(C11)의 단자를 배선(ANO)에 접속하는 구성을 도시하였다. 또한 도 22의 (B)에서는 백업 회로(82)에서의 용량 소자(C11)의 단자를 트랜지스터(M12)에 접속하는 구성을 도시하였다. 또한 스캔 플립플롭(81_A, 81_B, 81_C)은 스캔 플립플롭(81)에서의 상이한 단자를 나타낸다. 상기 구성으로 함으로써, 기능 회로(50)에서의 노드 데이터를 용량 소자(C11)에 유지할 수도 있다.
도 23의 (A)는 도 22의 (A) 및 (B)와 마찬가지로 백업 회로(82)의 변형예를 나타낸 것이다. 도 23의 (A)에서는 백업 회로(82)에서의 용량 소자(C11)를 스캔 플립플롭(81)이 있는 층(20) 측에 제공하는 구성을 도시하였다. 또한 다른 구성으로서, 도 23의 (B)에서는 백업 회로(82)에서의 용량 소자(C11)를 스캔 플립플롭(81)이 있는 층(20) 측에 제공하고, 또한 트랜지스터(M11)의 게이트 전극에 접속되는 배선 및 트랜지스터(M12)의 게이트에 접속되는 배선을 생략하고, 층(20) 측의 기능 회로(50)로부터 제어를 위한 신호(BUH, RCH)를 공급하는 구성을 도시하였다. 상기 구성으로 함으로써, 층(30)에서의 백업 회로(82)의 구성을 삭감하고, 화소 회로(62)가 차지하는 면적을 크게 할 수 있다.
또한 도 22의 (A) 내지 도 23의 (B)에서는 화소 회로(62)와 백업 회로(82)의 트랜지스터의 백 게이트 전극의 접속에 대해서는 생략하였지만, 서로 접속되는 구성으로 하여도 좋다. 또는 같은 행에 있는 화소 회로(62)와 백업 회로(82)의 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 또는 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하고, 백업 회로(82)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 즉 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선 및 백업 회로(82)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선은 각각 다른 배선인 것이 바람직하다.
도 24의 (A)는 상술한 메모리 회로(82B) 및 백업 회로(82)와는 다른, 층(30)에 제공되는 회로 구성의 일례를 나타낸 것이다. 도 24의 (A)에 나타낸 연산 회로(82C)는 적화 연산 및 활성화 함수의 연산을 수행하는 회로의 일례이다. 도 24의 (A)에 나타낸 연산 회로(82C)는 제 1 데이터와 제 2 데이터의 적화 연산을 수행하는 회로이다. 연산 회로(82C)는 복수의 데이터를 사용한 적화 연산을 수행하기 때문에 복수 제공되는 것이 바람직하다.
연산 회로(82C)는 트랜지스터(M31)와, 트랜지스터(M32)와, 용량 소자(CP)를 가진다. 또한 트랜지스터(M31)는 OS 트랜지스터인 것이 바람직하다. 트랜지스터(M31)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M31)의 누설 전류를 억제할 수 있다. 그러므로, 계산에 필요한 데이터를 전하로서 노드(NM)에 장시간 유지할 수 있고, 계산 정밀도가 높은 적화 연산 회로를 실현할 수 있다. 노드(NM)의 전위의 리프레시 동작을 적게 할 수 있기 때문에 적화 연산 회로의 소비 전력을 저감할 수 있다.
또한 트랜지스터(M32)에 대해서도, OS 트랜지스터를 사용하면 트랜지스터(M31)와 동시에 제작할 수 있기 때문에 적화 연산 회로의 제작 공정을 단축할 수 있다.
연산 회로(82C)에서 트랜지스터(M31)의 제 1 단자는 트랜지스터(M32)의 게이트에 전기적으로 접속된다. 트랜지스터(M32)의 제 1 단자는 배선(VR)에 전기적으로 접속된다. 용량 소자(CP)의 제 1 단자는 트랜지스터(M32)의 게이트에 전기적으로 접속된다.
연산 회로(82C)에서 트랜지스터(M31)의 제 2 단자는 배선(BW)에 전기적으로 접속되고, 트랜지스터(M31)의 게이트는 배선(WW)에 전기적으로 접속된다. 트랜지스터(M32)의 제 2 단자는 배선(VY)에 전기적으로 접속되고, 용량 소자(CP)의 제 2 단자는 배선(VX)에 전기적으로 접속된다. 또한 도 24의 (A)에서는 배선(VY)으로부터 트랜지스터(M32)의 제 2 단자에 흐르는 전류를 IAM으로 한다.
연산 회로(82C)에서는, 데이터에 따른 전하를 노드(NM)에 유지하고, 배선(VX)의 전위를 변화시킴으로써 전기적으로 부유 상태에 있는 트랜지스터(M32)의 게이트 전위를 변동시켜, 트랜지스터(M32)를 흐르는 전류(IAM)를 대상으로 한 승산 결과를 얻을 수 있다. 그리고 복수의 연산 회로(82C)를 흐르는 전류(IAM)를 합함으로써 승산 결과의 합에 상당하는 적화 연산을 실행할 수 있다.
도 24의 (B)의 회로도에서는, 도 16 내지 도 23에서 설명한 메모리 회로(82B) 또는 백업 회로(82) 대신에 도 24의 (A)에서 설명한 연산 회로(82C)를 적용한 변형예를 나타내었다. 또한 도 25의 (A)에서는 연산 회로(82C)에서의 용량 소자(CP)를 층(30) 측에 제공하는 구성을 도시하였다. 층(30)에 제공되는 OS 트랜지스터는 트랜지스터마다 트랜지스터 특성을 다르게 하는 구성으로 하여도 좋다. 예를 들어 트랜지스터(M31)는 전하 유지를 위하여 누설 전류가 억제되는 것이 요구되고, 트랜지스터(M32)는 전류(IAM)를 흘리기 위하여 이동도가 높은 반도체층을 가지는 트랜지스터인 것이 바람직하다. 이 경우, 트랜지스터(M31)의 반도체층에서의 In-Ga-Zn-O 금속 산화물의 원자수비를 In:Ga:Zn=1:3:4 또는 1:1:0.5로 하고, 트랜지스터(M32)의 반도체층에서의 In-Ga-Zn-O 금속 산화물의 원자수비를 In:Ga:Zn=4:2:3 또는 3:1:2로 하는 구성을 일례로서 들 수 있다.
또한 다른 구성으로서, 도 25의 (B)에서는 연산 회로(82C)에서의 용량 소자(CP)를 층(20) 측에 제공하고, 트랜지스터(M31)의 게이트 전극에 접속되는 배선 및 트랜지스터(M32)에 접속되는 배선을 생략하고, 층(20) 측의 기능 회로(50)로부터 제어를 위한 신호를 배선(BW, WWL) 및 배선(VR, VY, VX)에 공급하는 단자를 도시하였다. 또한 도 25의 (B)에서 트랜지스터(M31)는 층(30)에 제공되는 OS 트랜지스터로 하고, 트랜지스터(M32)는 층(20)에 제공되는 Si 트랜지스터로 하였다. 상기 구성으로 함으로써, 층(30)에서의 연산 회로(82C)의 구성을 삭감하고, 화소 회로(62)가 차지하는 면적을 크게 할 수 있다.
또한 도 24의 (B) 내지 도 25의 (B)에서는 화소 회로(62)와 연산 회로(82C)의 트랜지스터의 백 게이트 전극의 접속에 대해서는 생략하였지만, 서로 접속되는 구성으로 하여도 좋다. 또는 같은 행에 있는 화소 회로(62)와 연산 회로(82C)의 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 또는 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하고, 연산 회로(82C)가 가지는 트랜지스터의 백 게이트 전극들을 서로 접속하는 구성으로 하여도 좋다. 즉 화소 회로(62)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선 및 연산 회로(82C)가 가지는 트랜지스터의 백 게이트 전극을 접속하는 배선은 각각 다른 배선인 것이 바람직하다.
도 26의 (A)는 상술한 메모리 회로(82B) 및 백업 회로(82)와는 다른, 층(30)에 제공되는 회로 구성의 일례를 나타낸 것이다. 도 26의 (A)의 블록 회로(82D)로서는 플립플롭, 인버터, 시프트 레지스터 등의 순서 회로 또는 조합 회로를 나타내었다. 블록 회로(82D)는 복수의 조합으로 제공되는 것이 바람직하다.
블록 회로(82D)는 전원 전위(VDD-VSS)를 공급하는 배선 사이에 제공된다. 또한 블록 회로(82D)는 도 26의 (A)에 도시된 바와 같이 트랜지스터(M41)에 접속된다. 또한 트랜지스터(M41)는 OS 트랜지스터인 것이 바람직하다. 트랜지스터(M41)는 제어 신호(PSW)에 의하여 오프가 되는 기간을 제공할 수 있다. 트랜지스터(M41)를 오프로 함으로써, 노드(VVDD)의 전위를 VDD보다 작게 할 수 있기 때문에, 블록 회로(82D)를 통하여 전원 전위(VDD-VSS)를 공급하는 배선 사이에 흐르는 누설 전류를 억제할 수 있다. 그러므로 블록 회로(82D)가 동작하지 않는 기간에서, 트랜지스터(M41)를 오프로 함으로써 소비 전력을 저감할 수 있다.
도 26의 (B)의 회로도는 도 16 내지 도 23에서 설명한 메모리 회로(82B) 또는 백업 회로(82) 대신에 도 26의 (A)에서 설명한 블록 회로(82D)를 적용한 변형예를 나타낸 것이다. 또한 도 26의 (A)에서는 블록 회로(82D)를 층(20) 측에 제공하고, 트랜지스터(M41)를 층(30) 측에 제공하는 구성을 도시하였다. 상기 구성으로 함으로써, 트랜지스터(M41)를 블록 회로(82D)와 중첩시켜 배치할 수 있기 때문에, 블록 회로(82D)가 차지하는 면적을 증가시키지 않고 소비 전력을 저감할 수 있다.
도 27의 (A)는 도 1에서 구동 회로(40)가 가지는 게이트 드라이버(41)의 트랜지스터를 OS 트랜지스터로 하고, 게이트 드라이버(41)(도면에서 표시부(60)의 양측에 게이트 드라이버(41L), 게이트 드라이버(41R)로서 도시하였음)를 층(30)에 제공하는 구성의 일례이다. 상기 구성으로 함으로써, 층(20)에 있는 구동 회로(40)와 층(30)에 있는 표시부(60) 사이의 배선의 수를 삭감할 수 있다.
또한 도 27의 (B)는, 도 27의 (A)에서 구동 회로(40)가 가지는 소스 드라이버(42)의 기능의 일부를 층(30)에 제공하는 구성의 일례를 나타낸 것이다. 도 27의 (B)에서는 소스 드라이버(42)가 출력하는 신호를 각 소스선에 할당하는 디멀티플렉서의 트랜지스터를 OS 트랜지스터로 하고, 디멀티플렉서(42DEM)를 층(30)에 제공하는 구성으로 하였다. 상기 구성으로 함으로써, 층(20)에 있는 구동 회로(40)와 층(30)에 있는 표시부(60) 사이의 배선의 수를 더 삭감할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태인 표시 장치(10)의 단면 구성예에 대하여 설명한다.
도 28은 표시 장치(10)의 구성예를 나타낸 단면도이다. 표시 장치(10)는 기판(701) 및 기판(705)을 가지고, 기판(701)과 기판(705)은 실재(712)에 의하여 접합되어 있다.
기판(701)으로서 단결정 실리콘 기판 등의 단결정 반도체 기판을 사용할 수 있다. 또한 기판(701)으로서 단결정 반도체 기판 이외의 반도체 기판을 사용하여도 좋다.
기판(701) 위에 트랜지스터(441) 및 트랜지스터(601)가 제공된다. 트랜지스터(441) 및 트랜지스터(601)는 실시형태 1에서 설명한 층(20)에 제공되는 트랜지스터로 할 수 있다.
트랜지스터(441)는 게이트 전극으로서의 기능을 가지는 도전체(443), 게이트 절연체로서의 기능을 가지는 절연체(445), 및 기판(701)의 일부로 이루어지고, 채널 형성 영역을 포함하는 반도체 영역(447), 소스 영역 및 드레인 영역 중 한쪽으로서의 기능을 가지는 저저항 영역(449a), 및 소스 영역 및 드레인 영역 중 다른 쪽으로서의 기능을 가지는 저저항 영역(449b)을 가진다. 트랜지스터(441)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
트랜지스터(441)는 소자 분리층(403)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 도 28에서는 소자 분리층(403)에 의하여 트랜지스터(441)와 트랜지스터(601)가 전기적으로 분리되는 경우를 나타내었다. 소자 분리층(403)은 LOCOS(LOCal Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성할 수 있다.
여기서, 도 28에 나타낸 트랜지스터(441)는 반도체 영역(447)이 볼록 형상을 가진다. 또한 도전체(443)는 절연체(445)를 개재(介在)하여 반도체 영역(447)의 측면 및 상면을 덮도록 제공되어 있다. 또한 도 28에서는 도전체(443)가 반도체 영역(447)의 측면을 덮는 모습을 도시하지 않았다. 또한 도전체(443)에는 일함수를 조정하는 재료를 사용할 수 있다.
트랜지스터(441)와 같이 반도체 영역이 볼록 형상을 가지는 트랜지스터는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고 부를 수 있다. 또한 볼록부의 상부에 접하여, 볼록부를 형성하기 위한 마스크로서의 기능을 가지는 절연체를 가져도 좋다. 또한 도 28에서는 기판(701)의 일부를 가공하여 볼록부를 형성하는 구성을 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체를 형성하여도 좋다.
또한 도 28에 나타낸 트랜지스터(441)의 구성은 일례이며, 그 구성에 한정되지 않고, 회로 구성 또는 회로의 동작 방법 등에 따라 적절한 구성으로 하면 좋다. 예를 들어 트랜지스터(441)는 플레이너형 트랜지스터이어도 좋다.
트랜지스터(601)는 트랜지스터(441)와 같은 구성으로 할 수 있다.
기판(701) 위에는 소자 분리층(403), 그리고 트랜지스터(441) 및 트랜지스터(601) 이외에, 절연체(405), 절연체(407), 절연체(409), 및 절연체(411)가 제공된다. 절연체(405) 내, 절연체(407) 내, 절연체(409) 내, 및 절연체(411) 내에 도전체(451)가 매립되어 있다. 여기서 도전체(451)의 상면의 높이와 절연체(411)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(451) 위 및 절연체(411) 위에 절연체(421) 및 절연체(214)가 제공된다. 절연체(421) 내 및 절연체(214) 내에 도전체(453)가 매립되어 있다. 여기서 도전체(453)의 상면의 높이와 절연체(214)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(453) 위 및 절연체(214) 위에 절연체(216)가 제공된다. 절연체(216) 내에 도전체(455)가 매립되어 있다. 여기서 도전체(455)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(455) 위 및 절연체(216) 위에 절연체(222), 절연체(224), 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)가 제공된다. 절연체(222) 내, 절연체(224) 내, 절연체(254) 내, 절연체(280) 내, 절연체(274) 내, 및 절연체(281) 내에 도전체(305)가 매립되어 있다. 여기서 도전체(305)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(305) 위 및 절연체(281) 위에 절연체(361)가 제공된다. 절연체(361) 내에 도전체(317) 및 도전체(337)가 매립되어 있다. 여기서 도전체(337)의 상면의 높이와 절연체(361)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(337) 위 및 절연체(361) 위에 절연체(363)가 제공된다. 절연체(363) 내에 도전체(347), 도전체(353), 도전체(355), 및 도전체(357)가 매립되어 있다. 여기서 도전체(353), 도전체(355), 및 도전체(357)의 상면의 높이와 절연체(363)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(353) 위, 도전체(355) 위, 도전체(357) 위, 및 절연체(363) 위에 접속 전극(760)이 제공된다. 또한 접속 전극(760)에 전기적으로 접속되도록 이방성 도전체(780)가 제공되고, 이방성 도전체(780)에 전기적으로 접속되도록 FPC(Flexible Printed Circuit)(716)가 제공된다. FPC(716)에 의하여 표시 장치(10)의 외부로부터 표시 장치(10)에 각종 신호 등이 공급된다.
도 28에 나타낸 바와 같이, 트랜지스터(441)의 소스 영역 및 드레인 영역 중 다른 쪽으로서의 기능을 가지는 저저항 영역(449b)은 도전체(451), 도전체(453), 도전체(455), 도전체(305), 도전체(317), 도전체(337), 도전체(347), 도전체(353), 도전체(355), 도전체(357), 접속 전극(760), 및 이방성 도전체(780)를 통하여 FPC(716)에 전기적으로 접속된다. 여기서, 도 28에서는 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체로서 도전체(353), 도전체(355), 및 도전체(357)의 3개를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체를 하나로 하여도 좋고, 2개로 하여도 좋고, 4개 이상으로 하여도 좋다. 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체를 복수 제공함으로써 접촉 저항을 작게 할 수 있다.
절연체(214) 위에는 트랜지스터(750)가 제공된다. 트랜지스터(750)는 실시형태 1에서 설명한 층(30)에 제공되는 트랜지스터로 할 수 있다. 예를 들어 화소 회로(62)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(750)에는 OS 트랜지스터를 적합하게 사용할 수 있다. OS 트랜지스터는 오프 전류가 매우 작다는 특징을 가진다. 따라서 화상 데이터 등의 유지 시간을 길게 할 수 있기 때문에 리프레시 동작의 빈도를 줄일 수 있다. 따라서 표시 장치(10)의 소비 전력을 저감할 수 있다.
또한 트랜지스터(750)는 백업 회로(82)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(750)에는 OS 트랜지스터를 적합하게 사용할 수 있다. OS 트랜지스터는 오프 전류가 매우 작다는 특징을 가진다. 따라서 플립플롭이 가지는 데이터를 전원 전압의 공유가 정지되는 기간에서도 계속 유지할 수 있다. 그러므로 CPU의 노멀리 오프 동작(전원 전압을 간헐적으로 정지시키는 동작)을 도모할 수 있다. 따라서 표시 장치(10)의 소비 전력을 저감할 수 있다.
절연체(254) 내, 절연체(280) 내, 절연체(274) 내, 및 절연체(281) 내에 도전체(301a) 및 도전체(301b)가 매립되어 있다. 도전체(301a)는 트랜지스터(750)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 도전체(301b)는 트랜지스터(750)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 여기서 도전체(301a) 및 도전체(301b)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(361) 내에 도전체(311), 도전체(313), 도전체(331), 용량 소자(790), 도전체(333), 및 도전체(335)가 매립되어 있다. 도전체(311) 및 도전체(313)는 트랜지스터(750)에 전기적으로 접속되며 배선으로서의 기능을 가진다. 도전체(333) 및 도전체(335)는 용량 소자(790)에 전기적으로 접속된다. 여기서 도전체(331), 도전체(333), 및 도전체(335)의 상면의 높이와 절연체(361)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(363) 내에 도전체(341), 도전체(343), 및 도전체(351)가 매립되어 있다. 여기서 도전체(351)의 상면의 높이와 절연체(363)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(405), 절연체(407), 절연체(409), 절연체(411), 절연체(421), 절연체(214), 절연체(280), 절연체(274), 절연체(281), 절연체(361), 및 절연체(363)는 층간막으로서의 기능을 가지고, 각각의 아래쪽의 요철 형상을 피복하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(363)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
도 28에 나타낸 바와 같이 용량 소자(790)는 하부 전극(321)과 상부 전극(325)을 가진다. 또한 하부 전극(321)과 상부 전극(325) 사이에는 절연체(323)가 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체로서 기능하는 절연체(323)가 끼워진 적층형 구조이다. 또한 도 28에서는 절연체(281) 위에 용량 소자(790)를 제공하는 예를 나타내었지만, 절연체(281)와 상이한 절연체 위에 용량 소자(790)를 제공하여도 좋다.
도 28에 있어서, 도전체(301a), 도전체(301b), 및 도전체(305)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(311), 도전체(313), 도전체(317), 및 하부 전극(321)이 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(331), 도전체(333), 도전체(335), 및 도전체(337)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(341), 도전체(343), 및 도전체(347)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(351), 도전체(353), 도전체(355), 및 도전체(357)가 동일한 층에 형성되는 예를 나타내었다. 복수의 도전체를 동일한 층에 형성함으로써, 표시 장치(10)의 제작 공정을 간략하게 할 수 있기 때문에 표시 장치(10)의 제조 비용을 삭감할 수 있다. 또한 이들은 각각 다른 층에 형성되어도 좋고, 상이한 종류의 재료를 포함하여도 좋다.
도 28에 나타낸 표시 장치(10)는 발광 소자(70)를 가진다. 발광 소자(70)는 도전체(772), EL층(786), 및 도전체(788)를 가진다. EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 포함한다.
유기 화합물에 사용할 수 있는 재료로서 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도전체(772)는 도전체(351), 도전체(341), 도전체(331), 도전체(313), 및 도전체(301b)를 통하여 트랜지스터(750)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된다. 도전체(772)는 절연체(363) 위에 형성되며 화소 전극으로서의 기능을 가진다.
도전체(772)에는 가시광에 대하여 투광성을 가지는 재료 또는 반사성을 가지는 재료를 사용할 수 있다. 투광성을 가지는 재료로서 예를 들어 인듐, 아연, 주석 등을 포함한 산화물 재료를 사용하면 좋다. 반사성을 가지는 재료로서 예를 들어 알루미늄, 은 등을 포함한 재료를 사용하면 좋다.
도 28에는 도시하지 않았지만, 표시 장치(10)에는 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 제공할 수 있다.
기판(705) 측에는 차광층(738)과, 이들에 접하는 절연체(734)가 제공된다. 차광층(738)은 인접한 영역이 나타내는 광을 차단하는 기능을 가진다. 또는 차광층(738)은 외광이 트랜지스터(750) 등에 도달하는 것을 차단하는 기능을 가진다.
도 28에 나타낸 표시 장치(10)에는 절연체(363) 위에 절연체(730)가 제공된다. 여기서 절연체(730)는 도전체(772)의 일부를 덮는 구성으로 할 수 있다. 또한 발광 소자(70)는 투광성을 가지는 도전체(788)를 가지고, 톱 이미션형 발광 소자로 할 수 있다. 또한 발광 소자(70)는 도전체(772) 측에 광을 사출하는 보텀 이미션 구조 또는 도전체(772) 및 도전체(788)의 양쪽에 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
또한 차광층(738)은 절연체(730)와 중첩되는 영역을 가지도록 제공되어 있다. 또한 차광층(738)은 절연체(734)로 덮여 있다. 또한 발광 소자(70)와 절연체(734) 사이는 밀봉층(732)으로 충전되어 있다.
또한 구조체(778)는 절연체(730)와 EL층(786) 사이에 제공된다. 또한 구조체(778)는 절연체(730)와 절연체(734) 사이에 제공된다.
또한 도 29는 실시형태 1에서 설명한 층(20)이 가지는 구동 회로(40)의 Si 트랜지스터, 층(30)이 가지는 화소 회로(62)가 가지는 OS 트랜지스터(영역(40, 62)), 층(20)이 가지는 기능 회로(50)의 Si 트랜지스터, 및 층(30)이 가지는 백업 회로(82)가 가지는 OS 트랜지스터(영역(50, 82))의 단면도이다. 도 29에 나타낸 단면도의 설명은 도 28에 나타낸 단면도의 각 구성과 마찬가지이다.
도 29에 나타낸 바와 같이 층(20)에는 구동 회로(40)의 Si 트랜지스터(91) 및 기능 회로(50)의 Si 트랜지스터(94)를 제공할 수 있다. 또한 도 29에 나타낸 바와 같이 층(30)에는 화소 회로(62)의 OS 트랜지스터(92) 및 용량 소자(93) 및 백업 회로(82)의 OS 트랜지스터(95) 및 용량 소자(96)를 제공할 수 있다. 또한 층(30)의 위층에는 발광 소자(70)를 제공할 수 있다.
도 30의 (A)는 실시형태 1에서 설명한 표시 장치(10)의 구성예에 있어서, 층(20)에 제공된 기능 회로(50)에서의 데이터 백업에 대하여 모식적으로 나타낸 도면이다. 도 30의 (A)에서는 층(30)에 제공되는 표시부(60)에서 각 화소(61) 내에 백업 회로(82)가 제공된 구성예를 도시하였다.
도 30의 (A)에 나타낸 백업 회로(82)가 표시부(60)에서 균일하게 배치되는 구성에서는 백업 데이터(BD)를 송수신하기 위한 플립플롭(80)은 백업 회로(82)의 가까이에 배치되는 것이 바람직하다. 백업 회로(82)가 표시부(60)에서 균일하게 배치될 수 있는 구성에서는, 플립플롭(80)을 층(20)의 어느 위치에 배치하여도, 바로 위에 있는 백업 회로(82)와 백업 데이터를 송수신할 수 있다.
예를 들어 도 30의 (A)의 백업 회로(82M)는 바로 아래에 있는 기능 회로(50)가 가지는 회로(예를 들어 플립플롭(80))와 백업 데이터를 송수신하고, 도 30의 (A)의 백업 회로(82F)는 바로 아래에 있는 기능 회로(50)가 가지는 회로와는 백업 데이터를 송수신하지 않는 구성으로 할 수 있다.
도 30의 (B)는 도 30의 (A)에서 설명한 구성에 대응하는 단면 모식도이다. 예를 들어 기능 회로(50)가 가지는 회로와, 백업 데이터를 송수신하는 백업 회로(82M) 사이에 층(20)과 층(30)을 전기적으로 접속하기 위한 배선(97)을 제공함으로써, 층(20)에 있는 트랜지스터(94M)와 층(30)에 있는 트랜지스터(95M) 및 용량 소자(96M)를 전기적으로 접속할 수 있다.
한편, 기능 회로(50)가 가지는 회로와, 백업 데이터를 송수신하는 백업 회로(82F) 사이에는 층(20)과 층(30)을 전기적으로 접속하기 위한 배선(97)을 제공하지 않는다. 상기 구성으로 함으로써 층(20)에 있는 트랜지스터(94M)와 층(30)에 있는 트랜지스터(95M) 및 용량 소자(96M)는 전기적으로 접속되지 않는다. 기능 회로(50)가 가지는 회로에 전기적으로 접속되지 않는 백업 회로(82F)는 각 단자를 전기적으로 부유 상태로 하여도 좋고, 고정 전위가 공급되는 배선에 접속되는 구성으로 하여도 좋다.
도 30의 (A) 및 (B)를 사용하여 설명한 바와 같이, 층(20)에 있는 기능 회로(50)가 가지는 회로와 층(30)에 있는 백업 회로(82)의 전기적인 접속을 선택할 수 있는 구성으로 함으로써, 데이터를 연산 처리하는 기능 회로(50)의 층(20) 내에서 배치 변경이 있어도, 배선층의 레이아웃을 변경하기만 하면 데이터의 백업을 수행하는 백업 회로와의 접속을 확보할 수 있다.
도 28에 나타낸 표시 장치(10)의 변형예를 도 31에 나타내었다. 도 31에 나타낸 표시 장치(10)는 착색층(736)이 제공되어 있다는 점에서 도 28에 나타낸 표시 장치(10)와 상이하다. 또한 착색층(736)은 발광 소자(70)와 중첩되는 영역을 가지도록 제공되어 있다. 착색층(736)을 제공함으로써, 발광 소자(70)로부터 추출되는 광의 색 순도를 높일 수 있다. 이로써 표시 장치(10)에 고품질의 화상을 표시할 수 있다. 또한 표시 장치(10)에 있어서 예를 들어 모든 발광 소자(70)를 백색광을 발하는 발광 소자로 할 수 있기 때문에, EL층(786)을 개별 화소 방식으로 형성하지 않아도 되고 표시 장치(10)의 정세도를 높일 수 있다.
발광 소자(70)는 미소 광공진기(마이크로캐비티) 구조를 가질 수 있다. 이로써, 착색층을 제공하지 않아도 소정의 색의 광(예를 들어 RGB)을 추출할 수 있으므로 표시 장치(10)는 컬러 표시를 수행할 수 있다. 착색층을 제공하지 않는 구성으로 함으로써, 착색층에 의한 광의 흡수를 억제할 수 있다. 이로써 표시 장치(10)는 고휘도의 화상을 표시할 수 있고, 또한 표시 장치(10)의 소비 전력을 저감할 수 있다. 또한 EL층(786)을 화소마다 섬 형상 또는 화소 열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 화소 방식으로 형성하는 경우에도, 착색층을 제공하지 않는 구성으로 할 수 있다. 또한 표시 장치(10)의 휘도로서는 예를 들어 500cd/m2 이상, 바람직하게는 1000cd/m2 이상 10000cd/m2　이하, 더 바람직하게는 2000cd/m2 이상 5000cd/m2 이하로 할 수 있다.
도 28 및 도 31에서는 트랜지스터(441) 및 트랜지스터(601)를 기판(701)의 내부에 채널 형성 영역이 형성되도록 제공하고, 트랜지스터(441) 및 트랜지스터(601) 위에 적층하여 OS 트랜지스터를 제공하는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 31의 변형예를 도 32에 나타내었다. 도 32에 나타낸 표시 장치(10)는 트랜지스터(441) 및 트랜지스터(601) 대신에 OS 트랜지스터인 트랜지스터(602) 및 트랜지스터(603)를 가지는 점에서 도 31에 나타낸 표시 장치(10)와 주로 다르다. 또한 트랜지스터(750)로서는 OS 트랜지스터를 사용할 수 있다. 즉, 도 32에 나타낸 표시 장치(10)에서는 OS 트랜지스터가 적층되어 제공된다.
기판(701) 위에는 절연체(613) 및 절연체(614)가 제공되고, 절연체(614) 위에는 트랜지스터(602) 및 트랜지스터(603)가 제공된다. 또한 기판(701)과 절연체(613) 사이에 트랜지스터 등이 제공되어도 좋다. 예를 들어 기판(701)과 절연체(613) 사이에 도 31에 나타낸 트랜지스터(441) 및 트랜지스터(601)와 같은 구성의 트랜지스터를 제공하여도 좋다.
트랜지스터(602) 및 트랜지스터(603)는 실시형태 1에서 설명한 층(20)에 제공되는 트랜지스터로 할 수 있다.
트랜지스터(602) 및 트랜지스터(603)는 트랜지스터(750)와 같은 구성의 트랜지스터로 할 수 있다. 또한 트랜지스터(602) 및 트랜지스터(603)를 트랜지스터(750)와 다른 구성의 OS 트랜지스터로 하여도 좋다.
절연체(614) 위에는 트랜지스터(602) 및 트랜지스터(603) 이외에, 절연체(616), 절연체(622), 절연체(624), 절연체(654), 절연체(680), 절연체(674), 및 절연체(681)가 제공된다. 절연체(654) 내, 절연체(680) 내, 절연체(674) 내, 및 절연체(681) 내에 도전체(461)가 매립되어 있다. 여기서 도전체(461)의 상면의 높이와 절연체(681)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(461) 위 및 절연체(681) 위에 절연체(501)가 제공된다. 절연체(501) 내에 도전체(463)가 매립되어 있다. 여기서 도전체(463)의 상면의 높이와 절연체(501)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(463) 위 및 절연체(501) 위에 절연체(421) 및 절연체(214)가 제공된다. 절연체(421) 내 및 절연체(214) 내에 도전체(453)가 매립되어 있다. 여기서 도전체(453)의 상면의 높이와 절연체(214)의 상면의 높이는 같은 정도로 할 수 있다.
도 32에 나타낸 바와 같이, 트랜지스터(602)의 소스 및 드레인 중 한쪽은 도전체(461), 도전체(463), 도전체(453), 도전체(455), 도전체(305), 도전체(317), 도전체(337), 도전체(347), 도전체(353), 도전체(355), 도전체(357), 접속 전극(760), 및 이방성 도전체(780)를 통하여 FPC(716)와 전기적으로 접속된다.
절연체(613), 절연체(614), 절연체(680), 절연체(674), 절연체(681), 및 절연체(501)는 층간막으로서의 기능을 가지고, 각각의 아래쪽의 요철 형상을 피복하는 평탄화막으로서의 기능을 가져도 좋다.
표시 장치(10)를 도 32에 나타낸 구성으로 함으로써, 표시 장치(10)를 슬림 베젤화, 소형화시키면서, 표시 장치(10)가 가지는 트랜지스터를 모두 OS 트랜지스터로 할 수 있다. 이로써, 예를 들어 실시형태 1에서 설명한 층(20)에 제공되는 트랜지스터와 층(30)에 제공되는 트랜지스터를 동일한 장치를 사용하여 제작할 수 있다. 따라서 표시 장치(10)의 제작 비용을 삭감할 수 있어 표시 장치(10)를 저렴하게 할 수 있다.
도 33은 표시 장치(10)의 구성예를 나타낸 단면도이다. 트랜지스터(750)를 가지는 층과 트랜지스터(601) 및 트랜지스터(441)를 가지는 층 사이에, 트랜지스터(800)를 가지는 층을 가지는 점에서, 도 31에 나타낸 표시 장치(10)와 주로 다르다.
도 33의 구성에서는 실시형태 1에서 설명한 층(20)을 트랜지스터(601) 및 트랜지스터(441)를 가지는 층과 트랜지스터(800)를 가지는 층으로 구성할 수 있다. 트랜지스터(750)는 실시형태 1에서 설명한 층(30)에 제공되는 트랜지스터로 할 수 있다.
도전체(451) 위 및 절연체(411) 위에 절연체(821) 및 절연체(814)가 제공된다. 절연체(821) 내 및 절연체(814) 내에 도전체(853)가 매립되어 있다. 여기서 도전체(853)의 상면의 높이와 절연체(814)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(853) 위 및 절연체(814) 위에 절연체(816)가 제공된다. 절연체(816) 내에 도전체(855)가 매립되어 있다. 여기서 도전체(855)의 상면의 높이와 절연체(816)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(855) 위 및 절연체(816) 위에 절연체(822), 절연체(824), 절연체(854), 절연체(880), 절연체(874), 및 절연체(881)가 제공된다. 절연체(822) 내, 절연체(824) 내, 절연체(854) 내, 절연체(880) 내, 절연체(874) 내, 및 절연체(881) 내에 도전체(805)가 매립되어 있다. 여기서 도전체(805)의 상면의 높이와 절연체(881)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(817) 위 및 절연체(881) 위에 절연체(421) 및 절연체(214)가 제공된다.
도 33에 나타낸 바와 같이, 트랜지스터(441)의 소스 영역 및 드레인 영역 중 다른 쪽으로서의 기능을 가지는 저저항 영역(449b)은 도전체(451), 도전체(853), 도전체(855), 도전체(805), 도전체(817), 도전체(453), 도전체(455), 도전체(305), 도전체(317), 도전체(337), 도전체(347), 도전체(353), 도전체(355), 도전체(357), 접속 전극(760), 및 이방성 도전체(780)를 통하여 FPC(716)와 전기적으로 접속된다.
절연체(814) 위에는 트랜지스터(800)가 제공된다. 트랜지스터(800)는 실시형태 1에서 설명한 층(20)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(800)는 OS 트랜지스터로 하는 것이 바람직하다. 예를 들어 트랜지스터(800)는 백업 회로(82)에 제공되는 트랜지스터로 할 수 있다.
절연체(854) 내, 절연체(880) 내, 절연체(874) 내, 및 절연체(881) 내에 도전체(801a) 및 도전체(801b)가 매립되어 있다. 도전체(801a)는 트랜지스터(800)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 도전체(801b)는 트랜지스터(800)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 여기서 도전체(801a) 및 도전체(801b)의 상면의 높이와 절연체(881)의 상면의 높이는 같은 정도로 할 수 있다.
트랜지스터(750)는 실시형태 1에서 설명한 층(30)에 제공되는 트랜지스터로 할 수 있다. 예를 들어 트랜지스터(750)는 화소 회로(62)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(750)는 OS 트랜지스터로 하는 것이 바람직하다.
절연체(405), 절연체(407), 절연체(409), 절연체(411), 절연체(821), 절연체(814), 절연체(880), 절연체(874), 절연체(881), 절연체(421), 절연체(214), 절연체(280), 절연체(274), 절연체(281), 절연체(361), 및 절연체(363)는 층간막으로서의 기능을 가지고, 각각의 아래쪽의 요철 형상을 피복하는 평탄화막으로서의 기능을 가져도 좋다.
도 33에서 도전체(801a), 도전체(801b), 및 도전체(805)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(811), 도전체(813), 및 도전체(817)가 동일한 층에 형성되는 예를 나타내었다.
도 34는 표시 장치(10)의 구성예를 나타낸 단면도이다. 트랜지스터(750)를 가지는 층을 생략한 점에서 도 31에 나타낸 표시 장치(10)와 주로 다르다.
도 34의 구성에서는 OS 트랜지스터인 트랜지스터(750)에 상당하는 트랜지스터로서, 실시형태 1에서 설명한 층(20)에 있는 Si 트랜지스터, 예를 들어 트랜지스터(601)를 사용할 수 있다. 트랜지스터(601)는 오프 전류가 작은 트랜지스터로서 사용되기 때문에 트랜지스터(441)보다 채널 길이를 길게 하는 것이 바람직하다.
또한 도 34의 구성에서는, OS 트랜지스터인 트랜지스터(750)를 가지는 층 이외에, 도전체가 배선으로서 기능하는 층도 생략하였다. 트랜지스터(601) 및 트랜지스터(441)의 Si 트랜지스터를 가지는 층과 발광 소자(70)를 가지는 층 사이에는 도전체가 배선으로서 기능하는 층을 복수로 가져도 좋다. 이 구성으로 함으로써, 표시부 및 상기 표시부의 아래층에 있는 트랜지스터 등의 소자의 레이아웃 자유도를 높일 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태인 표시 장치에 사용할 수 있는 트랜지스터 및 발광 소자(발광 디바이스)에 대하여 설명한다.
<트랜지스터의 구성예>
도 35의 (A), (B), 및 (C)는 본 발명의 일 형태인 표시 장치에 사용할 수 있는 트랜지스터(200A) 및 트랜지스터(200A) 주변의 상면도 및 단면도이다. 본 발명의 일 형태의 표시 장치에 트랜지스터(200A)를 적용할 수 있다.
도 35의 (A)는 트랜지스터(200A)의 상면도이다. 또한 도 35의 (B) 및 (C)는 트랜지스터(200A)의 단면도이다. 여기서, 도 35의 (B)는 도 35의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 길이 방향의 단면도이기도 하다. 또한 도 35의 (C)는 도 35의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 폭 방향의 단면도이기도 하다. 또한 도 35의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
도 35에 나타낸 바와 같이, 트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치된 금속 산화물(230a), 금속 산화물(230a) 위에 배치된 금속 산화물(230b), 금속 산화물(230b) 위에 서로 이격되어 배치된 도전체(242a) 및 도전체(242b), 도전체(242a) 및 도전체(242b) 위에 배치되며 도전체(242a)와 도전체(242b) 사이에 개구가 형성된 절연체(280), 개구 내에 배치된 도전체(260), 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 절연체(280)와 도전체(260) 사이에 배치된 절연체(250), 그리고 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 절연체(280)와 절연체(250) 사이에 배치된 금속 산화물(230c)을 가진다. 여기서 도 35의 (B) 및 (C)에 나타낸 바와 같이, 도전체(260)의 상면은 절연체(250), 절연체(254), 금속 산화물(230c), 및 절연체(280)의 상면과 대략 일치하는 것이 바람직하다. 또한 이하에서는 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)을 통틀어 금속 산화물(230)이라고 하는 경우가 있다. 또한 도전체(242a) 및 도전체(242b)를 통틀어 도전체(242)라고 하는 경우가 있다.
도 35에 나타낸 트랜지스터(200A)에서는, 도전체(242a) 및 도전체(242b)의 도전체(260) 측의 측면이 실질적으로 수직인 형상을 가진다. 또한 도 35에 나타낸 트랜지스터(200A)는 이에 한정되지 않고, 도전체(242a) 및 도전체(242b)의 측면과 저면이 이루는 각을 10° 이상 80° 이하, 바람직하게는 30° 이상 60° 이하로 하여도 좋다. 또한 도전체(242a) 및 도전체(242b)의 대향되는 측면이 복수의 면을 가져도 좋다.
도 35에 나타낸 바와 같이, 절연체(224), 금속 산화물(230a), 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 금속 산화물(230c)과 절연체(280) 사이에 절연체(254)가 배치되는 것이 바람직하다. 여기서, 절연체(254)는 도 35의 (B) 및 (C)에 나타낸 바와 같이, 금속 산화물(230c)의 측면, 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 금속 산화물(230a) 및 금속 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다.
또한 트랜지스터(200A)에서는 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)과 그 근방에 있어서 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 3층을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 금속 산화물(230b)과 금속 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조로 하여도 좋다. 또한 트랜지스터(200A)에서는 도전체(260)를 2층의 적층 구조로 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(260)는 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 각각이 2층 이상의 적층 구조를 가져도 좋다.
예를 들어 금속 산화물(230c)이 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물로 이루어지는 적층 구조를 가지는 경우, 제 1 금속 산화물은 금속 산화물(230b)과 같은 조성을 가지고, 제 2 금속 산화물은 금속 산화물(230a)과 같은 조성을 가지는 것이 바람직하다.
여기서, 도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이 도전체(260)는 절연체(280)의 개구 및 도전체(242a)와 도전체(242b)에 끼워진 영역에 매립되도록 형성된다. 여기서 도전체(260), 도전체(242a), 및 도전체(242b)의 배치는 절연체(280)의 개구에 대하여 자기 정합(自己整合)적으로 선택된다. 즉 트랜지스터(200A)에서 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서 도전체(260)를 위치 얼라인먼트의 마진을 제공하지 않고 형성할 수 있기 때문에, 트랜지스터(200A)의 점유 면적의 축소를 도모할 수 있다. 이로써 정세도가 높은 표시 장치로 할 수 있다. 또한 표시 장치를 슬림 베젤로 할 수 있다.
도 35에 나타낸 바와 같이, 도전체(260)는 절연체(250)의 내측에 제공된 도전체(260a)와, 도전체(260a)의 내측에 매립되도록 제공된 도전체(260b)를 가지는 것이 바람직하다.
트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치된 절연체(214), 절연체(214) 위에 배치된 절연체(216), 절연체(216)에 매립되도록 배치된 도전체(205), 절연체(216)와 도전체(205) 위에 배치된 절연체(222), 및 절연체(222) 위에 배치된 절연체(224)를 가지는 것이 바람직하다. 절연체(224) 위에 금속 산화물(230a)이 배치되는 것이 바람직하다.
트랜지스터(200A) 위에 층간막으로서 기능하는 절연체(274) 및 절연체(281)가 배치되는 것이 바람직하다. 여기서 절연체(274)는 도전체(260), 절연체(250), 절연체(254), 금속 산화물(230c), 및 절연체(280)의 상면에 접하여 배치되는 것이 바람직하다.
절연체(222), 절연체(254), 및 절연체(274)는 수소(예를 들어 수소 원자, 수소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222), 절연체(254), 및 절연체(274)는 절연체(224), 절연체(250), 및 절연체(280)보다 수소 투과성이 낮은 것이 바람직하다. 또한 절연체(222) 및 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222) 및 절연체(254)는 절연체(224), 절연체(250), 및 절연체(280)보다 산소 투과성이 낮은 것이 바람직하다.
여기서 절연체(224), 금속 산화물(230), 및 절연체(250)는 절연체(254) 및 절연체(274)에 의하여 절연체(280) 및 절연체(281)와 이격되어 있다. 그러므로 절연체(224), 금속 산화물(230), 및 절연체(250)에, 절연체(280) 및 절연체(281)에 포함되는 수소 등의 불순물 또는 과잉한 산소가 절연체(224), 금속 산화물(230a), 금속 산화물(230b), 및 절연체(250)에 혼입되는 것을 억제할 수 있다.
트랜지스터(200A)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))가 제공되는 것이 바람직하다. 또한 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다. 즉 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)의 개구의 내벽에 접하여 절연체(241)가 제공된다. 또한 절연체(241)의 측면에 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공되는 구성으로 하여도 좋다. 여기서 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200A)에서는 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(240)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 붙여 구별하는 경우가 있다.
트랜지스터(200A)는 채널 형성 영역을 포함하는 금속 산화물(230)(금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어 금속 산화물(230)의 채널 형성 영역이 되는 금속 산화물로서, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 금속 산화물을 사용하는 것이 바람직하다.
상기 금속 산화물로서, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 또한 이들에 더하여 원소 M이 포함되는 것이 바람직하다. 원소 M으로서 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 주석(Sn), 붕소(B), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 마그네슘(Mg), 및 코발트(Co) 중 하나 이상을 사용할 수 있다. 특히 원소 M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 및 주석(Sn) 중 하나 이상으로 하는 것이 바람직하다. 또한 원소 M은 Ga 및 Sn 중 어느 한쪽 또는 양쪽을 포함하는 것이 더 바람직하다.
또한 도 35의 (B)에 나타낸 바와 같이, 금속 산화물(230b)은 도전체(242)와 중첩되지 않는 영역의 막 두께가 도전체(242)와 중첩되는 영역의 막 두께보다 얇아지는 경우가 있다. 이는 도전체(242a) 및 도전체(242b)를 형성할 때, 금속 산화물(230b)의 상면의 일부를 제거함으로써 형성된다. 금속 산화물(230b)의 상면에서는, 도전체(242)가 되는 도전막을 형성하였을 때 상기 도전막과의 계면 근방에 저항이 낮은 영역이 형성되는 경우가 있다. 이와 같이 금속 산화물(230b)의 상면의 도전체(242a)와 도전체(242b) 사이에 위치하는 저항이 낮은 영역을 제거함으로써, 상기 영역에 채널이 형성되는 것을 방지할 수 있다.
본 발명의 일 형태에 의하여 크기가 작은 트랜지스터를 가지고 정세도가 높은 표시 장치를 제공할 수 있다. 또는 온 전류가 큰 트랜지스터를 가지고 휘도가 높은 표시 장치를 제공할 수 있다. 또는 동작이 빠른 트랜지스터를 가지고 동작이 빠른 표시 장치를 제공할 수 있다. 또는 전기 특성이 안정된 트랜지스터를 가지고 신뢰성이 높은 표시 장치를 제공할 수 있다. 또는 오프 전류가 작은 트랜지스터를 가지고 소비 전력이 낮은 표시 장치를 제공할 수 있다.
본 발명의 일 형태인 표시 장치에 사용할 수 있는 트랜지스터(200A)의 자세한 구성에 대하여 설명한다.
도전체(205)는 금속 산화물(230) 및 도전체(260)와 중첩되는 영역을 가지도록 배치된다. 또한 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다.
도전체(205)는 도전체(205a), 도전체(205b), 및 도전체(205c)를 가진다. 도전체(205a)는 절연체(216)에 제공된 개구의 저면 및 측벽에 접하여 제공된다. 도전체(205b)는 도전체(205a)에 형성된 오목부에 매립되도록 제공된다. 여기서, 도전체(205b)의 상면은 도전체(205a)의 상면 및 절연체(216)의 상면보다 낮아진다. 도전체(205c)는 도전체(205b)의 상면 및 도전체(205a)의 측면에 접하여 제공된다. 여기서 도전체(205c)의 상면의 높이는 도전체(205a)의 상면의 높이 및 절연체(216)의 상면의 높이와 대략 일치한다. 즉 도전체(205b)는 도전체(205a) 및 도전체(205c)로 감싸이는 구성이다.
도전체(205a) 및 도전체(205c)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(205a) 및 도전체(205c)에 수소의 확산을 저감하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(205b)에 포함되는 수소 등의 불순물이 절연체(224) 등을 통하여 금속 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 도전체(205a) 및 도전체(205c)에 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 사용함으로써, 도전체(205b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205a)로서는 상기 도전성 재료를 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(205a)에는 질화 타이타늄을 사용하면 좋다.
또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(205b)에는 텅스텐을 사용하면 좋다.
여기서 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200A)의 Vth를 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200A)의 Vth를 0V보다 크게 하여 오프 전류를 작게 할 수 있게 된다. 따라서 도전체(205)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다, 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
도전체(205)는 금속 산화물(230)에서의 채널 형성 영역보다 크게 제공하는 것이 좋다. 특히 도 35의 (C)에 나타낸 바와 같이, 도전체(205)는 금속 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉 금속 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)가 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 금속 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
도 35의 (C)에 나타낸 바와 같이, 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다.
절연체(214)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(214)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(214)로서 산화 알루미늄 또는 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
층간막으로서 기능하는 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(280), 및 절연체(281)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서 금속 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소를 이탈시키는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 금속 산화물(230)에 접하여 제공함으로써, 금속 산화물(230) 내의 산소 결손을 저감하고, 트랜지스터(200A)의 신뢰성을 향상시킬 수 있다.
구체적으로는 절연체(224)로서 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
도 35의 (C)에 나타낸 바와 같이, 절연체(224)에서 절연체(254)와 중첩되지 않으며 금속 산화물(230b)과 중첩되지 않는 영역의 막 두께는 이 외의 영역의 막 두께보다 얇아지는 경우가 있다. 절연체(224)에서 절연체(254)와 중첩되지 않으며 금속 산화물(230b)과 중첩되지 않는 영역의 막 두께는 상기 산소를 충분히 확산시킬 수 있는 막 두께인 것이 바람직하다.
절연체(222)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(222)는 수소의 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)에 의하여 절연체(224), 금속 산화물(230), 및 절연체(250) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200A)로 침입하는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 산소의 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222)가 산소 또는 불순물의 확산을 억제하는 기능을 가짐으로써, 금속 산화물(230)에 포함되는 산소가 기판 측으로 확산되는 것을 저감할 수 있어 바람직하다. 또한 도전체(205)가 절연체(224) 또는 금속 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 금속 산화물(230)로부터의 산소의 방출 또는 트랜지스터(200A)의 주변부로부터 금속 산화물(230)에 대한 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
절연체(222)는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생되는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조로 하여도 좋다. 예를 들어 절연체(222) 아래에 절연체(224)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
금속 산화물(230)은 금속 산화물(230a), 금속 산화물(230a) 위의 금속 산화물(230b), 및 금속 산화물(230b) 위의 금속 산화물(230c)을 가진다. 금속 산화물(230b) 아래에 금속 산화물(230a)을 가짐으로써, 금속 산화물(230a)보다 아래쪽에 형성된 구조물로부터 금속 산화물(230b)에 대한 불순물의 확산을 억제할 수 있다. 또한 금속 산화물(230b) 위에 금속 산화물(230c)을 가짐으로써, 금속 산화물(230c)보다 위쪽에 형성된 구조물로부터 금속 산화물(230b)에 대한 불순물의 확산을 억제할 수 있다.
또한 금속 산화물(230)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 예를 들어, 금속 산화물(230)이 적어도 인듐(In)과 원소 M을 포함하는 경우, 금속 산화물(230a)을 구성하는 원소 전체의 원자 수에 대한, 금속 산화물(230a)에 포함되는 원소 M의 원자 수의 비율은 금속 산화물(230b)을 구성하는 원소 전체의 원자 수에 대한, 금속 산화물(230b)에 포함되는 원소 M의 원자 수의 비율보다 높은 것이 바람직하다. 또한 금속 산화물(230a)에 포함되는 원소 M의 In에 대한 원자수비는 금속 산화물(230b)에 포함되는 원소 M의 In에 대한 원자수비보다 큰 것이 바람직하다. 여기서 금속 산화물(230c)은 금속 산화물(230a) 또는 금속 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
금속 산화물(230a) 및 금속 산화물(230c)의 전도대 하단의 에너지가 금속 산화물(230b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 환언하면, 금속 산화물(230a) 및 금속 산화물(230c)의 전자 친화력이 금속 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 금속 산화물(230c)로서는 금속 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는 금속 산화물(230c)을 구성하는 원소 전체의 원자 수에 대한, 금속 산화물(230c)에 포함되는 원소 M의 원자 수의 비율은 금속 산화물(230b)을 구성하는 원소 전체의 원자 수에 대한, 금속 산화물(230b)에 포함되는 원소 M의 원자 수의 비율보다 높은 것이 바람직하다. 또한 금속 산화물(230c)에 포함되는 원소 M의 In에 대한 원자수비는 금속 산화물(230b)에 포함되는 원소 M의 In에 대한 원자수비보다 큰 것이 바람직하다.
여기서 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 접합부에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수 있다. 이와 같이 하기 위해서는 금속 산화물(230a)과 금속 산화물(230b)의 계면 및 금속 산화물(230b)과 금속 산화물(230c)의 계면에 있어서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는 금속 산화물(230a)과 금속 산화물(230b), 금속 산화물(230b)과 금속 산화물(230c)이 산소 이외에 공통되는 원소를 포함함으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 금속 산화물(230b)이 In-Ga-Zn 산화물인 경우, 금속 산화물(230a) 및 금속 산화물(230c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 및 산화 갈륨 등을 사용하여도 좋다. 또한 금속 산화물(230c)을 적층 구조로 하여도 좋다. 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 환언하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 금속 산화물(230c)로서 사용하여도 좋다.
구체적으로는 금속 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230b)로서 In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 금속 산화물(230b)이다. 금속 산화물(230a), 금속 산화물(230c)을 상술한 구성으로 함으로써, 금속 산화물(230a)과 금속 산화물(230b)의 계면 및 금속 산화물(230b)과 금속 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200A)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 금속 산화물(230c)을 적층 구조로 한 경우, 상술한 금속 산화물(230b)과 금속 산화물(230c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 금속 산화물(230c)에 포함되는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는, 금속 산화물(230c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 배치하기 때문에 절연체(250) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 확산되면 트랜지스터의 특성 불량이 된다. 따라서 금속 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있게 된다.
금속 산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)로서, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 그리고 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 그리고 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
금속 산화물(230)과 접하도록 상기 도전체(242)를 제공하면 금속 산화물(230)의 도전체(242) 근방에서 산소 농도가 저감하는 경우가 있다. 또한 금속 산화물(230)의 도전체(242) 근방에서 도전체(242)에 포함되는 금속과 금속 산화물(230)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 금속 산화물(230)의 도전체(242) 근방의 영역에서 캐리어 밀도가 증가하여 상기 영역은 저저항 영역이 된다.
여기서 도전체(242a)와 도전체(242b) 사이의 영역은 절연체(280)의 개구에 중첩되어 형성된다. 이에 의하여 도전체(242a)와 도전체(242b) 사이에 도전체(260)를 자기 정합적으로 배치할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 금속 산화물(230c)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)에 대한 산소 확산을 억제하는 것이 바람직하다. 이로써, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서 절연체(250)에 산화 실리콘 또는 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물은 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
도전체(260)는 도 35에서는 2층 구조로 나타내었지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전체(260a)는 상술한 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(260)는 배선으로서도 기능하기 때문에 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
도 35의 (A) 및 (C)에 나타낸 바와 같이, 금속 산화물(230b)의 도전체(242)와 중첩되지 않는 영역, 환언하면 금속 산화물(230)의 채널 형성 영역에서 금속 산화물(230)은 측면이 도전체(260)로 덮이도록 배치되어 있다. 이로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계를 금속 산화물(230)의 측면에 작용시키기 쉬워진다. 따라서 트랜지스터(200A)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다.
절연체(254)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(254)는 수소의 투과성이 절연체(224)보다 낮은 것이 바람직하다. 또한 도 35의 (B) 및 (C)에 나타낸 바와 같이, 절연체(254)는 금속 산화물(230c)의 측면, 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 금속 산화물(230a) 및 금속 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)에 포함되는 수소가 도전체(242a), 도전체(242b), 금속 산화물(230a), 금속 산화물(230b), 및 절연체(224)의 상면 또는 측면으로부터 금속 산화물(230)로 침입하는 것을 억제할 수 있다.
또한 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(254)는 산소 투과성이 절연체(280) 또는 절연체(224)보다 낮은 것이 바람직하다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를 산소를 포함한 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)의 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써, 상기 영역으로부터 절연체(224)를 통하여 금속 산화물(230) 내에 산소를 공급할 수 있다. 여기서, 절연체(254)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이와 같이 하여 금속 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 금속 산화물(230)의 산소 결손을 저감하여 트랜지스터의 노멀리 온화를 억제할 수 있다.
절연체(254)로서, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
수소에 대하여 배리어성을 가지는 절연체(254)로 절연체(224), 절연체(250), 및 금속 산화물(230)을 덮음으로써, 절연체(280)는 절연체(254)에 의하여 절연체(224), 금속 산화물(230), 및 절연체(250)와 이격되어 있다. 이로써, 트랜지스터(200A)의 외부로부터 수소 등의 불순물이 침입하는 것을 억제할 수 있기 때문에 트랜지스터(200A)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
절연체(280)는 절연체(254)를 개재하여 절연체(224), 금속 산화물(230), 및 도전체(242) 위에 제공된다. 예를 들어 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 가지는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
절연체(274)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(280)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(274)로서 예를 들어 절연체(214), 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로, 막 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 끼워 대향되어 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면의 높이는 절연체(281)의 상면과 동일 평면상으로 하여도 좋다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 내벽에 접하여 절연체(241a)가 제공되고, 그 측면에 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242a)가 위치하고, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로, 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 내벽에 접하여 절연체(241b)가 제공되고, 그 측면에 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242b)가 위치하고, 도전체(240b)가 도전체(242b)와 접한다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
도전체(240)를 적층 구조로 하는 경우, 금속 산화물(230a), 금속 산화물(230b), 도전체(242), 절연체(254), 절연체(280), 절연체(274), 절연체(281)와 접하는 도전체에는 상술한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료는 단층으로 또는 적층하여 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 억제할 수 있다. 또한 절연체(281)보다 위층으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 금속 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서, 예를 들어 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)에 접하여 제공되기 때문에, 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 금속 산화물(230)에 혼입되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 억제할 수 있다.
도시하지 않았지만, 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
<트랜지스터의 구성 재료>
트랜지스터에 사용할 수 있는 구성 재료에 대하여 설명한다.
[기판]
트랜지스터(200A)를 형성하는 기판으로서, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함한 기판, 금속의 산화물을 포함한 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
[절연체]
절연체로서, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생되는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
비유전율이 높은 절연체로서, 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
비유전율이 낮은 절연체로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
산화물 반도체를 사용한 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체(절연체(214), 절연체(222), 절연체(254), 및 절연체(274) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적인 것으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층하여 사용하면 좋다. 구체적으로는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
게이트 절연체로서 기능하는 절연체는 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘이 금속 산화물(230)과 접하는 구조로 함으로써, 금속 산화물(230)이 가지는 산소 결손을 보전할 수 있다.
[도전체]
도전체로서 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 그리고 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 그리고 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체인, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
상기 재료로 형성되는 도전체를 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 금속 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<발광 소자(70)의 구성예>
발광 소자(70)가 가지는 EL층(786)은 도 36의 (A)에 나타낸 바와 같이 층(4420), 발광층(4411), 층(4430) 등의 복수의 층으로 구성될 수 있다. 층(4420)은 예를 들어 전자 주입성이 높은 물질을 포함하는 층(전자 주입층) 및 전자 수송성이 높은 물질을 포함하는 층(전자 수송층) 등을 가질 수 있다. 발광층(4411)은 예를 들어 발광성 화합물을 포함한다. 층(4430)은 예를 들어 정공 주입성이 높은 물질을 포함하는 층(정공 주입층) 및 정공 수송성이 높은 물질을 포함하는 층(정공 수송층)을 가질 수 있다.
한 쌍의 전극 사이에 제공된 층(4420), 발광층(4411), 및 층(4430)을 가지는 구성은 하나의 발광 유닛으로서 기능할 수 있고, 본 명세서에서는 도 36의 (A)의 구성을 싱글 구조라고 부른다.
또한 도 36의 (B)에 나타낸 바와 같이, 층(4420)과 층(4430) 사이에 복수의 발광층(발광층(4411, 4412, 4413))이 제공된 구성도 싱글 구조의 베리에이션이다.
또한 도 36의 (C)에 나타낸 바와 같이, 복수의 발광 유닛(EL층(786a, 786b))이 중간층(전하 발생층)(4440)을 개재하여 직렬로 접속된 구성을 본 명세서에서는 탠덤 구조라고 부른다. 또한 본 명세서 등에서는, 도 36의 (C)에 나타낸 구성을 탠덤 구조라고 부르지만, 이에 한정되지 않고, 예를 들어 탠덤 구조를 스택(stack) 구조라고 불러도 좋다. 또한 탠덤 구조로 함으로써, 고휘도 발광이 가능한 발광 소자로 할 수 있다.
발광 소자(70)의 발광색은, EL층(786)을 구성하는 재료에 따라 적색, 녹색, 청색, 시안, 마젠타, 황색, 또는 백색 등으로 할 수 있다. 또한 발광 소자(70)에 마이크로캐비티 구조를 부여함으로써 색 순도를 더 높일 수 있다.
백색광을 발하는 발광 소자는 발광층에 2종류 이상의 발광 물질을 포함하는 구성으로 하는 것이 바람직하다. 백색 발광을 얻기 위해서는, 2개 이상의 발광 물질의 각 발광이 보색의 관계가 되는 발광 물질을 선택하면 좋다.
발광층에는, R(적색), G(녹색), B(청색), Y(황색), O(주황색) 등의 발광을 나타내는 발광 물질을 2개 이상 포함하는 것이 바람직하다. 또는 발광 물질을 2개 이상 포함하고, 각 발광 물질의 발광은 R, G, B 중 2개 이상의 색의 스펙트럼 성분을 포함하는 것이 바람직하다.
<발광 소자(70)의 형성 방법>
이하에서는, 화소 회로(62) 위에 제공되는 발광 소자(70)의 형성 방법에 대하여 설명한다.
도 37의 (A)에 본 발명의 일 형태의 발광 소자(70)의 상면 개략도를 나타내었다. 발광 소자(70)는 적색을 나타내는 발광 소자(70R), 녹색을 나타내는 발광 소자(70G), 및 청색을 나타내는 발광 소자(70B)를 각각 복수로 가진다. 도 37의 (A)에서는, 각 발광 소자의 구별을 용이하게 하기 위하여, 각 발광 소자의 발광 영역 내에 R, G, B의 부호를 부여하였다. 또한 도 37의 (A)에 나타낸 발광 소자(70)의 구성을 SBS(Side By Side) 구조라고 불러도 좋다. 또한 도 37의 (A)에서는 적색(R), 녹색(G), 및 청색(B)의 3개의 색을 가지는 구성을 예시하였지만, 이에 한정되지 않는다. 예를 들어 4개 이상의 색을 가지는 구성으로 하여도 좋다.
발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)는 각각 매트릭스상으로 배열되어 있다. 도 37의 (A)는 한쪽 방향으로 동일한 색의 발광 소자가 배열되는, 소위 스트라이프 배열을 나타낸 것이다. 또한 발광 소자의 배열 방법은 이에 한정되지 않고, 델타 배열, 지그재그 배열 등의 배열 방법을 적용하여도 좋고, 펜타일 배열을 사용할 수도 있다.
발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)로서는 OLED(Organic Light Emitting Diode) 또는 QLED(Quantum-dot Light Emitting Diode) 등의 유기 EL 디바이스를 사용하는 것이 바람직하다. EL 소자가 포함하는 발광 물질로서는, 형광을 발하는 물질(형광 재료), 인광을 발하는 물질(인광 재료), 무기 화합물(퀀텀닷 재료 등), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료) 등을 들 수 있다. 또한 TADF 재료로서는 단일항 여기 상태와 삼중항 여기 상태 사이가 열평형 상태에 있는 재료를 사용하여도 좋다. 이러한 TADF 재료는 발광 수명(들뜬 수명)이 짧아지기 때문에, 발광 소자의 고휘도 영역에서의 효율 저하를 억제할 수 있다.
도 37의 (B)는 도 37의 (A) 중의 일점쇄선 A1-A2에 대응하는 단면 개략도이다.
도 37의 (B)에는 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)의 단면을 나타내었다. 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)는 각각 기판(251) 위에 제공되고, 화소 전극으로서 기능하는 도전체(772) 및 공통 전극으로서 기능하는 도전체(788)를 가진다.
발광 소자(70R)는 화소 전극으로서 기능하는 도전체(772)와 공통 전극으로서 기능하는 도전체(788) 사이에 EL층(786R)을 가진다. EL층(786R)은 적어도 적색의 파장 영역에 피크를 가지는 광을 발하는 발광성 유기 화합물을 포함한다. 발광 소자(70G)가 가지는 EL층(786G)은 적어도 녹색의 파장 영역에 피크를 가지는 광을 발하는 발광성 유기 화합물을 포함한다. 발광 소자(70B)가 가지는 EL층(786B)은 적어도 청색의 파장 영역에 피크를 가지는 광을 발하는 발광성 유기 화합물을 포함한다.
EL층(786R), EL층(786G), 및 EL층(786B)은 각각 발광성 유기 화합물을 포함하는 층(발광층) 이외에, 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중 하나 이상을 가져도 좋다.
화소 전극으로서 기능하는 도전체(772)는 발광 소자마다 제공되어 있다. 또한 공통 전극으로서 기능하는 도전체(788)는 각 발광 소자에 공통되는 연속된 층으로서 제공되어 있다. 화소 전극으로서 기능하는 도전체(772)와 공통 전극으로서 기능하는 도전체(788) 중 어느 한쪽에 가시광에 대하여 투광성을 가지는 도전막을 사용하고, 다른 쪽에 반사성을 가지는 도전막을 사용한다. 화소 전극으로서 기능하는 도전체(772)에 투광성을 가지는 도전막을 사용하고, 공통 전극으로서 기능하는 도전체(788)에 반사성을 가지는 도전막을 사용함으로써 배면 발광형(보텀 이미션형)의 표시 장치로 할 수 있고, 반대로 화소 전극으로서 기능하는 도전체(772)에 반사성을 가지는 도전막을 사용하고, 공통 전극으로서 기능하는 도전체(788)에 투광성을 가지는 도전막을 사용함으로써 전면 발광형(톱 이미션형)의 표시 장치로 할 수 있다. 또한 화소 전극으로서 기능하는 도전체(772)와 공통 전극으로서 기능하는 도전체(788)의 양쪽에 투광성을 가지는 도전막을 사용함으로써, 양면 사출형(듀얼 이미션형)의 표시 장치로 할 수도 있다.
화소 전극으로서 기능하는 도전체(772)의 단부를 덮어 절연층(272)이 제공되어 있다. 절연층(272)의 단부는 테이퍼 형상인 것이 바람직하다.
EL층(786R), EL층(786G), 및 EL층(786B)은 각각 화소 전극으로서 기능하는 도전체(772)의 상면에 접하는 영역과, 절연층(272)의 표면에 접하는 영역을 가진다. 또한 EL층(786R), EL층(786G), 및 EL층(786B)의 단부는 절연층(272) 위에 위치한다.
도 37의 (B)에 나타낸 바와 같이, 상이한 색의 발광 소자 간에서, 2개의 EL층 사이에 틈이 제공되어 있다. 이와 같이, EL층(786R), EL층(786G), 및 EL층(786G)이 서로 접하지 않도록 제공되어 있는 것이 바람직하다. 이로써, 인접한 2개의 EL층을 통하여 전류가 흘러, 의도치 않은 발광이 발생되는 것(크로스토크라고도 함)을 적합하게 방지할 수 있다. 그러므로 콘트라스트를 높일 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다.
EL층(786R), EL층(786G), 및 EL층(786G)은 메탈 마스크 등의 섀도 마스크를 사용한 진공 증착법 등에 의하여 개별적으로 제작할 수 있다. 또는 포토리소그래피법으로 이들을 개별적으로 제작하여도 좋다. 포토리소그래피법을 사용함으로써, 메탈 마스크를 사용한 경우에는 실현이 어려운, 높은 정세도의 표시 장치를 실현할 수 있다.
또한 공통 전극으로서 기능하는 도전체(788) 위에는 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)를 덮어 보호층(271)이 제공되어 있다. 보호층(271)은 위쪽으로부터 각 발광 소자로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다.
보호층(271)으로서는, 예를 들어 적어도 무기 절연막을 포함하는 단층 구조 또는 적층 구조로 할 수 있다. 무기 절연막으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막 등의 산화물막 또는 질화물막을 들 수 있다. 또는 보호층(271)으로서 인듐 갈륨 산화물, 인듐 갈륨 아연 산화물 등의 반도체 재료를 사용하여도 좋다. 또한 보호층(271)은 ALD법, CVD법, 및 스퍼터링법을 사용하여 형성하면 좋다. 또한 보호층(271)으로서, 무기 절연막을 포함하는 구성을 예시하였지만 이에 한정되지 않는다. 예를 들어 보호층(271)은 무기 절연막과 유기 절연막의 적층 구조로 하여도 좋다.
도 37의 (C)에는 상기와 상이한 예를 나타내었다.
도 37의 (C)에서는 백색의 광을 나타내는 발광 소자(70W)를 가진다. 발광 소자(70W)는 화소 전극과 공통 전극으로서 기능하는 도전체(788) 사이에 백색의 광을 나타내는 EL층(786W)을 가진다.
EL층(786W)으로서는, 예를 들어 각각의 발광색이 보색 관계가 되도록 선택된 2개 이상의 발광층을 적층한 구성으로 할 수 있다. 또한 발광층 사이에 전하 발생층이 끼워진 적층형 EL층을 사용하여도 좋다.
도 37의 (C)에는 3개의 발광 소자(70W)를 배열한 구성을 나타내었다. 왼쪽의 발광 소자(70W)의 상부에는 착색층(264R)이 제공되어 있다. 착색층(264R)은 적색의 광을 투과시키는 밴드 패스 필터로서 기능한다. 마찬가지로, 중앙의 발광 소자(70W)의 상부에는 녹색의 광을 투과시키는 착색층(264G)이 제공되고, 오른쪽의 발광 소자(70W)의 상부에는 청색의 광을 투과시키는 착색층(264B)이 제공되어 있다. 이로써 표시 장치는 컬러 화상을 표시할 수 있다.
여기서, 인접한 2개의 발광 소자(70W) 사이에서 EL층(786W)과 공통 전극으로서 기능하는 도전체(788)가 각각 분리되어 있다. 이로써, 인접한 2개의 발광 소자(70W)에서 EL층(786W)을 통하여 전류가 흘러, 의도치 않은 발광이 발생되는 것을 적합하게 방지할 수 있다. 특히, EL층(786W)으로서 2개의 발광층 사이에 전하 발생층이 제공되는 적층형 EL 소자를 사용한 경우에는, 정세도가 높을수록, 즉 인접 화소 간의 거리가 작을수록, 크로스토크의 영향이 현저히 나타나고, 콘트라스트가 저하된다는 등의 문제가 생긴다. 그러므로, 이와 같은 구성으로 함으로써, 높은 정세도와 높은 콘트라스트를 겸비하는 표시 장치를 실현할 수 있다.
EL층(786W)과 공통 전극으로서 기능하는 도전체(788)는 포토리소그래피법으로 분리시키는 것이 바람직하다. 이로써 발광 소자 간의 간격을 좁힐 수 있기 때문에, 예를 들어 메탈 마스크 등의 섀도 마스크를 사용한 경우와 비교하여, 높은 개구율의 표시 장치를 실현할 수 있다.
또한 보텀 이미션형 발광 소자의 경우에는 화소 전극으로서 기능하는 도전체(772)와 기판(251) 사이에 착색층을 제공하면 좋다.
도 38의 (A)에는 상기와 다른 예를 나타내었다. 구체적으로는 도 38의 (A)는 발광 소자(70R)와, 발광 소자(70G)와, 발광 소자(70B) 사이에 절연층(272)이 제공되지 않은 구성이다. 이 구성으로 함으로써 개구율이 높은 표시 장치로 할 수 있다. 또한 보호층(271)이 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)의 측면을 덮는 구성이다. 이 구성으로 함으로써 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)의 측면으로부터 들어갈 수 있는 불순물(대표적으로는 물 등)을 억제할 수 있다. 또한 도 38의 (A)에 나타낸 구성에서는 도전체(772), EL층(786R), 및 도전체(788)의 상면 형상이 실질적으로 일치한다. 이러한 구조는 도전체(772), EL층(786R), 및 도전체(788)를 형성한 후에, 레지스트 마스크 등을 사용하여 일괄적으로 형성할 수 있다. 이러한 공정은 도전체(788)를 마스크로서 사용하여 EL층(786R) 및 도전체(788)를 가공하므로, 셀프 얼라인 패터닝이라고 부를 수도 있다. 또한 여기서는 발광 소자(70R)에 대하여 설명하였지만, 발광 소자(70G) 및 발광 소자(70B)에 대해서도 같은 구성으로 할 수 있다.
또한 도 38의 (A)에는 보호층(271) 위에 보호층(758)이 더 제공되는 구조를 나타내었다. 예를 들어 보호층(271)을 피복성이 높은 막의 성막이 가능한 장치(대표적으로는 ALD 장치 등)를 사용하여 형성하고, 보호층(758)을 보호층(271)보다 피복성이 낮은 막이 성막되는 장치(대표적으로는, 스퍼터링 장치 등)를 사용하여 형성함으로써, 보호층(271)과 보호층(758) 사이에 영역(759)을 제공할 수 있다. 또한 바꿔 말하면 영역(759)은 발광 소자(70R)와 발광 소자(70G) 사이 및 발광 소자(70G)와 발광 소자(70B) 사이에 위치한다.
또한 영역(759)은 예를 들어 공기, 질소, 산소, 이산화 탄소, 및 18족 원소(대표적으로는 헬륨, 네온, 아르곤, 제논, 크립톤 등)에서 선택되는 어느 하나 또는 복수를 포함한다. 또한 영역(759)에는 예를 들어 보호층(758) 성막 시에 사용하는 기체가 포함되는 경우가 있다. 예를 들어, 스퍼터링법으로 보호층(758)을 성막하는 경우, 영역(759)에는 상기 18족 원소 중 어느 하나 또는 복수가 포함되는 경우가 있다. 또한 영역(759)에 기체가 포함되는 경우, 가스 크로마토그래피법 등에 의하여 기체의 동정(同定) 등을 수행할 수 있다. 또는 스퍼터링법으로 보호층(758)을 성막하는 경우, 보호층(758)의 막 중에도 스퍼터링 시에 사용한 가스가 포함되는 경우가 있다. 이 경우, 보호층(758)을 에너지 분산형 X선 분석(EDX 분석) 등에 의하여 해석하였을 때, 아르곤 등의 원소가 검출되는 경우가 있다.
또한 영역(759)의 굴절률이 보호층(271)의 굴절률보다 낮은 경우, 발광 소자(70R), 발광 소자(70G), 또는 발광 소자(70B)로부터 발해지는 광이 보호층(271)과 영역(759)의 계면에서 반사된다. 이에 의하여, 발광 소자(70R), 발광 소자(70G), 또는 발광 소자(70B)로부터 발해지는 광이 인접한 화소에 입사하는 것을 억제할 수 있다. 이로써 상이한 색의 광이 혼색되는 것을 억제할 수 있기 때문에, 표시 장치의 화질을 높일 수 있다.
또한 도 38의 (A)에 나타낸 구성의 경우, 발광 소자(70R)와 발광 소자(70G) 사이의 영역 또는 발광 소자(70G)와 발광 소자(70B) 사이의 영역(이하에서는 단순히 발광 소자 간의 거리라고 함)을 좁힐 수 있다. 구체적으로는, 발광 소자 간의 거리를 1μm 이하, 바람직하게는 500nm 이하, 더 바람직하게는 200nm 이하, 100nm 이하, 90nm 이하, 70nm 이하, 50nm 이하, 30nm 이하, 20nm 이하, 15nm 이하, 또는 10nm로 할 수 있다. 바꿔 말하면, 발광 소자(70R)의 측면과 발광 소자(70G)의 측면의 간격 또는 발광 소자(70G)의 측면과 발광 소자(70B)의 측면의 간격이 1μm 이하인 영역을 가지고, 바람직하게는 0.5μm(500nm) 이하의 영역을 가지고, 더 바람직하게는 100nm 이하의 영역을 가진다.
또한 예를 들어 영역(759)이 공기를 포함하는 경우, 발광 소자 간을 소자 분리하면서 각 발광 소자로부터의 광의 혼색 또는 크로스토크 등을 억제할 수 있다.
또한 영역(759)은 유기 재료를 포함한 절연층 등을 가져도 좋다. 예를 들어 영역(759)에는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 이미드 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실리콘(silicone) 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등이 충전되어 있어도 좋다. 또한 영역(759)에는 감광성 수지가 충전되어 있어도 좋다. 감광성 수지로서는 포토레지스트를 사용하여도 좋다. 감광성 수지로서는 포지티브형 재료 또는 네거티브형 재료를 사용할 수 있다.
또한 영역(759)은 무기 재료를 포함한 절연층 등을 가져도 좋다. 상기 무기 재료로서는 예를 들어 산화 절연막, 질화 절연막, 산화질화 절연막, 및 질화산화 절연막 등의 무기 절연막을 사용할 수 있다. 또한 상기 무기 절연막은 단층 구조이어도 좋고 적층 구조이어도 좋다. 산화 절연막으로서는 산화 실리콘막, 산화 알루미늄막, 산화 마그네슘막, 인듐 갈륨 아연 산화물막, 산화 갈륨막, 산화 저마늄막, 산화 이트륨막, 산화 지르코늄막, 산화 란타넘막, 산화 네오디뮴막, 산화 하프늄막, 및 산화 탄탈럼막 등을 들 수 있다. 질화 절연막으로서는 질화 실리콘막 및 질화 알루미늄막 등을 들 수 있다. 산화질화 절연막으로서는 산화질화 실리콘막, 산화질화 알루미늄막 등을 들 수 있다. 질화산화 절연막으로서는 질화산화 실리콘막, 질화산화 알루미늄막 등을 들 수 있다.
또한 영역(759)은 상술한 무기 재료 및 유기 재료의 양쪽을 포함하는 것이 바람직하다. 예를 들어 영역(759)으로서는 산화 알루미늄막과, 상기 산화 알루미늄막 위의 포토레지스트의 적층 구조 등이 있다.
도 38의 (B)에는 상기와 다른 예를 나타내었다. 구체적으로는, 도 38의 (B)에 나타낸 구성은 도 38의 (A)에 나타낸 구성과 기판(251)의 구성이 상이하다. 기판(251)은 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)의 가공 시에 상면의 일부가 연삭되어 오목부를 가진다. 또한 상기 오목부에는 보호층(271)이 형성된다. 바꿔 말하면, 단면에서 보았을 때 도전체(772)의 하면보다 보호층(271)의 하면이 아래에 위치하는 영역을 가진다. 상기 영역을 가짐으로써, 아래쪽으로부터 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)에 들어갈 수 있는 불순물(대표적으로는 물 등)을 적합하게 억제할 수 있다. 또한 상기 오목부는 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)의 가공 시에 각 발광 소자의 측면에 부착될 수 있는 불순물(잔류물이라고도 함)을 웨트 에칭 등에 의하여 제거할 때 형성될 수 있다. 상기 잔류물을 제거한 후, 각 발광 소자의 측면을 보호층(271)으로 덮음으로써 신뢰성이 높은 표시 장치로 할 수 있다.
또한 도 38의 (C)에는 상기와 다른 예를 나타내었다. 구체적으로는, 도 38의 (C)에 나타낸 구성은 도 38의 (B)에 나타낸 구성에 더하여 절연층(776)과 마이크로렌즈 어레이(777)를 가진다. 절연층(776)은 접착층으로서의 기능을 가진다. 또한 절연층(776)의 굴절률이 마이크로렌즈 어레이(777)의 굴절률보다 낮은 경우, 마이크로렌즈 어레이(777)는 발광 소자(70R), 발광 소자(70G), 및 발광 소자(70B)로부터 발해지는 광을 집광할 수 있다. 이에 의하여, 표시 장치의 광 추출 효율을 높일 수 있다. 특히 사용자가 표시 장치의 표시면의 정면으로부터 상기 표시면을 보았을 때, 밝은 화상을 시인(視認)할 수 있으므로 적합하다. 또한 절연층(776)으로서는 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
또한 본 명세서 등에서, 메탈 마스크 또는 FMM(파인 메탈 마스크, 고정세(高精細) 메탈 마스크)을 사용하는 디바이스를 MM(메탈 마스크) 구조라고 부르는 경우가 있다. 또한 본 명세서 등에서, 메탈 마스크 또는 FMM을 사용하지 않는 디바이스를 MML(메탈 마스크리스) 구조라고 부르는 경우가 있다.
이상이 발광 소자에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하, 산화물 반도체라고도 함)에 대하여 설명한다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 39의 (A)를 사용하여 설명을 한다. 도 39의 (A)는 산화물 반도체, 대표적으로는 IGZO(In, Ga, 및 Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 39의 (A)에 나타낸 바와 같이, 산화물 반도체는 'Amorphous(무정형)', 'Crystalline(결정성)', 및 'Crystal(결정)'로 크게 분류된다. 또한 'Amorphous' 중에는 completely amorphous가 포함된다. 또한 'Crystalline' 중에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다. 또한 'Crystalline'의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 'Crystal' 중에는 single crystal 및 poly crystal이 포함된다.
또한 도 39의 (A)에 나타낸 굵은 테두리 내의 구조는 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이며, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정적인 'Amorphous(무정형)', 또는 'Crystal(결정)'과 전혀 상이한 구조라고 환언할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 39의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이후, 도 39의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 표기한다. 또한 도 39의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 39의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 39의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는, 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 39의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 하여 좌우 비대칭이다.
막 또는 기판의 결정 구조는 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 39의 (C)에 나타내었다. 도 39의 (C)는 전자선을 기판에 대하여 평행하게 입사하는 NBED에 의하여 관찰되는 회절 패턴이다. 또한 도 39의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 39의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
[산화물 반도체의 구조]
또한 산화물 반도체는 결정 구조에 주목한 경우, 도 39의 (A)와 상이한 분류가 되는 경우가 있다. 예를 들어, 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서 예를 들어, 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS의 자세한 내용에 대하여 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역이다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 및 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함한 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 포함한 층(이하, (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
예를 들어, CAAC-OS막의 전자선 회절 패턴에 있어서 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 상기 변형에 있어서 오각형, 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에 있어서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 간의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획됨으로써 트랜지스터의 온 전류의 저하 및 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생이 억제될 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등에 의하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물 또는 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 환언하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 또는 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(극미 전자선 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
[산화물 반도체의 구성]
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재하고, 상기 금속 원소를 포함한 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]으로 표기한다. 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는, 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크며, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크며, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉, 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 환언할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역이라고 환언할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, In을 주성분으로 하는 영역(제 1 영역)과 Ga를 주성분으로 하는 영역(제 2 영역)이 편재하고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 다른 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태에 따른 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 포함한 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더 바람직하게는 1×1011cm-3 이하, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물에는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소의 하나인 실리콘 또는 탄소가 포함되면 산화물 반도체에서 결함 준위가 형성된다. 그러므로, 산화물 반도체에서의 실리콘 또는 탄소의 농도와, 산화물 반도체의 계면 근방의 실리콘 또는 탄소의 농도(SIMS에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체에 있어서, 질소가 포함되면 캐리어인 전자가 생김으로써 캐리어 농도가 증가하여 n형화되기 쉽다. 그러므로 질소가 포함된 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서, SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태인 표시 장치를 가지는 표시부가 제공된 집적 회로(이하, 표시 IC라고도 함) 및 전자 기기에 대하여 설명한다.
도 40의 (A)는 본 발명의 일 형태의 표시 장치(10)를 가지는 표시 IC(100)의 사시도이다. 표시 IC(100)는 표시 장치(10)와 복수의 핀(101)을 가진다. 표시 IC는 핀(101) 이외에, 방열을 위한 히트 싱크 등을 가져도 좋다. 또한 핀(101)은 FPC이어도 좋다.
표시 IC(100)는 표시 장치(10)가 가지는 표시부(60)로부터 광(도면에서의 화살표)을 사출하여 화상이 시인되는 구성으로 할 수 있다.
도 40의 (B)는 표시 장치(10)의 층(20), 층(30), 및 발광 소자(70)의 구성을 모식적으로 도시한 사시도이다. OS 트랜지스터가 제공되는 층(30)은 상기 실시형태 1 등에서 설명한 바와 같이 화소(61)의 영역에 화소 회로(62R, 62G, 62B)에 더하여 백업 회로(82)를 가진다.
도 40의 (B)에 도시된 바와 같이 화소 회로(62R, 62G, 62B)와 함께 제공되는 백업 회로(82)는 RGB의 부화소에 대응하여 제공할 수 있다. 백업 회로(82)는 기능 회로(50) 또는 CPU(51) 등 층(20)에 제공되는 회로의 데이터를 OS 트랜지스터를 이용하여 유지할 수 있다. OS 트랜지스터가 제공되는 층(30)에 제공되는 메모리 회로(82B)는 층(30)에서 균일하게 배치될 수 있기 때문에, 백업 회로(82)를 치우쳐 배치하는 경우와 달리, 백업 회로(82)와 기능 회로(50) 또는 CPU(51)의 전기적인 접속을 용이하게 할 수 있다.
다음으로 상기 표시 IC를 가지는 전자 기기에 대하여 설명한다.
도 41의 (A)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 가지고, 수신한 화상 데이터 등에 대응하는 화상을 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)에 제공된 카메라로 사용자의 안구 또는 눈꺼풀의 움직임을 포착하여, 그 정보를 바탕으로 사용자의 시선의 좌표를 산출함으로써, 사용자의 시선을 입력 수단으로서 사용할 수 있다.
장착부(8201)에는 사용자에게 접촉되는 위치에 복수의 전극이 제공되어 있어도 좋다. 본체(8203)는 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써 사용자의 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극에 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한 사용자의 머리의 움직임 등을 검출하여, 표시부(8204)에 표시하는 화상을 그 움직임에 맞추어 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 IC를 적용할 수 있다. 이로써, 헤드 마운트 디스플레이(8200)의 소비 전력을 저감할 수 있기 때문에, 헤드 마운트 디스플레이(8200)를 장기간 연속적으로 사용할 수 있다. 또한 헤드 마운트 디스플레이(8200)의 소비 전력을 저감함으로써, 배터리(8206)를 소형화 및 경량화할 수 있기 때문에, 헤드 마운트 디스플레이(8200)를 소형화 및 경량화할 수 있다. 이로써 헤드 마운트 디스플레이(8200) 사용 시의 사용자의 부담을 줄임으로써, 상기 사용자가 피로를 느끼기 어렵게 할 수 있다.
도 41의 (B), (C), 및 (D)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 및 한 쌍의 렌즈(8305)를 가진다. 또한 하우징(8301)에는 배터리(8306)가 내장되어 있고, 배터리(8306)로부터 표시부(8302) 등에 전력을 공급할 수 있다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하는 것이 바람직하다. 표시부(8302)를 만곡시켜 배치함으로써, 사용자가 높은 현장감을 느낄 수 있다. 또한 본 실시형태에서는 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 수행하는 것도 가능해진다.
또한 표시부(8302)에 상기 표시 IC를 적용할 수 있다. 이로써, 헤드 마운트 디스플레이(8300)의 소비 전력을 저감할 수 있기 때문에, 헤드 마운트 디스플레이(8300)를 장기간 연속적으로 사용할 수 있다. 또한 헤드 마운트 디스플레이(8300)의 소비 전력을 저감함으로써, 배터리(8306)를 소형화 및 경량화할 수 있기 때문에, 헤드 마운트 디스플레이(8300)를 소형화 및 경량화할 수 있다. 이로써, 헤드 마운트 디스플레이(8300) 사용 시의 사용자의 부담을 줄임으로써, 상기 사용자가 피로를 느끼기 어렵게 할 수 있다.
다음으로, 도 41의 (A) 내지 (D)에 나타낸 전자 기기와 상이한 전자 기기의 일례를 도 42의 (A) 및 (B)에 나타내었다.
도 42의 (A) 및 (B)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 및 배터리(9009) 등을 가진다.
도 42의 (A) 및 (B)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한 도 42의 (A) 및 (B)에 나타낸 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한 도 42의 (A) 및 (B)에는 도시하지 않았지만, 전자 기기는 복수의 표시부를 가지는 구성으로 하여도 좋다. 또한 이 전자 기기에 카메라 등을 제공하여 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 42의 (A) 및 (B)에 나타낸 전자 기기의 자세한 내용에 대하여 이하에서 설명을 한다.
도 42의 (A)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 전화기, 수첩, 및 정보 열람 장치 등에서 선택된 하나 또는 복수의 기능을 가진다. 구체적으로는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 문자 또는 화상을 이의 복수의 면에 표시할 수 있다. 예를 들어 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001) 중 한 면에 표시할 수 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한 정보(9051)의 일례로서 전자 메일, SNS(소셜 네트워크 서비스), 또는 전화 등의 착신을 알리는 표시, 전자 메일 또는 SNS 등의 제목, 전자 메일 또는 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되어 있는 위치에 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
휴대 정보 단말기(9101)에 상기 표시 IC를 적용할 수 있다. 이로써, 휴대 정보 단말기(9101)의 소비 전력을 저감할 수 있기 때문에, 휴대 정보 단말기(9101)를 장기간 연속적으로 사용할 수 있다. 또한 휴대 정보 단말기(9101)의 소비 전력을 저감함으로써, 배터리(9009)를 소형화 및 경량화할 수 있기 때문에, 휴대 정보 단말기(9101)를 소형화 및 경량화할 수 있다. 이로써 휴대 정보 단말기(9101)의 휴대성을 높일 수 있다.
도 42의 (B)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 도 42의 (B)에서는 시각(9251), 조작 버튼(9252)(조작 아이콘 또는 단순히 아이콘이라고도 함), 및 콘텐츠(9253)를 표시부(9001)에 표시하는 예를 나타내었다. 콘텐츠(9253)는 예를 들어 동영상으로 할 수 있다.
또한 휴대 정보 단말기(9200)는 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신할 수 있는 헤드셋과 상호 통신함으로써, 핸즈프리로 통화할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)를 가지고, 커넥터를 통하여 다른 정보 단말기와 직접 데이터를 주고받을 수 있다. 또한 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한 충전 동작은 접속 단자(9006)를 통하지 않고, 무선 급전에 의하여 수행하여도 좋다.
휴대 정보 단말기(9200)에 상기 표시 IC를 적용할 수 있다. 이로써, 휴대 정보 단말기(9200)의 소비 전력을 저감할 수 있기 때문에, 휴대 정보 단말기(9200)를 장기간 연속적으로 사용할 수 있다. 또한 휴대 정보 단말기(9200)의 소비 전력을 저감함으로써, 배터리(9009)를 소형화 및 경량화할 수 있기 때문에, 휴대 정보 단말기(9200)를 소형화 및 경량화할 수 있다. 이로써 휴대 정보 단말기(9200)의 휴대성을 높일 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
<본 명세서 등의 기재에 관한 부기>
상술한 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예가 나타내어지는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어느 하나의 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)은 그 실시형태에서 설명하는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 참조하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어느 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)을 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에서 블록도에서는 구성 요소를 기능마다 구분하고, 서로 독립된 블록으로서 나타내었다. 그러나 실제의 회로 등에 있어서는, 구성 요소를 기능마다 나누기 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우 또는 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
또한 도면에 있어서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 이들은 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 명확성을 기하기 위하여 모식적으로 나타낸 것이며, 도면에 나타내는 형상 또는 값 등으로 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서, 트랜지스터의 접속 관계를 설명할 때, '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자), '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 명칭에 대해서는 소스(드레인) 단자 또는 소스(드레인) 전극 등 상황에 따라 적절히 환언할 수 있다.
또한 본 명세서 등에서 '전극' 및 '배선'이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 '전극' 또는 '배선'이라는 용어는 복수의 '전극' 또는 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 환언할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전압(접지 전압)으로 하면, 전압을 전위로 바꾸어 말할 수 있다. 그라운드 전위는 0V를 반드시 뜻하지는 않는다. 또한 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위가 달라지는 경우가 있다.
또한 본 명세서 등에서 '막', '층' 등의 말은 경우에 따라서는 또는 상황에 따라서는 서로 교체될 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 가리킨다.
본 명세서 등에 있어서, 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다.
본 명세서 등에서 'A와 B가 접속된다'란 A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, 'A와 B가 전기적으로 접속되어 있다'란 A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
10: 표시 장치, 20: 층, 30: 층, 40: 구동 회로, 50: 기능 회로, 60: 표시부, 61: 화소, 62R, 62G, 62B: 화소 회로, 80: 플립플롭, 82: 백업 회로, BD: 백업 데이터

Claims (9)

  1. 표시 장치로서,
    화소 회로와, 구동 회로와, 기능 회로를 가지고,
    상기 구동 회로는 상기 화소 회로에서 표시를 수행하기 위한 신호를 출력하는 기능을 가지고,
    상기 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고,
    제 1 층과 제 2 층을 가지고,
    상기 제 1 층은 상기 구동 회로와 상기 CPU를 가지고,
    상기 제 2 층은 상기 화소 회로와 상기 백업 회로를 가지고,
    상기 제 1 층과 상기 제 2 층은 상이한 층에 제공되는, 표시 장치.
  2. 표시 장치로서,
    화소 회로와, 구동 회로와, 기능 회로를 가지고,
    상기 구동 회로는 상기 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고,
    상기 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고,
    제 1 층과 제 2 층을 가지고,
    상기 제 1 층은 상기 구동 회로와 상기 CPU를 가지고,
    상기 제 2 층은 상기 화소 회로와 상기 백업 회로를 가지고,
    상기 제 1 층과 상기 제 2 층은 상이한 층에 제공되고,
    상기 CPU는 상기 화소 회로를 흐르는 전류의 양에 따라 상기 화상 신호를 보정하는 기능을 가지는, 표시 장치.
  3. 표시 장치로서,
    화소 회로와, 구동 회로와, 기능 회로를 가지고,
    상기 구동 회로는 상기 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고,
    상기 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고,
    제 1 층과 제 2 층을 가지고,
    상기 제 1 층은 상기 구동 회로와 상기 CPU를 가지고,
    상기 제 2 층은 상기 화소 회로와 상기 백업 회로를 가지고,
    상기 제 1 층은 채널 형성 영역에 실리콘을 포함한 반도체층을 가지는 제 1 트랜지스터를 가지고,
    상기 제 2 층은 채널 형성 영역에 금속 산화물을 포함한 반도체층을 가지는 제 2 트랜지스터를 가지고,
    상기 CPU는 상기 화소 회로를 흐르는 전류의 양에 따라 상기 화상 신호를 보정하는 기능을 가지는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 금속 산화물은 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 포함하는, 표시 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 백업 회로는 상기 CPU의 비동작 시에, 상기 플립플롭에 유지된 데이터를 전원 전압의 공급 정지 상태에서 유지하는 기능을 가지는, 표시 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기능 회로는 액셀러레이터를 가지고,
    상기 액셀러레이터는 적화 연산(product-sum operation)을 수행하는 회로인, 표시 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 화소 회로는 유기 EL 디바이스를 가지고,
    상기 유기 EL 디바이스는 포토리소그래피법으로 가공된 발광 디바이스인, 표시 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 백업 회로는 상기 제 1 층에 제공된 상기 제 1 트랜지스터와, 상기 제 1 트랜지스터에 전기적으로 접속된 용량 소자를 가지고,
    상기 용량 소자는 상기 제 1 층에 제공되는, 표시 장치.
  9. 표시 보정 시스템으로서,
    화소 회로와, 구동 회로와, 기능 회로를 가지고,
    상기 구동 회로는 상기 화소 회로에서 표시를 수행하기 위한 화상 신호를 출력하는 기능을 가지고,
    상기 기능 회로는 백업 회로에 전기적으로 접속된 플립플롭을 가지는 CPU 코어를 가지는 CPU를 가지고,
    제 1 층과 제 2 층을 가지고,
    상기 제 1 층은 상기 구동 회로와 상기 CPU를 가지고,
    상기 제 2 층은 상기 화소 회로와 상기 백업 회로를 가지고,
    상기 백업 회로는 상기 CPU의 비동작 시에, 채널 형성 영역에 실리콘을 포함한 반도체층을 가지는 제 1 트랜지스터를 오프 상태로 함으로써 상기 플립플롭이 가지는 데이터를 유지하는 기능을 가지고,
    상기 CPU는 상기 화소 회로를 흐르는 전류의 양에 따라 불량 화소를 추정함으로써 상기 화상 신호를 보정하는 기능을 가지고,
    상기 보정은 상기 불량 화소에 인접한 화소의 화소 회로에 흐르는 전류의 양을 보정하는, 표시 보정 시스템.
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