KR20230077235A - 테스트 회로를 포함하는 광전 소자 - Google Patents

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Abstract

본 실시예에 의한 광전 소자는: 제공된 광에 상응하는 전류 신호를 형성하여 출력하는 광소자; 및 상기 전류 신호를 처리하는 신호 처리부를 포함하며, 상기 신호 처리부는: 상기 전류 신호를 제공받고 상응하는 차동 전압 신호를 출력하는 전달 임피던스 증폭기 및 상기 전달 임피던스 증폭기의 출력 신호에서 부정합을 제거하여 차동 신호로 출력하는 부정합 제거 증폭기; 제어 신호에 상응하도록 상기 부정합 제거 증폭기의 차동 출력 중 어느 하나를 지연하는 가변 지연 라인; 및 상기 부정합 제거 증폭기의 차동 출력 중 다른 하나와 상기 가변 지연 라인의 출력이 입력된 시간차에 상응하는 디지털 코드를 출력하는 시간-디지털 변환기를 포함한다.

Description

테스트 회로를 포함하는 광전 소자{OPTO-ELECTRONIC DEVICE COMPRISING TEST CIRCUIT}
본 기술은 테스트 회로를 포함하는 광전 소자와 관련된다.
최근 들어 급격화된 노령화 추세에 따라, 국내외 독거노인 및 치매환자의 수가 급증하고 있으며, 이로 인해 발생하는 사회비용은 기하급수적으로 증가하고 있다. 특히, 독거노인이나 치매환자의 경우 인지능력 저하로 인해 집안 내 낙상 위험률이 매우 높다. 집안 내 낙상사고 검출이 가능한 저전력 집적회로 센서를 구현하는 것이 요청된다. 댁내 여러 전자기기에서 발생하는 RF 신호 간섭을 최대한 줄일 수 있도록 레이저 광 펄스 신호를 사용하는 라이다 센서용 집적회로 구현이 가장 적합한 솔루션 중 하나이다.
라이다 센서는 송신기 Tx (예: 레이저 드라이버)로부터 타겟을 향하여 광 펄스 신호를 방출하는 동시에 수신단 TDC(time-to-digital converter) 회로에도 START 전기 신호를 출력 한다. 타겟으로 송출된 광 펄스 신호는 타겟에서 반사되어 수신기로 입력되고, TDC 회로에 의하여 비행 시간(TOF, time of flight)에 상응하는 디지털 코드가 형성된다. 이와 같이 형성된 디지털 코드로부터 타겟까지의 거리를 측정할 수 있다.
종래의 라이다 센서를 이용하기 위하여는 라이다의 비행 시간 조정(TOF calibration)이 필수적이다. 그러나, 비행 시간을 측정하여 라이다를 조정하기 위해서는 높은 정밀도를 가지는 송신기(Tx) 레이저 드라이버가 필요하다. 하지만, 나노 초 급의 짧은 펄스폭을 갖는 광 펄스 신호를 생성하는 레이저 드라이버의 가격이 매우 고가이다.
나아가, 라이다 센서는 수광소자(Avalanche Photodiode)를 칩 외부에 형성하고, 전기적 배선을 이용하여 아날로그 초단(AFE, analog front end) 회로와 연결하는 것이 일반적이었다. 그러나, 이와 같이 수광 소자를 오프칩으로 형성하고, 배선을 통하여 연결하는 방식으로 형성할 경우, 패키징 단가를 크게 증가시킨다.
또한, 광소자와 아날로그 초단 회로 사이를 와이어로 연결하면 와이어에서 발생하는 기생 인덕턴스로 인해 신호의 왜곡이 발생한다. 한편, 광소자와 회로부의 연결을 위해 아날로그 초단 칩의 I/O 패드가 요청되며, 특히 ESD (electrostatic discharge 정전기) 방지용 다이오드가 필수인데, 이로 인해 추가적인 기생 커패시턴스가 발생하여 전체 아날로그 초 회로의 대역폭이 크게 감소한다.
본 기술은 이러한 종래 기술의 난점을 해소하기 위한 것으로, 광전 집적 회로를 형성하는데 필요한 비용을 감소시키고, 신호의 왜곡을 감소시켜 대역폭 감소를 막을 수 있으며, 나아가 고가의 레이저 드라이버 없이 광전 소자를 테스트할 수 있는 기술을 제공하기 위한 것이다.
본 실시예에 의한 광전 소자는: 제공된 광에 상응하는 전류 신호를 형성하여 출력하는 광소자; 및 상기 전류 신호를 처리하는 신호 처리부를 포함하며, 상기 신호 처리부는: 상기 전류 신호를 제공받고 상응하는 차동 전압 신호를 출력하는 전달 임피던스 증폭기 및 상기 전달 임피던스 증폭기의 출력 신호에서 부정합을 제거하여 차동 신호로 출력하는 부정합 제거 증폭기; 제어 신호에 상응하도록 상기 부정합 제거 증폭기의 차동 출력 중 어느 하나를 지연하는 가변 지연 라인; 및 상기 부정합 제거 증폭기의 차동 출력 중 다른 하나와 상기 가변 지연 라인의 출력이 입력된 시간차에 상응하는 디지털 코드를 출력하는 시간-디지털 변환기를 포함한다.
본 실시예의 어느 한 모습에 의하면, 상기 광소자와 상기 신호처리부는 동일한 반도체 다이(semiconductor die)에 형성되고, 상기 반도체 다이는 상기 광이 상기 광소자에 제공되도록 광학적 윈도우가 형성된 봉지재로 봉지(encapsulate)된다.
본 실시예의 어느 한 모습에 의하면, 상기 봉지재는, 에폭시 몰딩 컴파운드 및 패시베이션 층 중 어느 하나이고, 상기 광학적 윈도우는, 상기 봉지재가 위치하지 않는 영역 및 상기 광의 파장에 대하여 투명한 물질이 위치하는 영역 중 어느 하나이다.
본 실시예의 어느 한 모습에 의하면, 상기 광학적 윈도우는, 상기 광전 집적 회로와 외부 기판이 연결되는 외부 접속 단자들이 형성된 방향의 광을 수집하도록 형성된다.
본 실시예의 어느 한 모습에 의하면, 상기 광학적 윈도우는, 상기 광전 집적 회로와 외부 기판이 연결되는 외부 접속 단자들이 형성된 방향과 반대의 광을 수집하도록 형성된다.
본 실시예의 어느 한 모습에 의하면, 상기 전달 임피던스 증폭기는, 단일단(single ended) 전류 입력을 제공받는 폴디드 캐스코드(folded cascode) 증폭기 페어; 상기 폴디드 캐스코드 증폭기 페어의 출력 신호에서 직류 오프셋을 제거하는 공통 모드 피드백(common mode feedback) 회로 및 상기 차동 전압 신호에서 직류 오프셋을 제거하는 오프셋 제거 회로를 포함한다.
본 실시예의 어느 한 모습에 의하면, 상기 부정합 제거 증폭기는, 제1 인버터와 제1 버퍼가 연결된 제1 브랜치와, 제2 인버터와 제2 버퍼가 연결된 제2 브랜치 및 제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 인버터 페어를 포함한다.
본 실시예의 어느 한 모습에 의하면, 상기 인버터 페어는 제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 제3 인버터와 제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 제4 인버터를 포함하고 상기 제3 인버터는 제2 버퍼에 출력 신호를 제공하고, 상기 제4 인버터는 제1 버퍼에 출력 신호를 제공한다.
본 실시예의 어느 한 모습에 의하면, 상기 가변 지연 라인은, 캐스케이드로 연결된 복수의 지연 소자들을 포함하며, 상기 제어 신호는 상기 복수의 지연 소자들 중 적어도 일부에 제공되는 구동 전압 및 기준 전압 중 어느 하나이다.
본 실시예의 어느 한 모습에 의하면, 상기 지연 소자는, 인버터 및 버퍼 중 어느 하나이다.
본 실시예의 어느 한 모습에 의하면, 상기 광전 소자는 라이다(lidar)에 포함된다.
본 실시예에 의하면 수광 소자와 신호 처리부가 하나의 패키지로 형성되므로 초단부에서의 신호 왜곡을 막을 수 있으며, 저비용으로 광전 집적 회로를 형성할 수 있다는 장점이 제공된다.
도 1A 및 도 1B는 본 실시예에 의한 광전 집적 회로(10)의 패키지 개요적 단면도들이다.
도 2는 본 실시예에 의한 신호 처리부(20)의 개요를 나타낸 블록도이다.
도 3은 본 실시예에 의한 전달 임피던스 증폭기(100)의 개요를 도시한 회로도이다.
도 4(a)는 제1 절반 회로(110)와 제2 절반 회로(120)의 제2 실시예를 도시한 도면이다. 도 4(b)는 제2 실시예에 의한 제1 절반 회로(110) 일부에 대한 개요적 등가 회로도이다.
도 5 및 도 6은 차동 신호의 부정합(mismatch)을 제거할 수 있는 부정합 제거 증폭기(200)의 동작을 설명하기 위한 개요적 회로도이다.
도 7은 오프셋 제거 증폭기(300)의 개요적 회로도이다.
도 8(a)는 본 실시예에 의한 광전 변환 회로의 구현예의 다이 사진이고, 도 8(b)는 구현된 광전 변환 회로의 반응도(Responsivity)를 도시한 도면이다.
도 9는 본 실시예에 의한 광전 변환 회로의 S 파라미터의 측정 결과를 도시한 도면이다.
도 10은 본 실시예에 의한 광전 변환 회로의 아이 다이어그램 측정 결과를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1A 및 도 1B는 본 실시예에 의한 광전 소자(10)의 패키지 개요적 단면도들이다. 도 1A는 칩(chip)과 외부 기판(미도시)과 전기적으로 연결되는 솔더 볼, 도전 범프 등의 외부 접속 단자(B)가 형성된 면과 반대 방향으로 제공된 광(light)을 수광하도록 수광 소자(10)가 배치된 예를 도시한다. 도 1B는 칩(chip)과 외부 기판(미도시)과 전기적으로 연결되는 솔더 볼, 도전 범프 등의 외부 접속 단자(B)가 형성된 면으로 제공된 광(light)을 수광하도록 수광 소자(10)가 배치된 예를 도시한다.
도 1A 및 도 1B를 참조하면, 광전 소자(10)는 칩(chip)에 형성될 수 있으며, 칩은 봉지재(E)로 봉지(encapsulate)될 수 있다. 일 예로, 봉지재(E)는 에폭시 몰드 컴파운드, 폴리이미드 등의 폴리머, 산화막 중 어느 하나인 부동태 막(passivation layer) 중 어느 하나일 수 있다.
광(light)이 수광 소자(10)에 제공되도록 봉지재(E)에는 광학적 윈도우(W)가 형성될 수 있다. 일 실시예로, 광학적 윈도우(W)는 봉지재(E)가 제거되어 형성될 수 있다. 다른 실시예로, 광학적 윈도우(W)는 발광 소자(미도시)가 제공한 광(light)에 대하여 투명한 광학적 성질을 가지는 물질로 형성될 수 있다.
패키지에는 광(lihgt)을 집광하기 위한 렌즈(L)가 형성될 수 있다. 도시된 예에서 렌즈(L)는 볼록 렌즈인 것을 예시하고 있으나, 도시되지 않은 실시예에서, 렌즈는 오목 렌즈, 볼록 렌즈와 오목 렌즈의 조합등을 포함할 수 있다.
도 2는 본 실시예에 의한 신호 처리부(20)의 개요를 나타낸 블록도이다. 도 2를 참조하면, 광전 소자는 제공된 광(light)에 상응하는 전류 신호(ipd)를 형성하여 출력하는 광소자(10) 및 상기 전류 신호를 처리하는 신호 처리부(20)를 포함하며, 상기 신호 처리부(20)는: 상기 전류 신호(ipd)를 제공받고 상응하는 차동 전압 신호를 출력하는 전달 임피던스 증폭기(TIA, 100)와 상기 전달 임피던스 증폭기(100)의 출력 신호에서 부정합을 제거하여 차동 신호로 출력하는 부정합 제거 증폭기(200)와, 제어 신호에 상응하도록 상기 부정합 제거 증폭기의 차동 출력 중 어느 하나를 지연하는 가변 지연 라인(300) 및 상기 부정합 제거 증폭기의 차동 출력 중 다른 하나와 상기 가변 지연 라인의 출력이 입력된 시간차에 상응하는 디지털 코드를 출력하는 시간-디지털 변환기(TDC, 400)를 포함한다.
도 3은 본 실시예에 의한 전달 임피던스 증폭기(100)의 개요를 도시한 회로도이다. 도 3을 참조하면, 본 실시예에 의한 전달 임피던스 증폭기(100)는 차동 쌍(differential pair)을 이루는 제1 절반 회로(110)와 제2 절반 회로(120) 및 공통 모드 피드백 회로(130)를 포함한다.
제1 절반 회로(110)와 제2 절반 회로(120)는 각각은 공통 소스 증폭기(M1a, M1b)와, 공통 게이트 증폭기(M2a, M2b) 및 액티브 부하(M3a, M3b)를 포함한다. 일 예로, 공통 소스 증폭기(M1a, M1b)와, 공통 게이트 증폭기(M2a, M2b) 및 액티브 부하(M3a, M3b)는 각각 폴디드 캐스코드(folded cascode) 증폭기를 이룰 수 있다.
공통 소스 증폭기(M1a)의 게이트로는 입력 전류(iIN)가 제공된다. 제2 절반 회로(120)에 포함된 공통 소스 증폭기(M1b)의 게이트에는 접지 전압이 제공될 수 있으며, 후술할 바와 같이 출력으로부터 피드백된 전압이 제공될 수 있다(도 2 참조).
제1 절반 회로(110) 및 제2 절반 회로(120)는 공통 소스 증폭기(M1a, M2a)의 출력이 각각 제공되는 공통 게이트 증폭기(M2a, M2b)를 포함한다. 공통 게이트 증폭기(M2a, M2b)는 도시된 바와 같이 PMOS 트랜지스터를 포함할 수 있다. 공통 게이트 증폭기(M2a, M2b)의 게이트는 서로 커플될 수 있으며, 공통 바이어스(VB)가 제공될 수 있다.
액티브 부하(M3a, M3b)는 게이트 전극이 커플(couple)된 트랜지스터 M3a, M3b를 포함하며, 공통 소스 증폭기(M1a, M1b)와 공통 게이트 증폭기(M2a, M2b)를 포함하는 폴디드 캐스코드 증폭기의 부하로 기능한다. 도 1로 예시된 것과 같이 액티브 부하(M3a, M3b)의 게이트 전극에는 공통 모드 피드백 회로(130)로부터 전압이 제공되어 제1 절반 회로(110)와 제2 절반 회로(120)가 출력하는 신호의 직류 오프셋을 제거한다.
도 4(a)는 제1 절반 회로(110)와 제2 절반 회로(120)의 제2 실시예를 도시한 도면이다. 도 4(a)를 참조하면, 제1 절반 회로(110)는 공통 소스 증폭기(M1a)의 출력 노드인 트랜지스터 M1a의 드레인 전극에서 입력 노드인 게이트 전극으로 피드백되도록 연결된 제1 피드백 저항 RF1a와, 제1 절반 회로(110)의 출력 노드에서 입력 노드인 공통 소스 증폭기(M1a)의 게이트 전극으로 피드백되도록 연결된 제2 피드백 저항 RF2a을 포함한다. 제2 절반 회로(120)는 공통 소스 증폭기(M1b)의 출력 노드인 트랜지스터 M1b의 드레인 전극에서 입력 노드인 게이트 전극으로 피드백되도록 연결된 제1 피드백 저항 RF1b과, 제2 절반 회로(120)의 출력 노드에서 입력 노드인 공통 소스 증폭기(M1b)의 게이트 전극으로 피드백되도록 연결된 제2 피드백 저항 RF2b를 포함한다.
도 4(b)는 제2 실시예에 의한 제1 절반 회로(110) 일부에 대한 개요적 등가 회로도이다. 도 4(b)를 참조하면, 제1 피드백 저항 RF1a는 공통 소스 증폭기(M1a)의 출력 노드와 입력 노드 사이에서 피드백 되도록 연결되며, 제2 피드백 저항 RF2a는 폴디드 캐스코드 증폭기(110)의 출력 노드와 입력 노드 사이에서 피드백되도록 연결된다.
공통 소스 증폭기(M1a)의 이득을 A1이라 하면 공통 소스 증폭기(M1a)의 입력 저항(Rin1)은 아래 수학식 1의 ①식과 같이 표시될 수 있고, 폴디드 캐스코드 증폭기의 이득을 A2라 하면 폴디드 캐스코드 증폭기의 입력 저항(Rin2)는 아래 수학식 1의 ②식과 같이 표시될 수 있다.
Figure pat00001
도 4(b)로 예시된 것과 같이 입력 노드에서 바라본 입력 저항(Rin)은 공통 소스 증폭기(M1a)의 입력 저항(Rin1)과 폴디드 캐스코드 증폭기 입력 저항(Rin2 )이 병렬로 연결된 것과 같다. 따라서, 도 4(b)에서 도시된 입력 저항(Rin)은 아래의 수학식 2와 같이 표시될 수 있다.
Figure pat00002
병렬로 연결된 두 저항의 등가 저항값(Rin)은 병렬로 연결된 두 저항 중 작은 저항값보다 작은 저항값을 가진다. 또한, 공통 소스 증폭기의 이득인 A1과 폴디드 캐스코드 증폭기의 이득인 A2는 일반적으로 1보다 큰 값을 가지므로, 도 2(a) 및 도 2(b)로 예시된 제1 절반 회로(110) 및 제2 절반 회로(120)의 입력 저항값은 낮은 입력 저항을 가지므로, 입력 전류(iIN)를 출력 전압으로 변환하는 전달 임피던스 이득이 향상된다는 장점을 가진다.
다시 도 3을 참조하면, 제1 절반 회로(110)의 출력 노드와 제2 절반 회로(120)의 출력 노드는 공통 모드 피드백 회로(130)의 입력으로 연결된다. 공통 모드 피드백 회로(130)는 소스가 연결된 제1 트랜지스터(M5a) 및 제2 트랜지스터(M4a)를 포함하는 제1 페어(132)와, 소스가 연결된 제3 트랜지스터(M4b) 및 제4 트 랜지스터(M5b)를 포함하는 제2 페어(134)를 포함한다.
제2 트랜지스터(M4a)의 드레인과 상기 제3 트랜지 스터(M4b)의 드레인은 제1 공통 드레인 노드(N1)에 연결되고, 제1 트랜지스터(M5a)의 드레인과 제4 트랜지스터(M5b)의 드레인은 제2 공통 드레인 노드(N2)에 연결된다.
공통 모드 피드백 회로(130)는 게이트 커플된 트랜지스터 M6a와 M6b를 포 함하는 전류 미러(136)를 포함하며, 트랜지스터 M6a의 드레인 전극은 제1 공통 드레인 노드(N1)와 연결되고, 트랜지스터 M6b의 드레인 전극은 제2 공통 드레인 노드(N2)와 연결된다.
상기한 구성을 가지는 공통 모드 피드백 회로(130)의 동작을 살펴본다. 제1 페어(132)에 포함된 제2 트랜지스터(M4a)의 게이트 전극과 제2 페어(134)에 포함된 제3 트랜지스터(M4b)의 게이트 전극은 서로 전기적으로 연결되어 기준 전압(Vref) 이 제공된다. 기준 전압(Vref)이 제공된 제2 트랜지스터(M4a)와 제3 트랜지스터(M4b)는 일정한 전류를 흘린다. 따라서, 제1 공통 드레인 노드(N1)에는 일정한 전압이 형성된다. 제1 공통 드레인 노드(N1)에 형성되는 전압은 폴디드 캐스코드 증폭기(10, 20)의 액티브 부하를 이루는 트랜지스터 M3a의 게이트 전극과 M3b의 게 이트 전극에 제공된다.
종래 기술에 의한 차동 캐스코드 증폭기 또는 차동 폴디드 캐스코드 증폭기 의 어느 한 입력으로 입력 전류가 제공되고, 다른 입력에는 접지 전압이 제공되어 도 출력 노드에 형성되는 전압 사이에는 직류 오프셋이 형성되었다. 그러나 도 3으로 예시된 실시예와 같이 공통 모드 피드백 회로(130)에서 제공되는 전압이 액티브 부하를 이루는 M3a, M3b 트랜지스터들의 게이트 전극에 제공됨에 따라 제1 절반 회로(10)와 제2 절반 회로(20)의 출력 노드에는 동일한 직류 전압이 형성되어 직류 오프셋이 제거된다.
제1 절반 회로(10)의 출력은 제1 트랜지스터(M5a)의 게이트 전극에 연결되 고, 제2 절반 회로(20)의 출력은 제4 트랜지스터(M5b)의 게이트 전극으로 연결된 다. 입력 전류(iIN)가 제공된 제1 절반 회로(10)는 입력 전류(iIN)에 상응하는 전압을 형성하고 제1 트랜지스터(M5a)의 게이트 전극에 제공한다. 그 러나, 제2 절반 회로(20)는 입력이 제공되지 않아 제4 트랜지스터(M 5b)의 게이트로 제공되는 신호 성분은 없다.
제1 페어(32)와 제 2 페어(34)에 포함된 제1 트랜지스터(M5a)와 제4 트랜지스터(M5b)의 드레인 전극은 제2 공통 드레인 노드(N2)에 연결된다. 제1 페어(32)로 제공되는 바이어스 전류(IBIAS)와 제2 페어로 제공되는 바이어스 전류(IBIAS)는 서로 동일하다. 또한 상술한 바와 같이 기준 전압(Vref)이 게이트 전극으로 제공되는 제2 트랜지스터(M4a)와 제3 트랜지스터(M4b)는 일정한 전류를 흘린다. 따라서, 제1 트랜지스터(M5a)와 제4 트랜지스터(M5b)를 통하여 흐르는 전류의 합은 동일하고, 제1 트랜지스터(M5a) 와 제4 트랜지스터(M5b) 중 어느 하나를 통하여 흐르는 전류가 증가하면 다른 하나를 통하여 흐르는 전류는 감소한다.
일 예로, 제1 절반 회로(10)의 출력 신호에 의하여 제1 트랜지스터(M5a)를 통하여 흐르는 전류가 증가하면 제4 트랜지스터(M5b)는 상보적으로 동작하여 제4 트랜지스터(M5b)를 통하여 흐르는 전류가 감소하도록 게이트 전압이 형성된다. 반면에, 제1 절반 회로(10)의 출력 신호에 의하여 제1 트랜지스터(M5a)를 통하여 흐르는 전류가 감소하면 제4 트랜지스터(M5b)는 상보적으로 동작하여 제4 트랜지스 터(M5b)를 통하여 흐르는 전류가 증가하도록 게이트 전압이 형성된다. 따라서, 제1 절반 회로(10)의 입력을 통하여 단일단(single-ended) 입력 전류(ipd)가 제공되어 도 차동 전압 쌍을 출력할 수 있다.
따라서, 본 실시예에 의한 전달 임피던스 증폭기에 의하면, 단일단 -차동 변환 회로를 사용하지 않고 단일단 전류 입력 신호를 차동 전압 쌍으로 변환할 수 있다는 장점이 제공된다. 나아가, 종래 기술과 달리 커플링 커패시터를 사용하지 않아 신호의 주파수 대역에 무관하 게 사용할 수 있다는 장점이 제공된다. 나아가, 본 실시예에 의한 전달 임피던스 증폭기에 의하면 아날로그 프론트 엔드(analog front end) 회로에서부터 차동신호로 변환할 수 있어 공통 모드 노이즈를 효과적으로 배제할 수 있다는 장점도 제공된다.
도 5 및 도 6은 차동 신호의 부정합(mismatch)을 제거할 수 있는 부정합 제거 증폭기(200)의 동작을 설명하기 위한 개요적 회로도이다. 도 5를 참조하면, 부정합 제거 증폭기(200)는 제1 인버터(I1)와 연결된 제1 버퍼(B1)를 포함하는 제1 브랜치(210)와, 제2 인버터(I2)와 연결된 제2 버퍼(B2)를 포함하는 제2 브랜치(220) 및 제3 인버터(I3) 및 제4 인버터(I4)를 포함하는 인버터 페어(230)를 포함한다.
전달 임피던스 증폭기(100)의 차동 출력 신호 OUTN, OUTP는 증폭기(200)의 입력으로 제공된다. OUTN 신호가 입력된 제1 인버터(I1)는 C1 경로를 통하여 제1 버퍼(B1)에 출력 신호를 제공한다. 또한, 제1 인버터(I1)에서 출력된 신호는 C2 경로를 따라 인버터 페어(230)의 제5 인버터(I5) 및 제6 인버터(I6)를 통하여 제1 버퍼(B1)의 입력으로 출력된다.
제2 인버터(I2)는 전달 임피던스 증폭기(100)의 차동 출력 신호 OUTP를 제공받고, C3 경로를 인버터 페어(230)의 제6 인버터(I6)에 출력 신호를 제공한다. 즉, 제1 인버터(I1) 출력 신호와 제2 인버터(I2) 출력 신호는 인버터 페어(230)의 제4 인버터(I4)를 통하여 합쳐지고 제1 버퍼(B1)로 출력된다.
도 6을 참조하면, 제2 인버터(I2)는 전달 임피던스 증폭기(100)의 차동 출력 신호 OUTP를 제공받는다. OUTP 신호가 입력된 제2 인버터(I2)는 C4 경로를 통하여 제2 버퍼(B2)에 출력 신호를 제공하다. 또한, 제2 인버터(I2)에서 출력된 신호는 C5 경로를 따라 인버터 페어(230)의 제4 인버터(I4)에 출력 신호를 제공하고, 제6 인버터(I6)의 출력은 다시 제3 인버터(I3)를 통하여 제2 버퍼(B1)의 입력으로 제공된다.
제1 인버터(I1)는 전달 임피던스 증폭기(100)의 차동 출력 신호 OUTN을 제공받고, C6 경로를 통해 인버터 페어(230)의 제5 인버터(I5)에 출력 신호를 제공한다. 즉, 제1 인버터(I1) 출력 신호와 제2 인버터(I2) 출력 신호는 인버터 페어(230)의 제5 인버터(I5)를 통하여 합쳐지고 제2 버퍼(B2)로 출력된다.
도 5와 도 6으로 예시된 것과 같이 제1 인버터(I1)와 제2 인버터(I2)에서 출력된 신호는 인버터 페어(230)에 포함된 제3 인버터(I3) 및 제4 인버터(I4)에서 합쳐진다. 이로부터 전달 임피던스 증폭기(100)의 차동 출력 신호 OUTN, OUTP의 위상 부정합(phase mismatch) 및 진폭 부정합(amplitude mismatch)을 제거할 수 있다.
부정합 제거 증폭기(200)에서 제1 인버터(I1), 제2 인버터(I2)를 이루는 트랜지스터의 전달 컨덕턴스를 gm1, 제1 버퍼(B1) 및 제2 버퍼(B2)의 전달 컨덕턴스를 gm2, 인버터 페어(230)를 이루는 트랜지스터의 전달 컨덕턴스를 gm3라고 하면, 부정합 제거 증폭기(200)의 이득은 아래의 수학식 3과 같다.
Figure pat00003
즉, 제1 인버터 및 제2 인버터를 이루는 트랜지스터의 전달 컨덕턴스인 gm1이 클수록, 버퍼와 인버터 페어를 이루는 트랜지스터들의 전달 컨덕턴스 gm2와 gm3의 차이가 작을수록 부정합 제거 증폭기(200)의 이득이 증가함을 알 수 있다.
도 7은 가변 지연 라인(300)의 개요적 회로도이다. 도 7을 참조하면, 가변 지연 라인(300)은 서로 캐스케이드로 연결된 복수의 단위 지연 소자(D1, D2, ..., Dn)를 포함한다. 단위 지연 소자(D1, D2, ..., Dn)들 중 적어도 일부에는 제어 신호(Vcon)가 제공되며, 각 단위 지연 소자(D1, D2, ..., Dn)가 지연하는 지연 시간(delay time)은 제어 신호(Vcon)에 상응한다. 일 예로, 단위 지연 소자는 버퍼, 인버터 중 어느 하나 일 수 있다.
가변 지연 라인(300)에 입력된 부정합 제거 증폭기(200)의 출력 신호 중 어느 하나(S1)를 지연하는 지연 시간은 제어 신호(Vcon)에 상응하도록 조절될 수 있다.
나아가, 제공된 제어 신호(Vcon)의 크기와 단위 지연 소자(D1, D2, ..., Dn)의 크기, 가변 지연 라인(300)을 형성하는 단위 지연 소자의 개수를 조절함에 따라 신호의 지연은 일 예로 1nsec ~ 100nsec, 바람직하게는 1nsec에서 수십 nsec 까지 자유로이 조절될 수 있다.
시간 디지털 변환기(TDC, 400)는 부정합 제거 증폭기(200)가 출력한 차동 신호 쌍 중 어느 하나(S1)와 가변 지연 라인(300)이 지연하여 출력한 신호(S2)를 입력받는다. 시간 디지털 변환기(400)는 입력된 두 신호(S1, S2)의 시간차에 상응하는 디지털 코드(Code)를 형성하여 출력한다.
종래 기술에서 광전 소자의 비행 시간을 조정할 때, 높은 해상도를 가지는 고가의 발광 소자 구동회로로 발광 소자를 제어하였다. 또한, 타겟에서 반사된 광 신호가 감쇠되지 않고 광소자에 입력될 수 있도록 설정하여야 하며, 타겟에서 반사된 광 신호가 감쇠되면 실제 측정 거리보다 더 멀게 거리환산이 이루어져 오차가 발생한다.
그러나, 본 실시예에 의하면, 가변 지연 라인(300)에 포함된 단위 지연 소자의 개수 및 크기와 가변 지연 라인에 제공되는 제어 신호(Vcon)의 크기를 제어하여 스타트 신호와 스톱 신호를 모사할 수 있다. 나아가, 스타트 신호와 스톱 신호의 시간 차이를 1nsec ~ 100nsec, 바람직하게는 1nsec에서 수십 nsec 까지 높은 정밀도로 형성할 수 있다.
따라서, 종래 기술에서 비행 시간을 측정하여 라이다를 조정하기 위해 요청된 높은 정밀도를 가지는 송신기(Tx) 레이저 드라이버는 더 이상 필요하지 않으며, 가변 지연 라인(300)에 포함된 단위 지연 소자의 개수 및 크기와 가변 지연 라인에 제공되는 제어 신호(Vcon)의 크기를 가변하여 용이하게 광전 소자의 조정(calibration)을 수행할 수 있다.
도시되지 않은 실시예로, 조정 과정이 종료된 후, 가변 지연 라인(300)은 스위치등에 의하여 우회(bypass)될 수 있으며, 부정합 제거 증폭기(200)의 출력 신호는 버퍼(미도시), 오프셋 제거 증폭기(미도시) 등을 통해 처리된 후, 시간 디지털 변환기(400)에 입력될 수 있다.
본 실시예에 의한 광전 소자는 라이다 센서에 포함될 수 있으며, 라이다 센서는 소형 저전력 집적회로로 구현되어 초상권 침해가 없이 집안 내 낙상사고 등을 검출할 수 있다.
실험예
이하에서는 본 실시예에 의한 광전 변환 소자의 실험예를 첨부된 도면을 참조하여 설명한다. 도 8(a) 내지 도 8(c)는 각각 가변 지연 라인에 2nsec, 6nsec 및 10nsec의 지연을 형성한 상태에서 시간 디지털 변환기에 입력되는 신호의 개형을 도시한 도면이다. 적색으로 도시된 START 신호는 지연되지 않은 신호이고, 청색으로 도시된 STOP 신호는 가변 지연 라인에 의하여 지연된 신호이다.
도 8(a) 내지 도 8(c)를 참조하면, START 및 STOP 파형의 모양이 유사한 것을 알 수 있다. 즉, 종래와는 달리 광신호가 타겟에서 반사되어 수신되는 경우에 발생하는 펄스 스프레딩 등의 비이상적인 현상이 발생하지 않음을 알 수 있다. 이로부터 단위 지연 소자의 개수 및 지연 라인에 제공되는 제어 신호의 조절을 통해 원하는 목적하는 거리에 따라 용이하게 측정을 수행할 수 있음을 알 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10: 광소자
20: 신호 처리부 100: 전달 임피던스 증폭기
110: 제1 절반 회로 120: 제2 절반 회로
130: 공통 모드 피드백 회로 132: 제1 페어
134: 제2 페어 136: 전류 미러
200: 부정합 제거 증폭기 210: 제1 브랜치
220: 제2 브랜치 230: 인버터 페어
300: 가변 지연 라인 400: 시간 디지털 변환기

Claims (11)

  1. 광전 소자로, 상기 광전 소자는:
    제공된 광에 상응하는 전류 신호를 형성하여 출력하는 광소자; 및
    상기 전류 신호를 처리하는 신호 처리부를 포함하며, 상기 신호 처리부는:
    상기 전류 신호를 제공받고 상응하는 차동 전압 신호를 출력하는 전달 임피던스 증폭기 및
    상기 전달 임피던스 증폭기의 출력 신호에서 부정합을 제거하여 차동 신호로 출력하는 부정합 제거 증폭기;
    제어 신호에 상응하도록 상기 부정합 제거 증폭기의 차동 출력 중 어느 하나를 지연하는 가변 지연 라인; 및
    상기 부정합 제거 증폭기의 차동 출력 중 다른 하나와 상기 가변 지연 라인의 출력이 입력된 시간차에 상응하는 디지털 코드를 출력하는 시간-디지털 변환기를 포함하는 광전 소자.
  2. 제1항에 있어서,
    상기 광소자와 상기 신호처리부는 동일한 반도체 다이(semiconductor die)에 형성되고,
    상기 반도체 다이는 상기 광이 상기 광소자에 제공되도록 광학적 윈도우가 형성된 봉지재로 봉지(encapsulate)된 광전 소자.
  3. 제2항에 있어서,
    상기 봉지재는,
    에폭시 몰딩 컴파운드 및 패시베이션 층 중 어느 하나이고,
    상기 광학적 윈도우는,
    상기 봉지재가 위치하지 않는 영역 및 상기 광의 파장에 대하여 투명한 물질이 위치하는 영역 중 어느 하나인 광전 소자.
  4. 제1항에 있어서,
    상기 광학적 윈도우는,
    상기 광전 집적 회로와 외부 기판이 연결되는 외부 접속 단자들이 형성된 방향의 광을 수집하도록 형성된 광전 집적 회로.
  5. 제1항에 있어서,
    상기 광학적 윈도우는,
    상기 광전 집적 회로와 외부 기판이 연결되는 외부 접속 단자들이 형성된 방향과 반대의 광을 수집하도록 형성된 광전 집적 회로.
  6. 제1항에 있어서,
    상기 전달 임피던스 증폭기는,
    단일단(single ended) 전류 입력을 제공받는 폴디드 캐스코드(folded cascode) 증폭기 페어;
    상기 폴디드 캐스코드 증폭기 페어의 출력 신호에서 직류 오프셋을 제거하는 공통 모드 피드백(common mode feedback) 회로 및
    상기 차동 전압 신호에서 직류 오프셋을 제거하는 오프셋 제거 회로를 포함하는 광전 소자.
  7. 제1항에 있어서,
    상기 부정합 제거 증폭기는,
    제1 인버터와 제1 버퍼가 연결된 제1 브랜치와,
    제2 인버터와 제2 버퍼가 연결된 제2 브랜치 및
    제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 인버터 페어를 포함하는 광전 소자.
  8. 제7항에 있어서,
    상기 인버터 페어는
    제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 제3 인버터와
    제1 인버터와 제2 인버터가 출력한 신호가 합쳐지는 제4 인버터를 포함하고
    상기 제3 인버터는 제2 버퍼에 출력 신호를 제공하고,
    상기 제4 인버터는 제1 버퍼에 출력 신호를 제공하는 광전 소자.
  9. 제1항에 있어서,
    상기 가변 지연 라인은,
    캐스케이드로 연결된 복수의 지연 소자들을 포함하며,
    상기 제어 신호는 상기 복수의 지연 소자들 중 적어도 일부에 제공되는 구동 전압 및 기준 전압 중 어느 하나인 광전 소자.
  10. 제1항에 있어서,
    상기 지연 소자는,
    인버터 및 버퍼 중 어느 하나인 광전 소자.
  11. 제1항에 있어서,
    상기 광전 소자는
    라이다(lidar)에 포함된 광전 소자.
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