KR20230021755A

KR20230021755A - 이온 에너지 분포를 제어하기 위한 장치 및 방법들

Info

Publication number: KR20230021755A
Application number: KR1020237001810A
Authority: KR
Inventors: 린잉 추이; 제임스 로저스
Original assignee: 어플라이드 머티어리얼스, 인코포레이티드
Priority date: 2020-11-16
Filing date: 2021-10-13
Publication date: 2023-02-14
Also published as: WO2022103543A1; JP2023541096A; TW202236353A; CN116250058A; US20220157577A1; US20230420229A1; US11798790B2; EP4244883A1

Abstract

본 개시내용의 실시예들은 일반적으로 플라즈마 프로세싱(plasma processing) 동안 이온 에너지 분포를 제어하기 위한 장치 및 방법들에 관한 것이다. 실시예에서, 이 장치는 기판에 기판 전압을 인가하기 위한 기판 전극 및 에지 링(edge ring)에 에지 링 전압을 인가하기 위해 매립된 에지 링 전극을 갖는 본체를 갖는 기판 지지체를 포함한다. 이 장치는 기판 전극에 결합된 기판 전압 제어 회로, 및 에지 링 전극에 결합된 에지 링 전압 제어 회로를 더 포함한다. 기판 전극, 에지 링 전극, 또는 둘 모두는 기판, 에지 링, 또는 둘 모두에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈(module)에 결합된다. 기판 프로세싱 동안 이온들의 에너지 분포 함수 폭을 제어하기 위한 방법들이 또한 설명된다.

Description

이온 에너지 분포를 제어하기 위한 장치 및 방법들

[0001] 본 개시내용의 실시예들은 일반적으로 기판의 플라즈마 프로세싱(plasma processing)을 위한 장치 및 방법들에 관한 것이고, 구체적으로 플라즈마 프로세싱 동안 이온 에너지 분포를 제어하기 위한 장치 및 방법들에 관한 것이다.

[0002] 기판을 플라즈마 프로세싱하는 동안, 이온들은 기판 표면 처리, 에칭, 및 증착에 중요한 역할을 한다. 기판 표면에 충돌하는 이온들은 이온 에너지 분포 함수(IEDF:ion energy distribution function)로 설명되는 다양한 에너지들을 가질 수 있다. IEDF에 대한 제어는 다양한 기판 프로세싱 방식들에 대한 중요한 인자일 수 있다. 그러나, IEDF를 제어하는 것은 여전히 도전으로 남아있다. 예를 들어, 주기적인 교류 전압이 챔버의 전극(들)에 인가될 때, 플라즈마 시스(sheath)가 기판 위에 발생될 수 있다. 기판을 향해 흐르는 이온들은 전극에 인가된 전압과 상관관계가 있는 플라즈마 시스 전압에 의해 가속된다. 동시에, 이온 전류는 기판을 충전하고 기판 전위를 변경할 수 있으며, 이는 차례로 기판 표면의 IEDF가 또한 영향을 받도록, 예를 들어 확장되도록 플라즈마 시스 전압에 영향을 미친다. 이러한 경우들 및 다른 경우들에서 IEDF를 제어하는 최신 방법들은 비효율적인 반복 루프(loop)들을 기반으로 한다.

[0003] IEDF를 제어하기 위한 새롭고 개선된 방법들에 대한 필요성이 존재한다.

[0004] 본 개시내용의 실시예들은 일반적으로 기판의 플라즈마 프로세싱을 위한 장치 및 방법들에 관한 것이고, 구체적으로 플라즈마 프로세싱 동안 이온 에너지 분포를 제어하기 위한 장치 및 방법들에 관한 것이다.

[0005] 실시예에서, 이온 에너지 분포 함수(IEDF)를 제어하는 방법이 제공된다. 이 방법은 메인 펄서(main pulser)를 활성화함으로써 프로세싱 챔버의 전극에 전압을 도입하는 단계 ― 메인 펄서는 IEDF 폭 제어 모듈(module)에 결합됨 ― , 및 IEDF 폭 제어 모듈의 전류 및 IEDF 폭 제어 모듈의 전압 또는 전압 미분(voltage derivative)을 측정하는 단계를 포함한다. 이 방법은 IEDF 폭 제어 모듈의 전류 및 전압 또는 전압 미분에 기초하여 프로세싱 챔버의 이온 전류 및 프로세싱 챔버의 커패시턴스(capacitance)를 계산하는 단계를 더 포함한다. 이 방법은 메인 펄서의 DC 전압에 대한 설정점, IEDF 폭 제어 모듈의 전압 또는 전압 미분에 대한 설정점, 또는 둘 모두를 결정하는 단계, 및 IEDF의 폭을 제어하기 위해, 메인 펄서의 DC 전압, IEDF 폭 제어 모듈의 전압 또는 전압 미분, 또는 둘 모두를 결정된 설정점들로 조정하는 단계를 더 포함한다.

[0006] 다른 실시예에서, 이온 에너지 분포를 제어하기 위한 장치가 제공된다. 이 장치는 기판 전압을 기판에 인가하기 위해 내부에 매립된 기판 전극을 갖는 기판 지지 부분을 갖는 본체를 갖는 기판 지지체를 포함한다. 본체는 기판 지지 부분에 인접하게 배치된 에지 링 부분을 더 포함하고, 에지 링 부분은 에지 링에 에지 링 전압을 인가하기 위해 내부에 매립된 에지 링 전극을 갖는다. 이 장치는 기판 전극에 결합된 기판 전압 제어 회로 및 에지 링 전극에 결합된 에지 링 전압 제어 회로를 더 포함한다. 기판 전극은 기판에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 에지 링 전극은 에지 링에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 이들의 조합이 이루어진다. 기판 전압 제어 회로, 에지 링 전압 제어 회로, 또는 둘 모두는 전류 귀환 경로에 결합된 메인 펄서를 포함하고, 전류 귀환 경로는 전력 모듈 및 프로세싱 챔버에 결합되고, 여기서 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함한다.

[0007] 다른 실시예에서, 이온 에너지 분포를 제어하기 위한 장치가 제공된다. 이 장치는 기판 전압을 기판에 인가하기 위해 내부에 매립된 기판 전극을 갖는 기판 지지 부분을 갖는 본체를 갖는 기판 지지체를 포함한다. 본체는 기판 지지 부분에 인접하게 배치된 에지 링 부분을 더 포함하고, 에지 링 부분은 에지 링에 에지 링 전압을 인가하기 위해 내부에 매립된 에지 링 전극을 갖는다. 이 장치는 기판 전극에 결합된 기판 전압 제어 회로 및 에지 링 전극에 결합된 에지 링 전압 제어 회로를 더 포함한다. 기판 전극은 기판에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 에지 링 전극은 에지 링에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 이들의 조합이 이루어진다. 기판 전압 제어 회로, 에지 링 전압 제어 회로, 또는 둘 모두는 전력 모듈에 결합된 메인 펄서를 포함하고, 전력 모듈은 프로세싱 챔버에 결합되고, 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함한다.

[0008] 다른 실시예에서, 이온 에너지 분포를 제어하기 위한 장치가 제공된다. 이 장치는 기판 전압을 기판에 인가하기 위해 내부에 매립된 기판 전극을 갖는 기판 지지 부분을 갖는 본체를 갖는 기판 지지체를 포함한다. 본체는 기판 지지 부분에 인접하게 배치된 에지 링 부분을 더 포함하고, 에지 링 부분은 에지 링에 에지 링 전압을 인가하기 위해 내부에 매립된 에지 링 전극을 갖는다. 이 장치는 기판 전극에 결합된 기판 전압 제어 회로 및 에지 링 전극에 결합된 에지 링 전압 제어 회로를 더 포함한다. 기판 전극은 기판에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 에지 링 전극은 에지 링에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되고, 또는 이들의 조합이 이루어진다. 기판 전압 제어 회로, 에지 링 전압 제어 회로, 또는 둘 모두는 전력 모듈에 결합된 메인 펄서를 포함하고, 전력 모듈은 프로세싱 챔버에 결합되고, 여기서 전력 모듈은 기판 척킹(chucking) 및 바이어스(bias) 보상 모듈과 병렬이고, 여기서 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함한다.

[0009] 본 개시내용의 위에 인용된 특징들이 상세히 이해될 수 있도록, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이라는 점에 유의해야 한다.
[0010] 도 1은 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 프로세싱 챔버의 개략적인 단면도이다.
[0011] 도 2는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 프로세싱 챔버의 개략도이다.
[0012] 도 3a는 본 개시내용의 적어도 하나의 실시예에 따라 기판 상의 3 개의 상이한 바이어스 전압 파형들을 도시하는 예시적인 그래프이다.
[0013] 도 3b는 본 개시내용의 적어도 하나의 실시예에 따른 도 3a에 도시된 기판 상의 3 개의 상이한 바이어스 전압 파형들에 대한 IEDF 대 이온 에너지의 예시적인 플롯이다.
[0014] 도 4a는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 회로의 개략도이다.
[0015] 도 4b는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 회로의 개략도이다.
[0016] 도 4c는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 회로의 개략도이다.
[0017] 도 4d는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 회로의 개략도이다.
[0018] 도 5a는 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0019] 도 5b는 본 개시내용의 적어도 하나의 실시예에 따른 도 5a에 도시된 예시적인 개략 회로도에 대한 V2 전압 파형 및 기판 전압 파형의 예시적인 플롯이다.
[0020] 도 5c는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 제어 회로이다.
[0021] 도 5d는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 제어 회로이다.
[0022] 도 5e는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 톱니 형상의 전압 출력들을 도시한다.
[0023] 도 6a는 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0024] 도 6b는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 제어 회로이다.
[0025] 도 6c는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 제어 회로이다.
[0026] 도 7은 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0027] 도 8은 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0028] 도 9는 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0029] 도 10은 본 개시내용의 적어도 하나의 실시예에 따라 기판 지지 조립체의 전극들을 구동하기 위한 IEDF 폭 제어 회로를 예시하는 예시적인 개략 회로도이다.
[0030] 도 11은 본 개시내용의 적어도 하나의 실시예에 따른 IEDF 폭을 제어하는 방법의 흐름도이다.
[0031] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.

[0032] 본 개시내용의 실시예들은 일반적으로 기판의 플라즈마 프로세싱을 위한 장치 및 방법에 관한 것이고, 구체적으로 플라즈마 프로세싱 동안 이온 에너지 분포를 제어하기 위한 장치 및 방법에 관한 것이다. 본 명세서에 설명된 방법들 및 장치, 예를 들어, 회로들은 펄스 DC 전력 공급기의 전압 파형의 형상(예를 들어, 좁은, 또는 조정 가능한 폭)에 대한 제어를 가능하게 한다. 본 명세서에 설명된 실시예들은 예를 들어 단일 에너지 이온 가속(monoenergetic ion acceleration)을 포함하는 이온 에너지 분포 함수(IEDF)에 대한 제어를 추가로 가능하게 한다.

[0033] IEDF는 종횡비가 높은 피처를 에칭하기 위한 파라미터(parameter)이다. 전형적으로, 펄스 DC 바이어스들은 다음 메커니즘(mechanism)에 따라 사인파 RF 바이어스들과 비교할 때 더 좁은 IEDF를 제공할 수 있다. 이온들은 펄스 DC 기간 내에서 덜 시변하는 전기장에 의해 가속되기 때문에, 시스 내에서 이온들에 의해 얻어지는 에너지는 또한 사인파 RF 바이어스를 변화시킬 때보다 더 낮은 시간 변동을 나타낸다. 결과적으로, 펄스 DC 바이어스에 의해 가속된 이온들은 사인파 RF 바이어스보다 더 좁은 IEDF를 갖는다. 그러나, 벌크(bulk) 플라즈마로부터 기판으로의 이온 전류는 기판에서 전압 파형을 왜곡하고, 이온 에너지 분포를 확장시킨다. 여기에 설명된 방법들 및 장치는 예를 들어 이러한 이온 전류를 보상하고, 이온 에너지 분포의 폭을 능동적으로 제어할 수 있다.

[0034] 종래의 방법들 및 장치는 반복 제어 루프를 사용하여 이온 에너지 분포의 폭을 제어한다. 제어 알고리즘의 수렴 전에는, 플라즈마 파라미터들(예를 들어, 이온 전류, 시스 두께, 및 IEDF 폭)의 추정이 부정확하다. 또한, 반복들을 사용하여 IEDF의 폭을 제어하는 것은 느리고, 제어 알고리즘의 비-수렴을 초래할 수 있다.

[0035] 대조적으로, 본 명세서에 설명된 방법들 및 장치는 주어진 IEDF 폭을 달성하기 위해 이온 전류 및 보상 전류를 결정하기 위해, 반복 없이, 하나의 루프를 이용한다. 따라서, 본 명세서에 설명된 방법들 및 장치는 최신 기술보다 빠르게 IEDF의 원하는 상태, 예를 들어 좁은 IEDF에 도달한다. 이는 예를 들어 보상 전류의 솔루션을 결정할 때 반복을 사용하지 않기 때문이다.

[0036] 간략하게, 일부 실시예들에서, 기판 지지체는 본체를 포함하고, 본체는 기판 지지 부분 및/또는 에지 링 부분을 포함한다. 기판 전극은 기판에 기판 전압을 인가하기 위해 기판 지지 부분에 매립된다. 기판 전압 제어 회로는 기판 전극에 결합된다. 에지 링 부분은 에지 링에 에지 링 전압을 인가하기 위해 내부에 매립된 에지 링 전극을 포함한다. 에지 링 전압 제어 회로는 에지 링 전극에 결합된다. 적어도 하나의 성형 DC 펄스(shaped DC pulse) 소스가 기판 전압 제어 회로 및/또는 에지 링 전압 제어 회로에 결합된다. 기판 전압 회로 및/또는 에지 링 전압 제어 회로는 튜닝 가능하다(tunable). 예를 들어, 기판 전압 제어 회로 및/또는 에지 링 전압 제어 회로의 튜닝을 통한 전압 진폭의 조정은 이온 에너지 분포의 조정 및 제어를 발생시킨다.

[0037] 일부 실시예들에서, IEDF 폭의 제어 회로가 기판 지지체에 결합된다. IEDF 폭의 제어 회로는 메인 펄스 DC 전력 공급기 내부에 통합되거나, 또는 별도의 모듈로서, 또는 바이어스 보상 모듈을 갖는 통합 모듈로서 통합될 수 있다.

예시적인 프로세싱 시스템 구성들

[0038] 도 1은 본 개시내용의 적어도 하나의 실시예에 따른 프로세싱 챔버(100)의 개략적인 단면도이다. 프로세싱 챔버(100)는 본 명세서에 설명된 방식들을 실시하도록 구성된다. 이 실시예에서, 프로세싱 챔버는 RIE(reactive ion etch) 플라즈마 챔버와 같은 플라즈마 프로세싱 챔버이다. 일부 다른 실시예들에서, 프로세싱 챔버는 플라즈마 강화 증착 챔버, 예를 들어 플라즈마 강화 화학 기상 증착(PECVD) 챔버, 플라즈마 강화 물리 기상 증착(PEPVD) 챔버, 또는 플라즈마 강화 원자층 증착(PEALD) 챔버이다. 일부 다른 실시예들에서, 프로세싱 챔버는 플라즈마 처리 챔버, 또는 플라즈마 기반 이온 주입 챔버, 예를 들어 플라즈마 도핑(PLAD) 챔버이다.

[0039] 프로세싱 챔버(100)는 챔버 본체(101) 및 그 위에 배치된 리드(lid)(102)를 포함하고, 이들은 함께 내부 체적(124)을 정의한다. 챔버 본체(101)는 전형적으로 전기 접지(103)에 결합된다. 기판 지지 조립체(104)는 프로세싱 동안 그 위에 기판(105)을 지지하기 위해 내부 체적 내에 배치된다. 에지 링(106)은 기판 지지 조립체(104) 상에 포지셔닝(position)되고, 기판(105)의 주변을 둘러싼다. 프로세싱 챔버(100)는 또한 프로세싱 챔버(100) 내에서 반응 종의 플라즈마를 생성하기 위한 유도 결합 플라즈마 장치(107), 및 프로세싱 챔버(100)의 시스템들 및 서브시스템(subsystem)들을 제어하도록 적응된 제어기(108)를 포함한다. 일부 실시예들에서, 유도 결합 플라즈마 장치(107)는 접지된 샤워 헤드(shower head)로 교체될 수 있고, RF 전력이 기판 아래의 전극으로부터 전달되어 용량 결합 플라즈마를 생성한다.

[0040] 기판 지지 조립체(104)는 내부 체적(124)에 배치된다. 기판 지지 조립체(104)는 일반적으로 기판 지지체(152)를 포함한다. 기판 지지체(152)는 프로세싱될 기판(105)을 언더레이(underlay)하여 지지하도록 구성된 기판 지지 부분(154) 및 에지 링(106)을 지지하도록 구성된 에지 링 부분(156)을 포함하는 정전 척(chuck)(150)을 포함한다. 기판 지지 조립체(104)는 히터(heater) 조립체(169)를 추가적으로 포함할 수 있다. 기판 지지 조립체(104)는 또한 냉각 베이스(base)(131)를 포함할 수 있다. 냉각 베이스(131)는 대안적으로 기판 지지 조립체(104)로부터 분리될 수 있다. 기판 지지 조립체(104)는 지지 페데스탈(pedestal)(125)에 제거 가능하게 결합될 수 있다. 지지 페데스탈(125)은 챔버 본체(101)에 장착된다. 지지 페데스탈(125)은 선택적으로 설비 플레이트(plate)(180)를 포함할 수 있다. 기판 지지 조립체(104)는 기판 지지 조립체(104)의 하나 이상의 컴포넌트(component)들의 보수를 허용하기 위해 지지 페데스탈(125)로부터 주기적으로 제거될 수 있다. 리프팅 핀(lifting pin)들(146)은 기판 이송을 용이하게 하기 위해 종래에 알려진 바와 같이 기판 지지 조립체(104)를 통해 배치된다.

[0041] 설비 플레이트(180)는 정전 척(150) 및 냉각 베이스(131)로부터의 복수의 유체 연결부들을 수용하도록 구성된다. 설비 플레이트(180)는 또한 정전 척(150) 및 히터 조립체(169)로부터의 복수의 전기 연결부들을 수용하도록 구성된다. 복수의 전기 연결부들은 기판 지지 조립체(104)의 외부 또는 내부에서 연장될 수 있으며, 설비 플레이트(180)는 개개의 종단(terminus)에 대한 연결들을 위한 인터페이스(interface)를 제공한다.

[0042] 기판 전극(109)은 기판 지지 조립체(104)의 상부 표면(160) 상에 배치된 기판(105)에 기판 전압을 인가하기 위해 정전 척(150)의 기판 지지 부분(154) 내에 매립된다. 에지 링 부분(156)은 에지 링(106)에 에지 링 전압을 인가하기 위해 내부에 매립된 에지 링 전극(111)을 갖는다. 에지 링 IEDF 폭 제어 회로(155)가 에지 링 전극(111)에 결합된다. 기판 IEDF 폭 제어 회로(158)가 기판 전극(109)에 결합된다. 일 실시예에서, 제1 성형 DC 펄스 전압 소스(159)가 에지 링 IEDF 폭 제어 회로(155) 및 기판 IEDF 폭 제어 회로(158) 중 하나 또는 둘 모두에 결합된다. 다른 실시예에서, 도 1에 도시된 바와 같이, 제1 성형 DC 전압 소스(159)는 에지 링 IEDF 폭 제어 회로(155)에 결합되고, 제2 성형 DC 전압 소스(161)는 기판 IEDF 폭 제어 회로(158)에 결합된다. 에지 링 IEDF 폭 제어 회로(155) 및 기판 IEDF 폭 제어 회로(158)는 독립적으로 튜닝 가능하다. 기판 전극(109)은 프로세싱 동안 정전 척(150)으로 기판(105)을 상부 표면(160)에 척킹하는 것을 용이하게 하기 위해 척킹 전력 소스(115)에 추가로 결합된다.

[0043] 유도 결합 플라즈마 장치(107)는 리드(102) 위에 배치되고, RF 전력을 프로세싱 챔버(100) 내의 가스들에 유도 결합하여 플라즈마(116)를 생성하도록 구성된다. 유도 결합 플라즈마 장치(107)는 리드(102) 위에 배치된 제1 코일(coil)(118) 및 제2 코일(120)을 포함한다. 각각의 코일(118, 120)의 상대 포지션(position), 직경들의 비, 및/또는 각각의 코일(118, 120)의 턴(turn)들의 개수는 형성되는 플라즈마(116)의 프로파일(profile) 또는 밀도를 제어하기 위해 각각 원하는 대로 조정될 수 있다. 제1 및 제2 코일들(118, 120) 각각은 RF 피드(feed) 구조(123)를 통해 정합 네트워크(network)(122)를 통해 RF 전력 공급기(121)에 결합된다. RF 전력 공급기(121)는 예시적으로 50 kHz 내지 13.56 MHz 범위의 튜닝 가능한 주파수에서 최대 약 4000 W(그러나 약 4000 W로 제한되지 않음)를 생성할 수 있지만, 다른 주파수들 및 전력들이 특정 애플리케이션(application)들에 대해 원하는 대로 사용될 수 있다.

[0044] 일부 예들에서, 분할 커패시터와 같은 전력 분할기(126)는 개개의 제1 및 제2 코일들(118, 120)에 제공되는 RF 전력의 상대적인 양을 제어하기 위해 RF 피드 구조(123)와 RF 전력 공급기(121) 사이에 제공될 수 있다. 다른 실시예들에서, 용량 결합 플라즈마 장치(도시되지 않음)가 리드(102) 위에서 사용될 수 있다. 프로세싱 챔버(100)의 내부를 가열하는 것을 용이하게 하기 위해 히터 요소(128)가 리드(102) 상에 배치될 수 있다. 히터 요소(128)는 리드(102)와 제1 및 제2 코일들(118, 120) 사이에 배치될 수 있다. 일부 예들에서, 히터 요소(128)는 저항 가열 요소를 포함하고, 원하는 범위 내에서 히터 요소(128)의 온도를 제어하기에 충분한 에너지를 제공하도록 구성된 AC 전력 공급기과 같은 전력 공급기(130)에 결합된다.

[0045] 작동 중에, 반도체 기판 또는 플라즈마 프로세싱에 적합한 다른 기판과 같은 기판(105)은 기판 지지 조립체(104) 상에 배치된다. 기판 리프트 핀들(146)은 기판 지지 조립체(104) 상에 기판(105)의 이송을 돕기 위해 기판 지지 조립체(104)에 이동 가능하게 배치된다. 기판(105)의 포지셔닝 후에, 프로세스 가스들이 가스 패널(panel)(132)로부터 유입 포트(port)들(134)을 통해 챔버 본체(101)의 내부 체적(124) 내로 공급된다. 프로세스 가스들은 RF 전력 공급기(121)로부터의 전력을 제1 및 제2 코일들(118, 120)에 인가함으로써 프로세싱 챔버(100)에서 플라즈마(116)로 점화된다. 프로세싱 챔버(100)의 내부 체적(124) 내의 압력은 밸브(valve)(136) 및 진공 펌프(138)를 사용하여 제어될 수 있다.

[0046] 프로세싱 챔버(100)는 프로세싱 동안 프로세싱 챔버(100)의 동작을 제어하기 위해 제어기(108)를 포함한다. 제어기(108)는 중앙 프로세싱 유닛(CPU)(140), 메모리(142), 및 CPU(140)를 위한 지원 회로들(144)을 포함하고, 프로세싱 챔버(100)의 컴포넌트들의 제어를 용이하게 한다. 제어기(108)는 다양한 챔버들 및 서브 프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 메모리(142)는 본 명세서에 설명된 방식으로 프로세싱 챔버(100)의 동작을 제어하기 위해 실행되거나 또는 호출될 수 있는 소프트웨어(소스 또는 목적 코드(object code))를 저장한다. 제어기(108)는 제1 성형 DC 전압 소스(159), 제2 성형 DC 전압 소스(161), 에지 링 IEDF 폭 제어 회로(155), 및 기판 IEDF 폭 제어 회로(158)를 제어하도록 구성된다.

[0047] 도 2는 본 개시내용의 적어도 하나의 실시예에 따른 프로세싱 챔버(200)의 개략도이다. 프로세싱 챔버(200)는 본 명세서에 설명된 방식들을 실시하도록 구성된다. 프로세싱 챔버(100)와 마찬가지로, 프로세싱 챔버(200)는 위에서 설명된 것들과 같은 플라즈마 프로세싱 챔버이다.

[0048] 프로세싱 챔버(200)는 도 1에 설명된 바와 같이 기판 지지 조립체(104) 상에 배치된 기판(105)을 포함한다. 에지 링(106)은 기판 지지 조립체(104) 상에 포지셔닝되고, 기판(105)의 주변을 둘러싼다. 도시되지는 않았지만, 용량 결합 플라즈마 장치가 기판 위에(전형적으로 챔버 리드 위에) 배치된다. 용량 결합 플라즈마 장치는 용량 결합 플라즈마를 생성하기 위해 기판 아래의 전극으로부터 RF 전력이 전달되는 샤워헤드 및 이온 억제기를 포함할 수 있다. 제어기(108)는 프로세싱 챔버의 시스템들 및 서브시스템들을 제어하도록 적응된다. 제어기(108)는 중앙 프로세싱 유닛(CPU)(140), 메모리(142), 및 CPU(140)를 위한 지원 회로들(144)을 포함하고, 프로세싱 챔버(100)의 컴포넌트들의 제어를 용이하게 한다. 제어기(108)는 다양한 챔버들 및 서브 프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 메모리(142)는 본 명세서에 설명된 방식으로 프로세싱 챔버(100)의 동작을 제어하기 위해 실행되거나 또는 호출될 수 있는 소프트웨어(소스 또는 목적 코드)를 저장한다. 제어기(108)는 제1 성형 DC 전압 소스(159), 제2 성형 DC 전압 소스(161), 에지 링 IEDF 폭 제어 회로(155), 및/또는 기판 IEDF 폭 제어 회로(158)를 제어하도록 구성된다. 아래에서 논의되는 도 4a 내지 도 4d는 IEDF 폭 제어 모듈을 펄서들에 연결하는 상이한 구성들을 도시한다.

[0049] 기판 지지 조립체(104), 설비 플레이트(180), 기판 전극(109), 및 에지 링 전극(111)은 도 1에서 논의된 것과 동일할 수 있다. 에지 링 IEDF 폭 제어 회로(155)는 에지 링 전극(111)에 결합된다. 기판 IEDF 폭 제어 회로(158)는 기판 전극(109)에 결합된다. 일 실시예에서, 제1 성형 DC 펄스 전압 소스(159)는 에지 링 IEDF 폭 제어 회로(155) 및 기판 IEDF 폭 제어 회로(158) 중 하나 또는 둘 모두에 결합된다. 다른 실시예에서, 제1 성형 DC 전압 소스(159)는 에지 링 IEDF 폭 제어 회로(155)에 결합되고, 제2 성형 DC 전압 소스(161)는 기판 IEDF 폭 제어 회로(158)에 결합된다. 에지 링 IEDF 폭 제어 회로(155) 및 기판 IEDF 폭 제어 회로(158)는 독립적으로 튜닝 가능하다. 기판 전극(109)은 프로세싱 동안 정전 척(150)으로 기판(105)을 상부 표면(160)에 척킹하는 것을 용이하게 하기 위해 척킹 전력 소스(115)에 추가로 결합된다.

[0050] 프로세싱 챔버(200)의 작동 및 기판(105)의 프로세싱은 프로세싱 챔버(100)의 방식과 유사한 방식으로 수행될 수 있다. 일부 실시예들에서, 프로세싱 시스템 구성은 기판에 도달하는 플라즈마 여기 종의 유형 및 양을 제어하기 위해 프로세싱 챔버 내부에 포지셔닝된 이온 억제기를 포함한다. 일부 실시예들에서, 이온 억제기 유닛은 플라즈마 생성 유닛의 전극으로도 작용할 수 있는 천공된 플레이트이다. 이들 및 다른 실시예들에서, 이온 억제기는 기판과 접촉하는 반응 영역에 가스들 및 여기된 종을 분배하는 샤워헤드일 수 있다. 일부 실시예들에서, 이온 억제는 천공된 플레이트 이온 억제기 및 샤워헤드에 의해 구현되며, 이들 모두는 플라즈마 여기 종이 반응 영역에 도달하기 위해 통과한다.

[0051] 성형 DC 전압 소스(159)에 의해 기판(또는 웨이퍼(wafer))에 전압이 인가되면, 파형이 발생한다. 도 3a는 상이한 바이어스 전압 파형들을 도시한다. 파형은 2 개의 스테이지(stage)들: 이온 전류 스테이지 및 시스 붕괴 스테이지를 포함한다. 이온 전류 스테이지의 시작에서, 웨이퍼 전압의 강하는 기판에 양 이온들을 가속시키는 기판 위의 고전압 시스를 생성한다. 양 이온들은 기판 표면 상에 양 전하를 증착하고, 점진적으로 기판 전압을 양으로 증가시키는 경향이 있다. 성형 DC 전압 소스(159)에 의해 구형파가 공급되면, 기판을 향한 이온 전류는 트레이스(trace)(305)에 의해 도시된 바와 같이 기판 전압의 양의 기울기를 생성한다. 이온 전류 페이즈(phase)의 시작과 종료 사이의 전압 차이가 IEDF 폭을 결정한다. 전압 차이가 클수록, IEDF 폭이 넓어진다(도 3b). 단일 에너지 이온들 및 더 좁은 IEDF 폭을 달성하기 위해, 이온 전류 페이즈에서 기판 전압 파형(예를 들어, 트레이스(310))을 평평하게 하는 동작들이 수행된다. 일부 실시예들에서, 트레이스(315)의 기판 파형에 의해 도시된 바와 같이, 특정 IEDF 폭을 달성하기 위해 전압이 인가될 수 있다.

[0052] 이온 전류 스테이지의 종료에서, 기판 전압이 벌크 플라즈마 전압으로 상승하고 시스는 붕괴되어, 전자들이 플라즈마로부터 기판 표면으로 이동하고 기판 표면의 양 전하들을 중화시킨다. 결과적으로, 기판의 표면은 다음 사이클을 위해 재설정된다.

[0053] 일부 실시예들에서, 제1 및 제2 성형 DC 전압 소스들(159 및 161)은 포지티브(positive) 펄서들이다. 포지티브 펄서들은 시스 붕괴 스테이지에 해당하는 양 전압의 펄스들을 생성한다. 각각의 포지티브 펄스가 꺼지면, 이온 전류 스테이지가 시작된다. 일부 실시예들에서, 제1 및 제2 성형 DC 전압 소스들(159 및 161)은 네거티브(negative) 펄서들이다. 네거티브 펄서들은 이온 전류 스테이지에 해당하는 음 전압의 펄스들을 생성한다. 각각의 네거티브 펄스가 꺼지면, 시스 붕괴 스테이지가 시작된다.

예시적인 회로들

[0054] 도 4a는 예시적인 회로(465)의 개략도이다. 아래에 설명되는 바와 같이, 일부 실시예들에서, 도 4a에 예시된 예시적인 회로는 도 5a 및 도 6a의 회로도에 대응한다. 도 5a 및 도 6a는 예를 들어 제2 전력 모듈의 회로부에 의해 상이하다.

[0055] 예시적인 회로(465)는 직렬 인덕터(inductor)(468) 및 저항기(469)를 통해 제2 전력 모듈(470)에 직렬로 결합된 펄스 DC 전력 공급기(466)를 포함한다. 제2 전력 모듈(470)은 이온 에너지 분포 함수(IEDF)의 폭을 변조한다. 선택적 차단 커패시터(471)가 플라즈마 챔버 부하(472)와 회로(465)의 나머지 부분 사이에 존재할 수 있다. 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 구현될 수 있는 도시되지 않은 제어기는 도 4a에 나타낸 다양한 컴포넌트들을 제어하기 위해 이용된다.

[0056] 성형 DC 전력 공급기(466)는 2 개의 전압 레벨(level)들 ― 저전압 레벨 및 고전압 레벨을 갖는 전압 파형을 생성한다. 저전압 레벨은 이온 전류 스테이지에 해당한다. 고전압 레벨은 시스 붕괴 스테이지에 해당한다. 이온 전류 스테이지에서, 제2 전력 모듈(470)은, 도 3a에서 트레이스들(305, 310 및 315)로서 도시된, 전압 대 시간의 기울기를 변조한다. 상이한 기울기들은 도 3b에 도시된 바와 같이 상이한 IEDF 폭들을 발생시킨다. 가장 평평한 기울기(트레이스(305), 도 3a)는 도 3b에서 가장 좁은 IEDF 폭에 해당한다.

[0057] 도 4b는 예시적인 회로(475)의 개략도이다. 도시된 바와 같이, 도 4b는 직렬 인덕터(468) 및 저항기(469)를 스위치(479)로 대체하는 것에 의해 도 4a와 상이하다. 스위치(479)는 펄스 DC 전력 공급기(476) 및 제2 전력 모듈(478)과 직렬로 연결된다. 이온 전류 스테이지 동안, 스위치(479)는 폐쇄된다. 시스 붕괴 스테이지 동안, 스위치는 개방되거나 또는 폐쇄될 수 있다. 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 구현될 수 있는 도시되지 않은 제어기가 도 4b에 나타낸 다양한 컴포넌트들을 제어하기 위해 이용된다.

[0058] 도 4c는 예시적인 회로(485)의 개략도이다. 아래에 설명되는 바와 같이, 일부 실시예들에서, 도 4c에 예시된 예시적인 회로(485)는 도 7 및 도 8의 회로도들에 대응한다. 예시적인 회로(485)는 접지에 결합된 성형 DC 전압 소스(486)를 포함한다. 선택적 차단 커패시터(487)가 성형 DC 전압 소스(486)와 제2 전력 모듈(488) 사이에 존재할 수 있다. 제2 전력 모듈(488)은 IEDF의 폭을 변조한다. 제2 전력 모듈(488)은 플라즈마 챔버 부하(489)에 추가로 결합된다. 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 구현될 수 있는 도시되지 않은 제어기가 도 4c에 나타낸 다양한 컴포넌트들을 제어하기 위해 이용된다.

[0059] 성형 DC 전압 소스(486)는 2 개의 전압 레벨들 ― 저전압 레벨 및 고전압 레벨을 갖는 전압 파형을 생성한다. 저전압 레벨은 이온 전류 스테이지에 해당한다. 고전압 레벨은 시스 붕괴 스테이지에 해당한다. 이온 전류 스테이지에서, 제2 전력 모듈(488)은 시간에 대한 전압 기울기를 생성한다. 기판 상의 결과적인 전압 파형은 성형 DC 전압 소스(486)와 변조될 수 있는 제2 전력 모듈(488)의 출력 전압의 합이며, 이에 따라 IEDF 폭은 변조된다.

[0060] 도 4d는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 회로(490)의 개략도이다. 아래에 설명되는 바와 같이, 일부 실시예들에서, 예시적인 회로(490)는 도 9 및 도 10의 회로도들에 대응한다. 예시적인 회로(490)는 접지에 결합된 성형 DC 전압 소스(491), 제2 전력 모듈(492), 및 기판 척킹 및 바이어스 보상 모듈(493)을 포함한다. 스위치(495)가 기판 척킹 및 바이어스 보상 모듈(493)과 직렬로 연결된다. 제2 전력 모듈(492) 및 기판 척킹 및 바이어스 보상 모듈(493)은 병렬로 연결되며, 일 단부는 성형 DC 전압 소스(491)에 결합되고 다른 단부는 플라즈마 챔버 부하(494)에 결합된다. 제2 전력 모듈(492)은 IEDF의 폭을 변조한다. 제2 전력 모듈(492) 및 기판 척킹 및 바이어스 보상 모듈(493)은 플라즈마 챔버 부하(494)에 추가로 결합된다. 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에 의해 구현될 수 있는 도시되지 않은 제어기는 도 4d에 나타낸 다양한 컴포넌트들을 제어하기 위해 이용된다.

[0061] 성형 DC 전압 소스(491)는 2 개의 전압 레벨들 ― 저전압 레벨 및 고전압 레벨을 갖는 전압 파형을 생성한다. 저전압 레벨은 이온 전류 스테이지에 해당한다. 고전압 레벨은 시스 붕괴 스테이지에 해당한다. 이온 전류 스테이지에서, 제2 전력 모듈(492)은 시간에 대한 전압 기울기를 생성한다. 기판 상의 결과적인 전압 파형은 성형 DC 전압 소스(491)와 변조될 수 있는 제2 전력 모듈(492)의 출력 전압의 합이고, 이에 따라 IEDF 폭이 변조된다. 스위치(495)는 척킹 및 바이어스 보상 모듈(493)이 플라즈마 챔버 부하의 전압을 변조하지 않도록 이온 전류 스테이지에서 개방된다. 시스 붕괴 스테이지에서, 스위치(495)는 폐쇄되고, 척킹 및 바이어스 보상 모듈(493)은 기판 척킹 전압을 설정점으로 재설정한다.

[0062] 도 5a는 기판 지지 조립체(104)의 기판 전극(109) 및/또는 에지 링 전극(111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(500)의 실시예를 예시하는 개략적인 회로도이다. 회로(500)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹(droop)에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 전압 소스(159, 161)일 수 있다. 메인 펄서(502)는 전류 귀환 경로(503)에 결합된다. 전류 귀환 경로(503)는 저항기(506)와 직렬로 IEDF 폭 제어 모듈(508)(예를 들어, 도 4a 및 도 4b의 제2 전력 모듈)에 결합된 인덕터(504)를 포함한다. IEDF 폭 제어 모듈(508)은 이온 에너지 분포 함수(IEDF) 폭을 변조한다.

[0063] IEDF 폭 제어 모듈(508)은 스위치(512)와 병렬로 결합된 트랜지스터-트랜지스터 로직(TTL) 신호(510), 선택적 다이오드(514), 접지(517)에 결합된 선택적 커패시턴스(516), 및 제3 성형 DC 펄스 전압 소스(518)를 포함하는 회로로서 모델링될 수 있다. 다이오드(514)는 스위치(512) 및 제3 성형 DC 펄스 전압 소스(518)를 보호하기 위한 플라이백(flyback) 다이오드이다. 일부 실시예들에서, 커패시턴스(520)는 전류 귀환 경로(503)와 챔버 커패시턴스(536) 사이에 존재한다. 커패시턴스(536)는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스(impedance)일 수 있다. 일부 실시예들에서, 커패시턴스는 또한 기판 척킹 및 바이어스 보상 모듈(522)에 결합된다.

[0064] 기판 척킹 및 바이어스 보상 모듈(522)은 저항기(526)에 직렬로 결합된 다이오드(524), 및 DC 전압 소스(528), 및 커패시턴스(532) 및 접지(534)에 직렬로 결합된 저항기(530)을 포함하는 회로이다. 커패시턴스(536)는 부유 커패시턴스(538) 및 플라즈마 시스(540)에 추가로 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은 부유 커패시턴스(538)에 추가로 결합된다. 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델). 일부 실시예들에서, 전류 귀환 경로의 직렬 인덕터(504) 및 저항기(506)는 스위치(179)(도 4b)로 대체될 수 있다. 스위치(179)는 이온 전류 스테이지 동안 폐쇄된다.

[0065] 사용 시에, 도 5a에 예시된 구성에 대해, 제3 성형 DC 펄스 전압 소스(518)는 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브(knob)로서 작용한다. 스위치(512)는, 도 5b의 플롯(550)에 도시된 바와 같이, 메인 펄서(502)와 동기화된 TTL 신호(510)에 의해 제어된다. 스위치(512)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(512)는 전류 귀환 경로(503)를 접지에 연결하기 위해 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지될 수 있다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(512)는 제3 성형 DC 펄스 전압 소스(518)가 이온 전류 스테이지 동안 IEDF를 변조하게 기능하도록 개방될 수 있다. 선택적인 커패시턴스(516)는 제3 성형 DC 펄스 전압 소스(518)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다. 커패시턴스(542)는 상이한 프로세스 조건들에서 상이한 플라즈마 시스 커패시턴스이고, 전류 소스(544)는 역시 가변적인 기판을 향한 이온 전류이다. 커패시턴스(536) 및 부유 커패시턴스(538)는 챔버와 관련된 커패시턴스들이며, 일정하다. 커패시턴스(520)는 차단 커패시터이며, 또한 일정하다.

[0066] 도 5c 및 도 5d에 도시된 바와 같이, 이온 전류 스테이지 동안 그리고 IEDF 폭 제어 모듈(508)(도 5a)이 기판 또는 에지 링 파형을 능동적으로 제어하고 있을 때, 회로 모델의 활성 컴포넌트들은 이온 전류(544)(I0), 시스 커패시턴스(542)(C1), 챔버 커패시턴스(536)(C2), 부유 커패시턴스(538)(C3), 차단 커패시턴스(520)(C4), 및 제3 성형 DC 펄스 전압 소스(518)(V1)와 병렬인 선택적 커패시턴스(516)(C5)를 포함한다. 전류 귀환 경로의 인덕터(504) 및 저항기(506)는 IEDF 폭 변조에 거의 영향을 미치지 않기 때문에, 인덕터(504) 및 저항기(506)는 도 5c의 제어 회로(560) 및 도 5d의 제어 회로(570)에서 단락으로 취급된다.

[0067] IEDF를 확장시키기 위한 고유 인자는, 기판의 전압이 점진적으로 증가하고 기판에 충돌하는 이온 에너지가 감소하도록(예를 들어, 도 3a의 트레이스(305)) 기판 상에 양 전하들을 증착하는 이온 전류(I0)이다. IEDF 확장의 양은, 예를 들어, 제어 회로들(560, 570)에서의 이온 전류(I0), 시스 커패시턴스(C1), 및/또는 챔버와 연관된 다른 커패시턴스들(C2, C3 및 C4) 및 전력 공급 모듈(V1 및 C5)에 따라 달라진다. IEDF 확장의 이온 전류 효과를 보상하고 그리고/또는 IEDF 폭의 능동 제어를 갖기 위해, 이 제어 회로(도 5c)의 모든 컴포넌트들의 값들이 결정된다. 챔버 및 전력 공급 모듈과 연관된 커패시턴스들(C2 내지 C5)은 제품 사양 시트 또는 챔버 부품 치수들을 사용한 추정에 의해, 또는 멀티미터(multimeter)를 사용하여 임피던스를 직접 측정하거나, 또는 S-파라미터 또는 Z-파라미터 측정들로부터 커패시턴스 값을 추출하는 것과 같은 사전 측정에 의해 결정될 수 있다. 이온 전류(I0) 및 시스 커패시턴스(C1)는 변하는 플라즈마 프로세스 조건들에서 변하며, 플라즈마 프로세스 동안 실시간 측정을 통해 결정된다. 성형 DC 펄스 전압 소스(V1)는 톱니 형상의 전압 출력을 갖는다(도 5e). 전압 출력의 기울기(dV1/dt)는 이온 전류(I0) 및 시스 커패시턴스(C1)를 결정하고, 및/또는 IEDF 폭을 변조하기 위해 변경될 수 있다. 도 5a의 구성에서, 트레이스(584)가 도시하는 바와 같이, 시스 붕괴 스테이지에서 성형 DC 펄스 전압 소스(V1)의 출력 전압은 0 이다. 트레이스들(582 및 586)은 아래에서 논의되는 바와 같이 성형 DC 펄스 전압 소스(V1)에 대한 다른 가능한 파형을 도시한다.

[0068] IEDF 변조 방법은 2 개의 부분들: (1) 이온 전류(I0) 및 시스 커패시턴스(C1)를 결정하는 단계, 및 (2) 목표 IEDF 폭을 달성하기 위해 성형 DC 펄스 전압 소스의 기울기(dV1/dt)를 결정하는 단계를 포함한다. 기판(105) 또는 에지 링(106)에 전력을 공급하는 성형 DC 전압 소스(159 또는 161) 및 톱니형의(saw-like) 전압 소스(V1)를 사용하면, 기판 또는 에지 링에서의 IEDF 폭은 이온 전류 스테이지의 시작부터 종료까지 기판 또는 에지 링 전압의 변화이다(도 3a 및 도 3b). 도 5c의 제어 회로(560) 및 도 5d의 제어 회로(570)에서, IEDF 폭은 이온 전류 스테이지의 시작부터 종료까지의 시스 커패시턴스(C1)에 걸리는 전압의 변화에 해당하며, 이는 시스 커패시턴스(C1)를 통하는 충전 또는 방전 전류(I1)에 의해 결정된다:

ΔV = I1*T/C1 (1)

여기서 ΔV는 IEDF 폭이고, T는 이온 전류 스테이지의 지속 시간(time duration)이다. 목표 IEDF 폭(ΔV)을 얻기 위해, 시스 커패시턴스(C1) 및 시스 커패시턴스를 통한 원하는 전류(I1)가 결정되어야 한다.

[0069] 시스 커패시턴스(C1) 및 이온 전류(I0)를 결정하기 위해, 제어 회로에서의 전류들과 전압들의 관계들이 분석된다. 도시된 바와 같이, 커패시터들(C1 내지 C4)을 통과하는 전류들은 I1 내지 I4로 지칭되며, 회로도의 화살표들은 양의 방향을 가리킨다. 키르히호프(Kirchhoff)의 전류 법칙에 기초하여, 이온 전류(I0)는 커패시터들(C1 및 C2)을 통한 전류들의 합과 같다:

I0 = I1 + I2 (2)

[0070] 커패시터(C2)를 통한 전류는 커패시터들(C3 및 C4)을 통한 전류들의 합과 같다:

I2 = I3 + I4 (3)

[0071] 키르히호프의 전압 법칙에 기초하여, C1, C2 및 C3의 폐쇄 루프의 전압 합은 0 이다. C1, C2 및 C3의 전압 합의 시간 미분도 또한 0 이다. 커패시터들(C2 및 C3)의 교차점에서 전압을 V3으로 표시한다. 커패시터(C3)에 걸리는 전압의 시간 미분은 dV3/dt = I3/C3이다. 커패시터들(C1 및 C2)에 대해서도 유사한 관계들이 존재하며, 키르히호프의 전압 법칙은 방정식 (4)를 제공한다:

I1/C1 = I2/C2 + I3/C3 (4)

[0072] 커패시터들(C3 및 C4) 및 전압 소스(V1)의 폐쇄 루프에 키르히호프의 전압 법칙을 적용하면 방정식 (5)가 제공된다:

I3/C3 = I4/C4 + dV1/dt (5)

[0073] 방정식들 (2) 내지 (5)에서, C2, C3 및 C4는 제품 사양 시트 또는 챔버 부품 치수들을 기초로 한 추정에 의해, 또는 멀티미터를 사용하여 임피던스를 직접 측정하거나, 또는 S-파라미터 또는 Z-파라미터 측정들로부터 커패시턴스 값을 추출하는 것과 같은 사전 측정에 의해 사전에 결정된다. 전류(I4)는 전류 프로브(probe)들 및/또는 통합 전압-전류(VI) 센서들과 같은 센서들에 의해 직접 측정될 수 있다. 전압(V3)은 전압 프로브들 및/또는 통합 VI 센서들과 같은 센서들에 의해 직접 측정될 수 있다. 전류(I3)는 I3 = C3*dV3/dt로 계산될 수 있다. 전압 기울기(dV1/dt)는 0 또는 1 볼트/나노초(V/nsec)와 같이 사용자 제어될 수 있고 알려져 있다. 성형 DC 펄스 전압 소스(V1)를 2 개의 상이한 기울기들(dV1/dt 및 dV1'/dt)로 설정함으로써, 전류들(I4, I4') 및 전압의 시간 미분들(dV3/dt, dV3'/dt)이 결정될 수 있다. 2 개의 기울기들(dV1/dt 및 dV1'/dt)에서 방정식들 (2) 내지 (5)의 세트는 8 개의 방정식들을 형성하고, 이 방정식들을 풀어 시스 커패시턴스를 제공할 수 있고:

(6)

그리고 이온 전류를 제공할 수 있다:

(7)

[0074] 목표 IEDF 폭(ΔV)을 얻기 위해, 시스 커패시터(C1)를 통한 총 전류는 다음과 같다:

I1 = C1*ΔV/T (8)

[0075] 방정식들 (6) 내지 (8)을 방정식들 (2) 내지 (5)에 대입하면 IEDF 폭(ΔV)을 달성하기 위한 톱니형의 전압 소스(V1)의 전압 기울기가 제공된다:

(9)

[0076] 가장 좁은 IEDF(ΔV=0)의 경우, 톱니형의 전압 소스(V1)의 전압 기울기는 다음과 같다:

(10)

[0077] 도 6a는 기판 지지 조립체(104)의 기판 전극(109) 및/또는 에지 링 전극(111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(600)의 실시예를 예시하는 개략적인 회로도이다. 회로(600)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 전압 소스(159, 161)일 수 있다. 메인 펄서(502)는 전류 귀환 경로(503)에 결합된다. 전류 귀환 경로(503)는 저항기(506)와 IEDF 폭 제어 모듈(602)(예를 들어, 도 4a 및 도 4b의 제2 전력 모듈)에 직렬로 결합된 인덕터(504)를 포함한다. IEDF 폭 제어 모듈(602)은 IEDF 폭을 변조한다. 도 5a의 구성과 상이한 IEDF 폭 제어 모듈(602)은 스위치(512)와 병렬로 결합된 TTL 신호(510), 다이오드(514), 접지(517)에 연결된 선택적 커패시턴스(516), 및 저항기(606)에 직렬로 결합된 DC 전압 소스(604)를 포함하는 회로로서 모델링될 수 있다. 다이오드(514)는 스위치(512) 및 DC 전압 소스(604)를 보호하기 위한 플라이백 다이오드이다. 일부 실시예들에서, 차단 커패시턴스(520)는 전류 귀환 경로(503)와 챔버 커패시턴스(536) 사이에 존재한다. 커패시턴스(536)는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스일 수 있다. 일부 실시예들에서, 기판 척킹 및 바이어스 보상 모듈(522)이 또한 차단 커패시턴스(520) 및 챔버 커패시턴스(536)에 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은 부유 커패시턴스(538)에 추가로 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은, 저항기(526)에 직렬로 결합된 다이오드(524), 및 DC 전압 소스(528), 및 커패시턴스(532) 및 접지(534)에 직렬로 결합된 저항기(530)을 포함하는 회로이다.

[0078] 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델).

[0079] 사용 시, 도 6a에 예시된 구성의 경우, 제3 성형 DC 펄스 전압 소스(518)가 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용하는 도 5a의 구성과 다르게, DC 전압 소스(604)는 저항기(606)와 함께 이온 전류 스테이지에서 기판 또는 에지 링 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용한다. 스위치(512)는 도 5b에 도시된 바와 같이 메인 펄서(502)와 동기화된 TTL 신호(510)에 의해 제어될 수 있다. 스위치(512)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(512)는 전류 귀환 경로(503)를 접지에 연결하기 위해 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지될 수 있다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(512)가 개방되어, DC 전압 소스(604)는 이온 전류 스테이지에서 IEDF를 변조하도록 기능한다. 선택적 커패시턴스(516)는 DC 전압 소스(604)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다. 커패시턴스(542)는 플라즈마 시스 커패시턴스이고 가변적이다. 전류 소스(544)는 기판을 향한 이온 전류이며 또한 변한다. 커패시턴스(536)는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 커패시턴스일 수 있다. 커패시턴스(538)는 기판 전극(109)과 접지 사이, 또는 에지 링 전극(111)과 접지 사이의 커패시턴스일 수 있다. 커패시턴스(520)는 차단 커패시터이고 또한 일정하다.

[0080] 도 6b 및 도 6c에 도시된 바와 같이, 이온 전류 스테이지 동안 그리고 IEDF 폭 제어 모듈(602)(도 6a)이 기판 또는 에지 링 파형을 능동적으로 제어하고 있을 때, 회로 모델의 활성 컴포넌트들은 이온 전류(544)(I0), 시스 커패시턴스(542)(C1), 챔버 커패시턴스(536)(C2), 부유 커패시턴스(538)(C3), 차단 커패시턴스(520)(C4), 및 DC 전압 소스(604)(V0) 및 저항기(606)(R)와 병렬인 선택적 커패시턴스(516)(C5)를 포함한다. 전류 귀환 경로의 인덕터(504) 및 저항기(506)는 IEDF 폭 변조에 거의 영향을 미치지 않기 때문에, 인덕터(504) 및 저항기(506)는 도 6b의 제어 회로(650) 및 도 6c의 제어 회로(660)에서 단락으로 취급된다. 도 6a의 제어 회로는 도 6b에 도시되어 있는 한편 아래에서 설명되는 도 7의 제어 회로는 도 6c에 도시되어 있다.

[0081] IEDF를 확장시키기 위한 고유 인자는, 기판의 전압이 점진적으로 증가하고 기판에 충돌하는 이온 에너지가 감소하도록(도 3a의 트레이스(305)) 기판 상에 양 전하들을 증착하는 이온 전류(I0)이다. IEDF 확장의 양은, 예를 들어, 각각, 도 6b 및 도 6c의 제어 회로(650) 및 제어 회로(660)에서의 이온 전류(I0), 시스 커패시턴스(C1) 및 챔버와 연관된 다른 커패시턴스(C2, C3 및 C4), 및 전력 공급 모듈(V0, R 및 C5)에 따라 달라진다. IEDF 확장의 이온 전류 효과를 보상하고 IEDF 폭의 능동 제어를 갖기 위해, 제어 회로(650) 및 제어 회로(660)의 모든 컴포넌트들의 값들이 결정된다. 챔버 및 전력 공급 모듈과 연관된 커패시턴스들(C2 내지 C5)은 제품 사양 시트 또는 챔버 부품 치수들을 사용한 추정에 의해, 또는 멀티미터를 사용하여 임피던스를 직접 측정하거나, 또는 S-파라미터 또는 Z-파라미터 측정들로부터 커패시턴스 값을 추출하는 것과 같은 사전 측정에 의해 결정될 수 있다. 저항기(R)는 또한 제품 사양 시트 또는 멀티미터를 사용한 직접 측정에 의해 사전에 결정된다. 이온 전류(I0) 및 시스 커패시턴스(C1)는 변하는 플라즈마 프로세스 조건들에서 변하며, 플라즈마 프로세스 동안 실시간 측정에 의해 결정된다. DC 전압 소스(V0)는 능동 제어 노브이며, 이온 전류(I0)를 결정하고, 시스 커패시턴스(C1)를 결정하고, 및/또는 IEDF 폭을 변조하기 위해 변경될 수 있다.

[0082] IEDF 변조 방법은 2 개의 부분들: (1) 이온 전류(I0) 및 시스 커패시턴스(C1)를 결정하는 단계, 및 (2) 목표 IEDF 폭을 달성하기 위한 DC 전압(V0)을 결정하는 단계를 포함한다. IEDF 폭은 이온 전류 스테이지의 시작부터 종료까지의 기판 또는 에지 링 전압의 확산이다(도 3a 및 도 3b). 도 6b의 제어 회로(650) 및 도 6c의 제어 회로(660)에서, IEDF 폭은 이온 전류 스테이지의 시작부터 종료까지 시스 커패시턴스(C1)에 걸리는 전압의 변화에 해당하며, 이는 시스 커패시턴스(C1)를 통하는 충전 또는 방전 전류(I1)에 의해 결정된다:

(11)

여기서 ΔV는 IEDF 폭이고, T는 이온 전류 스테이지의 지속 시간이다. 목표 IEDF 폭(ΔV)을 얻기 위해, 시스 커패시턴스(C1) 및 시스 커패시턴스를 통한 원하는 전류(I1)가 결정되어야 한다.

[0083] 시스 커패시턴스(C1) 및 이온 전류(I0)를 결정하기 위해, 제어 회로의 전류들과 전압들의 관계들이 분석된다. 여기서, 예를 들어, 커패시터들(C1 내지 C5)을 통과하는 전류들은 I1 내지 I5라고 지칭되며, 회로도의 화살표들은 양의 방향을 가리킨다. 커패시터들(C2 및 C3)의 교차점에서의 전압은 V3이다. Vth로 표시되는 DC 전압 소스(V0)에 대한 임계 전압이 존재하고, 이 임계 전압 미만에서 다이오드(D3)는 IEDF 폭 제어 모듈의 출력 전압이 0이 되도록 일련의 DC 전압 소스(V0) 및 저항기(R)를 바이패스(bypass)한다. Vth는 플라즈마 조건에 따라 달라지며, 예를 들어 전류(I4) 또는 전압(V3)이 DC 전압 출력(V0)에 의해 영향을 받는 지점까지 DC 전압(V0)을 점진적으로 증가시킴으로써 실험적으로 결정될 수 있다.

[0084] V0 ≤ Vth의 경우, 키르히호프의 전류 법칙에 기초하여, 이온 전류(I0)는 커패시터들(C1 및 C2)을 통한 전류들의 합과 같다:

I0 = I1 + I2 (12)

[0085] 커패시터(C2)를 통한 전류는 커패시터들(C3 및 C4)을 통한 전류들의 합과 같다:

I2 = I3 + I4 (13)

[0086] 키르히호프의 전압 법칙에 기초하여, C1, C2 및 C3의 폐쇄 루프의 전압 합은 0 이다. C1, C2 및 C3의 전압 합의 시간 미분도 또한 0 이다. 커패시터(C3)에 걸리는 전압의 시간 미분은 dV3/dt = I3/C3 이다. 커패시터들(C1 및 C2)에 대해서도 동일한 관계들이 성립된다. 커패시터들(C1 및 C2)에 대한 키르히호프의 전압 법칙을 사용하면 방정식 (14)가 제공된다:

I1/C1 = I2/C2 + I3/C3 (14)

[0087] 키르히호프의 전압 법칙을 커패시터들(C3 및 C4)의 폐쇄 루프, 그리고 다이오드 바이패스 IEDF 폭 제어 모듈에 적용하면, 방정식 (15)가 제공된다:

I3/C3 = I4/C4 (15)

[0088] V0 > Vth의 경우, 방정식들 (12) 내지 (14)는 여전히 성립된다. 커패시터들(C3, C4 및 C5)의 폐쇄 루프에 키르히호프의 전압 법칙을 적용하면 방정식 (16)이 제공된다:

I3/C3 = I4/C4 + I5/C5 (16)

[0089] 커패시터(C5), DC 전압 소스(V0), 및 저항기(R)의 폐쇄 루프에 키르히호프의 전압 법칙을 적용하면 방정식 (17)이 제공된다:

(17)

여기서 (I4-I5)는 다이오드(D3)가 비활성 상태일 때 DC 전압 소스(V0) 및 저항기(R)를 통한 전류이다.

[0090] 일부 실시예들에서는, 커패시터(C5)가 없다. 이러한 경우들에서, 방정식 (17)은 없고 방정식 (16)은 아래가 된다:

I3/C3 = I4/C4 + R*dI4/dt (18)

[0091] 방정식들 (12) 내지 (18)에서, C2, C3, C4, C5는 제품 사양 시트 또는 챔버 부품 치수들에 기초한 추정에 의해, 또는 멀티미터를 사용하여 임피던스를 직접 측정하거나, 또는 S-파라미터 또는 Z-파라미터 측정들로부터 커패시턴스 값을 추출하는 것과 같은 사전 측정에 의해 사전에 결정된다. 전류(I4)는 전류 프로브들 및/또는 통합 VI 센서들과 같은 센서들에 의해 직접 측정될 수 있다. 전압(V3)은 전압 프로브들 및/또는 통합 VI 센서들과 같은 센서들에 의해 직접 측정될 수 있다. 전류(I3)는 I3 = C3*dV3/dt로 계산될 수 있다. DC 전압(V0)은 DC 전압 출력(V0)을 0 내지 수 kV의 값으로 설정하는 것과 같이 사용자 제어되고 알려져 있다. DC 전압(V0)을 2 개의 상이한 값들(V0 및 V0')로 설정하고, 그 중 적어도 하나는 임계 전압(Vth) 초과로 설정함으로써, 전류들(I4, I4') 및 전압의 시간 미분들(dV3/dt, dV3'/dt)이 결정될 수 있다. 방정식들 (12) 내지 (18) 세트를 풀면 시스 커패시턴스(C1)가 제공되고:

(19)

그리고 이온 전류(I0)가 제공된다:

I0 = (C1/C2 + C1/C3 + 1)*I3 + (C1/C2 + 1)*I4 (20)

[0092] 방정식들 (12) 내지 (18) 세트에 시스 커패시턴스(C1) 및 이온 전류(I0)를 대입하면, 임의의 DC 전압(V0)에 대해 전류들(I1 내지 I5)이 계산될 수 있다.

[0093] 알려진 커패시턴스들(C1 내지 C5), 저항기(R), 및 DC 전압(V0)에 의해 방정식 (11)에 I1의 표현을 대입하면, IEDF 폭(ΔV)과 DC 전압(V0) 사이의 관계를 얻을 수 있다. 따라서, 목표 IEDF 폭(ΔV)에 대해, 요구되는 DC 전압(V0)이 결정된다.

[0094] 일부 실시예들에서, 저항기(R)는 충분히 크고(예를 들어, 약 10 kΩ), DC 전압 소스(V0)를 통한 전류는 이온 전류 스테이지에서 대략 시간 상수이고 V0/R과 같다. 이들 실시예들에서, 방정식 (17)은 아래가 된다:

I4 = I5 + V0/R (21)

[0095] 방정식들 (12), (13), (14), (16) 및 (21)을 풀면 시스 커패시터(C1)를 통한 총 전류가 방정식 (22)로 제공된다:

(22)

여기서,

[0096] 이 대략적인 정전류(I1)의 경우에 대한 방정식 (8)을 사용하여, 목표 IEDF 폭(ΔV)을 얻기 위해 사용되는 DC 전압(V0)은 방정식 (23)을 사용하여 찾을 수 있다:

(23)

[0097] 가장 좁은 IEDF(ΔV=0)의 경우, DC 전압(V0)은 다음과 같다:

(24)

[0098] 도 7은 기판 지지 조립체(104)의 기판 전극(109) 및/또는 에지 링 전극(111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(700)의 실시예를 예시하는 개략적인 회로도이다. 회로(700)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 전압 소스(159, 161)일 수 있다. 메인 펄서(502)는 커패시턴스(701)를 통해 또는 직접 IEDF 폭 제어 모듈(702)(예를 들어, 도 4c의 제2 전력 모듈)에 결합된다.

[0099] IEDF 폭 제어 모듈(702)은 스위치(706)와 병렬로 결합된 TTL 신호(704)를 포함하는 회로로 모델링될 수 있다. TTL 신호(704)는 접지(716)와 직렬로 결합된다. 스위치(706)는 다이오드(708), DC 전압 소스(710), 및 선택적 커패시턴스(714)에 병렬로 결합된다. DC 전압 소스(710)는 저항기(712)에 직렬로 결합된다. IEDF 폭 제어 모듈(702)은 챔버 커패시턴스(536)에 결합된다. 커패시턴스(536)는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스일 수 있다. 일부 실시예들에서, IEDF 폭 제어 모듈(702)은 또한 위에서 논의된 기판 척킹 및 바이어스 보상 모듈(522)에 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은 부유 커패시턴스(538)에 추가로 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은 저항기(526)에 직렬로 결합된 다이오드(524), 및 DC 전압 소스(528), 및 커패시턴스(532) 및 접지(534)에 직렬로 결합된 저항기(530)을 포함하는 회로이다. 다이오드(708)는 스위치(706) 및 DC 전압 소스(710)를 보호하기 위한 플라이백 다이오드이다.

[0100] 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델).

[0101] 사용 시, 도 7에 도시된 구성의 경우, DC 전압 소스(710)는 저항기(712)와 함께 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용한다. 스위치(706)는 도 5b의 플롯에 도시된 바와 같이, 메인 펄서(502)와 동기화된 TTL 신호(704)에 의해 제어될 수 있다. 스위치(706)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(512)는 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지될 수 있다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(706)는 DC 전압 소스(710)가 이온 전류 스테이지에서 IEDF를 변조하게 기능하도록 개방될 수 있다. 선택적 커패시턴스(714)는 DC 전압 소스(710)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다. 도 7의 제어 메커니즘은 도 6a의 제어 메커니즘과 유사하다. 한 가지 차이점은 도 7의 제어 회로가 위에서 설명된 도 6c에 도시되어 있고, 도 6a의 제어 회로는 도 6b에 도시되어 있다는 점이다.

[0102] 도 8은 기판 지지 조립체(104)의 기판 전극(109) 및/또는 에지 링 전극(111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(800)의 실시예를 예시하는 개략적인 회로도이다. 회로(800)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 전압 소스(159, 161)일 수 있다. 메인 펄서(502)는 직접적으로 또는 커패시턴스(701)를 통해 IEDF 폭 제어 모듈(802)(예를 들어, 도 4c의 제2 전력 모듈)에 결합된다.

[0103] IEDF 폭 제어 모듈(802)은 스위치(706)와 병렬로 결합된 TTL 신호(704)를 포함하는 회로로 모델링될 수 있다. TTL 신호(704)는 또한 접지(716)와 직렬로 결합된다. 스위치(706)는 다이오드(708), 제3 성형 DC 펄스 전압 소스(804), 및 선택적 커패시턴스(714)에 병렬로 결합된다. IEDF 폭 제어 모듈(802)은 챔버 커패시턴스(536)에 결합된다. 커패시턴스(536)는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스일 수 있다. 일부 실시예들에서, IEDF 폭 제어 모듈(802)은 또한 위에서 논의된 기판 척킹 및 바이어스 보상 모듈(522)에 결합된다. 기판 척킹 및 바이어스 보상 모듈(522)은 저항기(526)에 직렬로 결합된 다이오드(524), DC 전압 소스(528), 및 커패시턴스(532) 및 접지(534)에 직렬로 결합된 저항기(530)를 포함하는 회로이다. 다이오드(708)는 스위치 및 제3 성형 DC 펄스 전압 소스(804)를 보호하기 위한 플라이백 다이오드이다.

[0104] 기판 척킹 및 바이어스 보상 모듈(522)은 챔버 커패시턴스(536)에 추가로 결합된다. 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델).

[0105] 사용 시, 도 8에 도시된 구성의 경우, DC 전압 소스(710)가 저항기(712)와 함께 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용하는 도 7의 구성과 다르게, 제3 성형 DC 펄스 전압 소스(804)는, 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용한다. 스위치(706)는 도 5b의 플롯에 도시된 바와 같이 메인 펄서(502)와 동기화된 TTL 신호(704)에 의해 제어될 수 있다. 스위치(706)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(706)는 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지된다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(706)는 제3 성형 DC 펄스 전압 소스(804)가 이온 전류 스테이지에서 IEDF를 변조하게 기능하도록 개방될 수 있다. 선택적인 커패시턴스(714)는 제3 성형 DC 펄스 전압 소스(804)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다. 도 8의 제어 메커니즘은 도 5a의 제어 메커니즘과 유사하다. 한 가지 차이점은, 도 8의 제어 회로가 위에서 설명된 도 5d에 도시되어 있고, 도 5a의 제어 회로는 도 5c에 도시되어 있다는 점이다.

[0106] 도 5a, 도 6a, 도 7, 및 도 8에 도시된 구성들의 경우, 기판 척킹 및 바이어스 보상 모듈은 본 명세서에 설명된 실시예들의 범위를 벗어나지 않고 임의의 적절한 방식으로 회로에 연결될 수 있음이 고려된다. 또한, 기판 척킹 및 바이어스 보상 모듈은 본 명세서에 설명된 실시예들의 범위를 벗어나지 않고 추가적인 또는 상이한 컴포넌트들을 포함할 수 있음이 고려된다.

[0107] 도 9는 기판 지지 조립체(104)의 기판 전극(109) 및/또는 에지 링 전극(111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(900)의 실시예를 예시하는 개략적인 회로도이다. 회로(900)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 펄스 전압 소스(159, 161)일 수 있다. 메인 펄서(502)는 IEDF 폭 제어 모듈(902)(예를 들어, 도 4d의 제2 전력 모듈)에 결합된다.

[0108] IEDF 폭 제어 모듈(902)은 스위치(906)와 병렬로 결합된 TTL 신호(904)를 포함하는 회로로 모델링될 수 있다. TTL 신호(904)는 또한 접지(916)와 직렬로 결합된다. 스위치(906)는 다이오드(908)에 병렬로 결합된다. TTL 신호(904), 스위치(906), 및 다이오드(908)의 조합은 기판 척킹 및 바이어스 보상 모듈(920)이 회로의 다른 부분에 연결되는지 여부를 제어한다. 기판 척킹 및 바이어스 보상 모듈(920)은 저항기(922) 및 DC 전압 소스(924)에 병렬로 결합된 커패시턴스(926)를 포함하는 회로이다. 기판 척킹 및 바이어스 보상 모듈(920)은 TTL 신호(904), 스위치(906), 및 다이오드(908)의 조립체와 직렬로 결합된다. 전체적으로 기판 척킹 및 바이어스 보상 모듈(920) 및 스위치(906)는 저항기(912)와 직렬로 DC 전압 소스(910)에 병렬로 결합되고, 또한 선택적인 커패시터(914)에도 병렬로 결합된다. 다이오드(908)는 스위치(906) 및 DC 전압 소스들(910 및 924)을 보호하기 위한 플라이백 다이오드이다.

[0109] 커패시턴스(536)는 부유 커패시턴스(538)와 플라즈마 시스(540) 사이에 존재할 수 있으며, 이는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스일 수 있다. IEDF 폭 제어 모듈(902) 및 기판 척킹 및 바이어스 보상 모듈(920) 둘 모두는 기판 전극(109) 및/또는 에지 링 전극(111)에 결합된다. IEDF 폭 제어 모듈(902)은 부유 커패시턴스(538)에도 또한 결합된다. 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델).

[0110] 사용 시, 도 9에 예시된 구성의 경우, DC 전압 소스(910)는 저항기(912)와 함께 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용한다. 스위치(906)는 도 5b에 도시된 바와 같이 메인 펄서(502)와 동기화된 TTL 신호(904)에 의해 제어될 수 있다. 스위치(906)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(512)는 기판 척킹 및 바이어스 보상 모듈(920)이 회로의 다른 부분에 연결되고 기판 척킹 전압을 설정점으로 재설정하도록 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지될 수 있다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(906)는 DC 전압 소스(910)가 이온 전류 스테이지에서 IEDF를 변조하게 기능하도록 개방될 수 있다. 선택적 커패시터(914)는 DC 전압 소스(910)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다. 도 9의 제어 메커니즘은 위에서 설명된 도 6b에 도시된 제어 메커니즘과 유사하다. 한 가지 차이점은 커패시터(C4)가 제거되어 있다는 점이다.

[0111] 도 10은 기판 지지 조립체(104)의 전극들(109, 111)을 구동하기 위한 에지 링 전압 제어 회로/기판 전압 제어 회로(1000)의 실시예를 예시하는 개략적인 회로도이다. 회로(1000)는 각각의 이온 전류 페이즈의 시작에서 기판 전압(도 3a의 전압 드룹에 대응함)을 재설정하기 위한 메인 펄서(502)를 포함한다. 메인 펄서(502)는 접지(501)에 결합된 제1 또는 제2 성형 DC 펄스 전압 소스들(159, 161)일 수 있다. 메인 펄서(502)는 IEDF 폭 제어 모듈(1002)(예를 들어, 도 4d의 제2 전력 모듈)에 결합된다.

[0112] IEDF 폭 제어 모듈(1002)은 스위치(906)와 병렬로 결합된 TTL 신호(904)를 포함하는 회로로서 모델링될 수 있다. TTL 신호(904)는 또한 접지(916)와 직렬로 결합된다. 스위치(906)는 다이오드(908)에 병렬로 결합된다. TTL 신호(904), 스위치(906), 및 다이오드(908)의 조합은 기판 척킹 및 바이어스 보상 모듈이 회로의 다른 부분에 연결되는지 여부를 제어한다. 기판 척킹 및 바이어스 보상 모듈(920)은 저항기(922) 및 DC 전압 소스(924)에 병렬로 결합된 커패시턴스(926)를 포함하는 회로이다. 다이오드(908)는 스위치, DC 전압 소스(910), 및 DC 전압 소스(924)를 보호하기 위한 플라이백 다이오드이다. 기판 척킹 및 바이어스 보상 모듈(920)은 TTL 신호(904), 스위치(906), 및 다이오드(908)의 조립체와 직렬로 결합된다. 기판 척킹 및 바이어스 보상 모듈(920) 및 스위치(906)는 전체적으로 성형 DC 펄스 전압 소스(1004)에 병렬로 결합되고, 선택적인 커패시터(914)에도 병렬로 결합된다.

[0113] 커패시턴스(536)는 부유 커패시턴스(538)와 플라즈마 시스(540) 사이에 존재할 수 있으며, 이는 예를 들어 기판 전극(109)과 기판 사이, 또는 에지 링 전극(111)과 에지 링 사이의 임피던스일 수 있다. IEDF 폭 제어 모듈(1002) 및 기판 척킹 및 바이어스 보상 모듈(920) 둘 모두는 기판 전극(109) 및/또는 에지 링 전극(111)에 결합된다. IEDF 폭 제어 모듈(1002)은 부유 커패시턴스(538)에도 또한 결합된다. 플라즈마 시스(540)는 전류 소스(544)와 병렬로 결합된 시스 커패시턴스(542) 및 접지(548)에 결합된 다이오드(546)를 포함하는 회로로서 모델링될 수 있다(플라즈마 시스 모델).

[0114] 사용 시, 도 10에 예시된 구성의 경우, DC 전압 소스(910)가 저항기(912)와 함께 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용하는 도 9의 구성과 다르게, 성형 DC 펄스 전압 소스(1004)는, 이온 전류 스테이지에서 전압 파형의 기울기를 제어하기 위한 능동 노브로서 작용한다. 스위치(906)는 도 5b의 플롯에 도시된 바와 같이, 메인 펄서(502)와 동기화된 TTL 신호(904)에 의해 제어될 수 있다. 스위치(906)는 메인 펄서(502)의 전압이 상승하여 시스 붕괴 스테이지에 들어가기 전에 폐쇄될 수 있다. 스위치(512)는 기판 척킹 및 바이어스 보상 모듈이 회로의 다른 부분에 연결되고 기판 척킹 전압을 설정점으로 재설정하도록 시스 붕괴 스테이지 동안 폐쇄된 상태로 유지될 수 있다. 메인 펄서(502)의 전압이 하강하여 이온 전류 스테이지에 들어간 후, 스위치(906)는 DC 전압 소스(910)가 이온 전류 스테이지에서 IEDF를 변조하게 기능하도록 개방될 수 있다. 선택적 커패시터(914)는 성형 DC 펄스 전압 소스(1004)에 대한 기판 전압 파형의 감도를 조정하기 위해 사용될 수 있다.

[0115] 도 10의 제어 메커니즘은 도 5a의 제어 메커니즘과 유사하다. 한 가지 차이점은 커패시터(C4)가 제거되어 있다는 점이다. 다른 차이점은, 시스 붕괴 스테이지에서 성형 DC 펄스 전압 소스(1004)의 출력 전압이 도 5e에서 트레이스(582)(양의 척킹 전압) 및 트레이스(586)(음의 척킹 전압)와 같이, 0 대신에 기판 척킹 및 바이어스 보상 모듈(920)의 출력 전압에 유지된다는 점이다.

예시적인 방법

[0116] 도 11은 본 개시내용의 적어도 하나의 실시예에 따라 에지 링 IEDF 폭 제어 회로(155) 및/또는 기판 IEDF 폭 제어 회로(158)를 사용하여 IEDF 폭을 제어하는 방법(1100)의 흐름도이다. 방법(1100)은 도 5 내지 도 10에 예시된 회로 구성들 중 하나 이상을 사용하여 구현될 수 있다. 방법(1100)은 또한 프로세싱 챔버(100) 또는 프로세싱 챔버(200)를 작동시키는 방법을 제공한다.

[0117] 방법(1100)은 전력 모듈(예를 들어, IEDF 폭 제어 모듈)에 결합된 메인 펄서(예를 들어, 메인 펄서(502))를 활성화하거나, 또는 턴-온(turn on)함으로써 적절한 프로세싱 챔버에 전압을 인가하거나, 또는 다른 방식으로 도입하는 것으로 시작한다. 여기서, 기판 전극, 예를 들어 기판 전극(109), 및/또는 에지 링 전극, 예를 들어 에지 링 전극(111)에 전압이 도입된다. 기판 전극 및/또는 에지 링 전극 상의 바이어스 전압은 이온 전류 스테이지에서 발생하고, 예를 들어 시스 전압에 이온들의 전하를 곱한 곱의 에너지에서 이온들을 가속시킨다. 무-충돌 시스 모델에서, 이온들의 대부분은 기판 전극 및/또는 에지 링 전극에 충격을 가할 때 이 최대 에너지에 도달할 수 있다. 그러나, 예를 들어 기판 전극 및/또는 에지 링 전극 상에 양 전하를 증착하는 이온 전류로 인해, 기판 전극 및/또는 에지 링 전극의 전압은 시간이 지남에 따라 증가하여, 시스 전압을 감소시키고 이온 에너지의 확산을 발생시킨다.

[0118] 동작(1110)에서, 전력 모듈(예를 들어, IEDF 폭 제어 모듈)의 전류, 및/또는 IEDF 폭 제어 모듈의 전압 또는 전압 미분은 시스 커패시턴스(C1) 및/또는 이온 전류(I0)를 결정하기 위해 2 개 이상의 조건들 하에서 측정된다. 여기서 측정된 전류는 전류(I4)일 수 있으며, 이 전류는 도 5a, 도 6a, 도 7 및 도 8의 커패시터(C4)를 통한 전류이다. 추가적으로 또는 대안적으로, 측정된 전류는 도 9 및 도 10의 메인 펄서의 출력 전류일 수 있다. 전압 미분은 dV3/dt일 수 있다. 측정들은 이온 전류 스테이지에서 수행될 수 있다. 2 개 이상의 조건들은 IEDF 폭 제어 모듈의 능동 노브(예를 들어, DC 전압 소스(V0) 및/또는 성형 DC 펄스 전압 소스(dV1/dt))를 2 개의 상이한 값들로 설정함으로써 달성될 수 있다.

[0119] 예로서, 도 5, 도 8 및 도 10의 구성들의 경우, 성형 DC 펄스 전압 소스는 이온 전류 스테이지에서 임의의 2 개의 상이한 기울기들(dV1/dt)로 설정할 수 있다. 다른 예로서, 도 6, 도 7 및 도 9의 구성들의 경우, I4가 DC 전압(V0)에 의해 영향을 받는 시점까지 I4를 모니터링하면서 DC 전압(V0)은 점진적으로 증가될 수 있다. 이러한 DC 전압은 임계 전압(Vth)이다. DC 전압 소스(V0)에 대한 2 개의 설정점들 중 적어도 하나는 Vth보다 크다. 즉, IEDF 폭 제어 모듈의 전류, IEDF 폭 제어 모듈의 전압 또는 전압 미분, 또는 둘 모두를 측정하는 것은, DC 전압 소스, 성형 DC 펄스 전압 소스, 또는 둘 모두를 제1 값으로 설정하는 단계; 및 DC 전압 소스, 성형 DC 펄스 전압 소스, 또는 둘 모두를 제2 값으로 설정하는 단계를 포함한다.

[0120] 동작(1115)에서, 이온 전류(I0) 및 시스 커패시턴스(C1)는 도 5, 도 8 및 도 10의 구성들에 대한 방정식들 (6) 및 (7), 또는 도 6, 도 7 및 도 9의 구성들에 대한 방정식들 (19) 및 (20)에 기초하여 계산된다. 계산들을 위한 입력 값들은 다음과 같다: I3 = C3*dV3/dt; I3' = C3*dV3'/dt; 및 I4, I4'. C3 및 C3'의 값들은 알려져 있고, dV3/dt, dV3'/dt, I4, 및 I4'의 값들은 동작(1110)에서 측정된다. 이와 같이, I3 및 I3'는 계산될 수 있다.

[0121] 동작(1120)에서, 목표 IEDF 폭(ΔV)을 달성하기 위해 메인 펄서의 DC 전압(V0)에 대한 원하는 설정점, IEDF 폭 제어 모듈의 전압(V1) 또는 전압 미분(dV1/dt)에 대한 원하는 설정점, 또는 둘 모두가 결정된다. 이 결정은 예를 들어 사용자 지정 이온 에너지 분포 폭(ΔV)을 달성하기 위해 IEDF 폭 제어 모듈의 원하는 설정을 결정하는 단계를 기초로 한다. 메인 펄서의 DC 전압(V0) 및 성형 DC 펄스 전압(V1)의 기울기(dV1/dt)는 각각 방정식들 (23) 및 식 (9)로부터 결정될 수 있다. 동작(1125)에서, IEDF 폭 제어 모듈의 DC 전압(V0) 및/또는 전압(V1) 또는 전압 미분(dV1/dt)은 결정된 설정점들로 조정된다.

[0122] IEDF를 제어하기 위한 종래의 프로세스들과 대조적으로, 본 명세서에 설명된 방법은 IEDF 폭 제어 모듈의 원하는 설정점을 결정하기 위한 루핑(looping)이 없다. 그러나, 일부 실시예들에서, 원하는 설정점을 결정하기 위해 루핑이 사용될 수 있다. 이러한 실시예에서, 제어기는 이온 전류 스테이지에서 I4 및 V3를 모니터링하여, 플라즈마 조건들의 임의의 변화들을 검출하고 이에 따라 IEDF 폭 제어 모듈의 설정점을 조정할 수 있다.

[0123] 본 명세서에 설명된 방법들 및 장치, 예를 들어 회로들은 펄스 DC 기판 전압의 파형의 형상(예를 들어, 좁은, 또는 조정 가능한 폭)에 대한 제어를 가능하게 한다. 본 명세서에 설명된 실시예들은 예를 들어 단일 에너지 이온 가속을 포함하여, 이온 에너지 분포에 대한 제어를 추가로 가능하게 한다.

[0124] 이상의 일반적인 설명 및 구체적인 실시예들로부터 알 수 있는 바와 같이, 본 개시내용의 형태들이 예시되고 설명되었지만, 본 개시내용의 사상 및 범위를 벗어나지 않고 다양한 수정들이 행해질 수 있다. 따라서, 본 개시내용이 이에 의해 제한되는 것으로 의도되지 않는다. 마찬가지로, "포함하는(comprising)"이라는 용어는 "포함하는(including)"이라는 용어와 동의어로 간주된다. 마찬가지로, 구성, 요소 또는 요소들의 그룹 앞에 "포함하는"이라는 전이 문구가 붙을 때마다, 우리는 또한 구성, 요소, 또는 요소들의 언급 앞에 "필수적 요소로 하여 구성되는(consisting essentially of)", "구성되는", "구성되는 그룹에서 선택되는" 또는 "이다"라는 전이 문구들을 사용하여 동일한 구성 또는 요소들의 그룹을 고려하고 그 반대도 마찬가지인 것으로 이해된다.

[0125] 전술한 바가 본 개시내용의 예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있고, 본 개시내용의 범위는 다음 청구항들에 의해 결정된다.

Claims

이온 에너지 분포 함수(IEDF: ion energy distribution function)의 폭을 제어하는 방법으로서,
메인 펄서(main pulser)를 활성화함으로써 프로세싱 챔버(processing chamber)의 전극에 전압을 도입하는 단계 ― 상기 메인 펄서는 IEDF 폭 제어 모듈(module)에 결합됨 ― ;
상기 IEDF 폭 제어 모듈의 전류 및 상기 IEDF 폭 제어 모듈의 전압 또는 전압 미분을 측정하는 단계;
상기 IEDF 폭 제어 모듈의 상기 전류 및 상기 전압 또는 전압 미분에 기초하여 상기 프로세싱 챔버의 이온 전류 및 상기 프로세싱 챔버의 커패시턴스(capacitance)를 계산하는 단계;
상기 메인 펄서의 DC 전압에 대한 설정점, 상기 IEDF 폭 제어 모듈의 전압 또는 전압 미분에 대한 설정점, 또는 둘 모두를 결정하는 단계; 및
상기 IEDF의 상기 폭을 제어하기 위해, 상기 메인 펄서의 상기 DC 전압, 상기 IEDF 폭 제어 모듈의 상기 전압 또는 전압 미분, 또는 둘 모두를 상기 결정된 설정점들로 조정하는 단계를 포함하는,
이온 에너지 분포 함수(IEDF)의 폭을 제어하는 방법.
제1 항에 있어서,
상기 전극은 기판 전극인,
이온 에너지 분포 함수(IEDF)의 폭을 제어하는 방법.
제1 항에 있어서,
상기 전극은 에지 링 전극(edge ring electrode)인,
이온 에너지 분포 함수(IEDF)의 폭을 제어하는 방법.
제1 항에 있어서,
상기 IEDF 폭 제어 모듈의 전류 및 상기 IEDF 폭 제어 모듈의 전압 미분을 측정하는 단계는,
상기 IEDF 폭 제어 모듈의 DC 전압을 2 개의 상이한 값들로 설정하는 단계; 및
상기 IEDF 폭 제어 모듈의 전압 또는 전압 미분을 2 개의 상이한 값들로 설정하는 단계를 포함하는,
이온 에너지 분포 함수(IEDF)의 폭을 제어하는 방법.
기판 지지체로서,
기판에 기판 전압을 인가하기 위한 기판 전극;
에지 링에 에지 링 전압을 인가하기 위한 에지 링 전극;
상기 기판 전극에 결합된 기판 전압 제어 회로; 및
상기 에지 링 전극에 결합된 에지 링 전압 제어 회로를 포함하고,
상기 기판 전극은 상기 기판에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되거나;
상기 에지 링 전극은 상기 에지 링에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되거나; 또는
이들의 조합이 이루어지고,
상기 기판 전압 제어 회로, 상기 에지 링 전압 제어 회로, 또는 둘 모두는 전류 귀환 경로에 결합된 메인 펄서를 포함하고, 상기 전류 귀환 경로는 상기 전력 모듈 및 프로세싱 챔버에 결합되고, 상기 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함하는,
기판 지지체.
제5 항에 있어서,
상기 기판 전극만이 상기 전력 모듈에 결합되는,
기판 지지체.
제5 항에 있어서,
상기 에지 링 전극만이 상기 전력 모듈에 결합되는,
기판 지지체.
제5 항에 있어서,
상기 전력 모듈은 스위치, 선택적인 다이오드, 및 성형 DC 펄스(shaped DC pulse) 전압 소스와 병렬로 결합된 트랜지스터-트랜지스터 로직 신호를 포함하는,
기판 지지체.
제8항에 있어서,
상기 성형 DC 펄스 전압 소스는 상기 기판 전압의 전압 파형의 기울기, 상기 에지 링 전압의 전압 파형의 기울기, 또는 이들의 조합을 제어하는,
기판 지지체.
제5 항에 있어서,
상기 전력 모듈은 스위치, 다이오드, 및 DC 전압 소스와 병렬로 결합된 트랜지스터-트랜지스터 로직 신호를 포함하고, 상기 DC 전압 소스는 저항기에 직렬로 결합되는,
기판 지지체.
제10 항에 있어서,
상기 저항기에 직렬로 결합된 상기 DC 전압 소스는 상기 기판 전압의 전압 파형의 기울기, 상기 에지 링 전압의 전압 파형의 기울기, 또는 이들의 조합을 제어하는,
기판 지지체.
기판 지지체로서,
기판에 기판 전압을 인가하기 위한 기판 전극;
에지 링에 에지 링 전압을 인가하기 위한 에지 링 전극;
상기 기판 전극에 결합된 기판 전압 제어 회로; 및
상기 에지 링 전극에 결합된 에지 링 전압 제어 회로를 포함하고,
상기 기판 전극은 상기 기판에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되거나;
상기 에지 링 전극은 상기 에지 링에 도달하는 이온들의 에너지 분포 함수 폭을 능동적으로 제어하도록 구성된 전력 모듈에 결합되거나; 또는
이들의 조합이 이루어지고,
상기 기판 전압 제어 회로, 상기 에지 링 전압 제어 회로, 또는 둘 모두는,
상기 전력 모듈에 결합된 메인 펄서 ― 상기 전력 모듈은 프로세싱 챔버에 결합되고, 상기 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함함 ― ; 또는
상기 전력 모듈에 결합된 메인 펄서 ― 상기 전력 모듈은 프로세싱 챔버에 결합되고, 상기 전력 모듈은 기판 척킹(chucking) 및 바이어스(bias) 보상 모듈과 병렬이고, 상기 전력 모듈은 전압 소스, 전류 소스, 또는 이들의 조합을 포함함 ― 를 포함하는,
기판 지지체.
제12 항에 있어서,
차단 커패시턴스가 상기 메인 펄서 및 상기 전력 모듈 모두에 결합되는,
기판 지지체.
제12 항에 있어서,
상기 기판 전극만이 상기 전력 모듈에 결합되는,
기판 지지체.
제12 항에 있어서,
상기 에지 링 전극만이 상기 전력 모듈에 결합되는,
기판 지지체.
제12 항에 있어서,
상기 전력 모듈은 스위치와 병렬로 결합된 트랜지스터-트랜지스터 로직 신호를 포함하고, 상기 스위치는 다이오드 및 DC 전압 소스에 병렬로 결합되고, 상기 DC 전압 소스는 저항기에 직렬로 결합되는,
기판 지지체.
제16 항에 있어서,
상기 저항기에 직렬로 결합된 상기 DC 전압 소스는 상기 기판 전압의 전압 파형의 기울기, 상기 에지 링 전압의 전압 파형의 기울기, 또는 이들의 조합을 제어하는,
기판 지지체.
제12 항에 있어서,
상기 전력 모듈은 스위치와 병렬로 결합된 트랜지스터-트랜지스터 로직 신호를 포함하고, 상기 스위치는 다이오드 및 성형 DC 펄스 전압 소스에 병렬로 결합되는,
기판 지지체.
제18 항에 있어서,
상기 성형 DC 펄스 전압 소스는 상기 기판 전압의 전압 파형의 기울기를 제어하는,
기판 지지체.
제18 항에 있어서,
상기 성형 DC 펄스 전압 소스는 상기 에지 링 전압의 전압 파형의 기울기를 제어하는,
기판 지지체.