KR20220132906A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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이재신
심선일
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Abstract

반도체 장치 및 이를 포함하는 데이터 저장 시스템을 제공한다. 이 반도체 장치는 제1 구조물; 상기 제1 구조물 상의 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2 적층 구조물을 포함하는 적층 구조물, 및 상기 적층 구조물의 적어도 일부를 덮는 중간 절연 층을 포함하는 제2 구조물; 상기 제2 구조물 상의 절연 구조물; 상기 제2 구조물을 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 제2 구조물을 관통하는 부분을 포함하고 에어 갭 및 적어도 상기 에어 갭의 하부 및 측벽을 한정하는 지지대 층을 포함하는 지지대 수직 구조물; 상기 제2 구조물을 관통하는 부분을 포함하는 주변 콘택 플러그; 및 게이트 콘택 플러그들을 포함한다. 상기 제1 및 제2 적층 구조물들의 각각은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고, 상기 게이트 콘택 플러그들은 상기 게이트 패드들과 전기적으로 연결되고, 상기 메모리 수직 구조물은 상기 제1 영역 내에서 상기 적층 구조물을 관통하고, 상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 기울기 변화 부를 포함하고, 상기 지지대 수직 구조물은 상기 제2 영역 내에서 상기 게이트 층들 중 적어도 일부를 관통하는 부분을 포함하고, 상기 지지대 수직 구조물의 상기 에어 갭은 상기 메모리 수직 구조물의 상기 측면의 상기 기울기 변화 부와 동일한 높이 레벨에 위치하는 부분을 포함하고, 상기 주변 콘택 플러그는 상기 게이트 층들과 이격되고, 상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고, 상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고, 상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖는다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 제1 구조물; 상기 제1 구조물 상의 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2 적층 구조물을 포함하는 적층 구조물, 및 상기 적층 구조물의 적어도 일부를 덮는 중간 절연 층을 포함하는 제2 구조물; 상기 제2 구조물 상의 절연 구조물; 상기 제2 구조물을 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 제2 구조물을 관통하는 부분을 포함하고 에어 갭 및 적어도 상기 에어 갭의 하부 및 측벽을 한정하는 지지대 층을 포함하는 지지대 수직 구조물; 상기 제2 구조물을 관통하는 부분을 포함하는 주변 콘택 플러그; 및 게이트 콘택 플러그들을 포함한다. 상기 제1 및 제2 적층 구조물들의 각각은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고, 상기 게이트 콘택 플러그들은 상기 게이트 패드들과 전기적으로 연결되고, 상기 메모리 수직 구조물은 상기 제1 영역 내에서 상기 적층 구조물을 관통하고, 상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 측면 기울기가 변화하는 기울기 변화 부를 포함하고, 상기 지지대 수직 구조물은 상기 제2 영역 내에서 상기 게이트 층들 중 적어도 일부를 관통하는 부분을 포함하고, 상기 지지대 수직 구조물의 상기 에어 갭은 상기 메모리 수직 구조물의 상기 측면의 상기 기울기 변화 부와 동일한 높이 레벨에 위치하는 부분을 포함하고, 상기 주변 콘택 플러그는 상기 게이트 층들과 이격되고, 상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고, 상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고, 상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 실리콘 층을 포함하는 패턴 구조물; 상기 패턴 구조물 상에서, 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2을 포함하는 적층 구조물, 상기 제1 및 제2 적층 구조물들의 각각은 교대로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 제1 및 제2 적층 구조물들에서, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고, 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고; 상기 적층 구조물 상의 절연 구조물; 상기 제1 영역 및 상기 제2 영역 내에서, 상기 적층 구조물을 관통하며 상기 절연 구조물 내로 연장되는 분리 구조물들; 상기 제1 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 상기 제2 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 부분을 포함하고, 에어 갭을 포함하는 지지대 수직 구조물; 상기 게이트 패드들 상에서 상기 게이트 패드들과 접촉하는 게이트 콘택 플러그들; 상기 게이트 층들과 이격된 주변 콘택 플러그; 및 상기 메모리 수직 구조물 상의 비트라인 콘택 플러그를 포함한다. 상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고, 상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고, 상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖고, 상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 기울기 변화 부를 포함하고, 상기 주변 콘택 플러그의 상기 하부 영역은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 실질적으로 수직한 측면을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이터 저장 시스템을 제공한다. 이 데이터 저장 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는 실리콘 층을 포함하는 패턴 구조물; 상기 패턴 구조물 상에서, 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2을 포함하는 적층 구조물, 상기 제1 및 제2 적층 구조물들의 각각은 교대로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 제1 및 제2 적층 구조물들에서, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고, 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고; 상기 적층 구조물 상의 절연 구조물; 상기 제1 영역 및 상기 제2 영역 내에서, 상기 적층 구조물을 관통하며 상기 절연 구조물 내로 연장되는 분리 구조물들; 상기 제1 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 상기 제2 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 부분을 포함하고, 에어 갭을 포함하는 지지대 수직 구조물; 상기 게이트 패드들 상에서 상기 게이트 패드들과 접촉하는 게이트 콘택 플러그들; 상기 게이트 층들과 이격된 주변 콘택 플러그; 및 상기 메모리 수직 구조물 상의 비트라인 콘택 플러그를 포함한다. 상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고, 상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고, 상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖고, 상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 기울기 변화 부를 포함하고, 상기 주변 콘택 플러그의 상기 하부 영역은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 실질적으로 수직한 측면을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 안정적이고 신뢰성 있는 지지대 수직 구조물 및 주변 콘택 플러그를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 도면들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 11a, 도 11b 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 도면들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 부분 확대도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 도면이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법을 설명하기 위한 개략적인 공정 흐름도이다.
도 16a 내지 도 16c는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 17은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
우선, 도 1 내지 도 2c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 평면도이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 개략적인 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 개략적인 단면도이고, 도 2c는 도 1의 III-III'선을 따라 취해진 영역을 나타낸 개략적인 단면도이다.
도 1 내지 도 2c를 참조하면, 일 실시예에 따른 반도체 장치(1)는 제1 구조물(3) 및 상기 제1 구조물(3)과 수직 방향(Z)으로 중첩하는 제2 구조물(21)을 포함할 수 있다.
상기 제1 구조물(3)은 패턴 구조물(17)을 포함할 수 있다. 상기 패턴 구조물(17)은 적어도 하나의 실리콘 층을 포함할 수 있다.
상기 패턴 구조물(17)은 제1 패턴 층(17a), 제2 패턴 층(17b), 제3 패턴 층(17c) 및 제4 패턴 층(17d)을 포함할 수 있다. 상기 제2 패턴 층(17b) 및 상기 제4 패턴 층(17d)은 상기 제1 패턴 층(17a) 상에서 서로 이격될 수 있다. 상기 제3 패턴 층(17c)은 상기 제1 패턴 층(17a) 상에서 상기 제2 패턴 층(17b) 및 상기 제4 패턴 층(17d)을 덮을 수 있다. 상기 제1 패턴 층(17a)은 각각의 상기 제2 패턴 층(17b), 상기 제3 패턴 층(17c) 및 상기 제4 패턴 층(17d)의 두께 보다 큰 두께를 가질 수 있다. 상기 제1 패턴 층(17a), 상기 제2 패턴 층(17b), 상기 제3 패턴 층(17c) 및 상기 제4 패턴 층(17d) 중 적어도 하나는 실리콘 층을 포함할 수 있다. 예를 들어, 상기 제1 패턴 층(17a), 상기 제2 패턴 층(17b) 및 상기 제3 패턴 층(17c)은 실리콘 층, 예를 들어 N형의 도전형을 갖는 실리콘 층을 포함할 수 있고, 상기 제4 패턴 층(17d)은 실리콘 층과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제4 패턴 층(17d)은 차례로 적층된 복수의 층들, 예를 들어 차례로 적층된 실리콘 산화물 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함할 수 있다.
상기 제1 구조물(3)은 반도체 기판(4), 상기 반도체 기판(4) 상의 주변 회로(8), 및 상기 반도체 기판(4) 상에서 상기 주변 회로(8)를 덮는 하부 절연 층(13)을 더 포함할 수 있다. 상기 주변 회로(8)는 주변 게이트(9a) 및 주변 소스/드레인(9b)을 포함하는 트랜지스터 등과 같은 회로 소자(9) 및 상기 회로 소자(9)와 전기적으로 연결되는 회로 배선(11)을 포함할 수 있다. 상기 회로 배선(11) 중 일부는 제1 및 제2 주변 회로 패드들(11p1, 11p2)일 수 있다.
상기 패턴 구조물(17)은 상기 하부 절연 층(13) 상에 배치될 수 있다.
상기 패턴 구조물(17)은 접지 패턴(18)을 더 포함할 수 있다. 예를 들어, 상기 접지 패턴(18)은 상기 제1 패턴 층(17a)의 하부에 배치될 수 있고, 상기 회로 배선(11)의 일부를 통하여, 상기 반도체 기판(4)에 접지될 수 있다. 상기 접지 패턴(18)은 상기 제1 패턴 층(17a)으로부터 연장된 모양일 수 있다. 예를 들어, 상기 제1 패턴 층(17a)이 실리콘 층으로 형성되는 경우에, 상기 접지 패턴(18)은 상기 실리콘 층으로부터 연장되는 실리콘 층으로 형성될 수 있다.
상기 패턴 구조물(17)은 갭들(17g)을 가질 수 있다. 여기서, 각각의 상기 갭들(17g)은 상기 패턴 구조물(17)을 관통하는 슬릿 또는 개구부일 수 있다.
상기 제1 구조물(3)은 상기 갭들(17g)을 채우는 내측 절연 층(19a) 및 상기 패턴 구조물(17)의 외측 상에 배치되는 외측 절연 층(19b)을 더 포함할 수 있다.
상기 제2 구조물(21)은 제1 영역(MCA) 및 제2 영역(SA)을 포함할 수 있다. 상기 제2 구조물(21)은 상기 제1 영역(MCA) 내에 배치되고 상기 제1 영역(MCA)으로부터 상기 제2 영역(SA) 내로 연장되는 적층 구조물(23', 35')을 포함할 수 있다.
실 시예들에서, 상기 제1 영역(MCA)은 메모리 셀 영역일 수 있고, 상기 제2 영역(SA)은 계단 영역, 연장 영역 또는 콘택 영역일 수 있다. 이하에서, 설명의 편의를 위해서, 상기 제1 영역(MCA)은 메모리 셀 영역으로 지칭하여 설명하고, 상기 제2 영역(SA)은 계단 영역으로 지칭하여 설명하기로 한다.
상기 적층 구조물(23', 35')은 제1 적층 구조물(23') 및 상기 제1 적층 구조물(23') 상의 제2 적층 구조물(35')을 포함할 수 있다. 상기 제1 적층 구조물(23')은 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 층간 절연 층들(25) 및 제1 게이트 층들(27g)을 포함할 수 있다. 상기 수직 방향(Z)은 상기 패턴 구조물(17)의 상부면과 수직한 방향일 수 있다. 상기 제1 게이트 층들(27g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 제1 게이트 패드들(27p)을 가질 수 있다.
상기 제2 적층 구조물(25')은 상기 수직 방향(Z)으로 교대로 반복적으로 적층되는 제2 층간 절연 층들(38) 및 제2 게이트 층들(40g)을 포함할 수 있다. 상기 제2 게이트 층들(40g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 제2 게이트 패드들(40p)을 가질 수 있다.
상기 제1 층간 절연 층들(25) 및 상기 제2 층간 절연 층들(38)은 층간 절연 층들(25, 38)을 구성할 수 있고, 상기 제1 게이트 층들(27g) 및 상기 제2 게이트 층들(40g)은 게이트 층들(27g, 40g)을 구성할 수 있다. 따라서, 상기 적층 구조물(23', 35')은 상기 수직 방향(Z)으로 교대로 반복적으로 적층되는 상기 층간 절연 층들(25, 38) 및 상기 게이트 층들(27g, 40g)을 포함할 수 있다. 상기 게이트 층들(27g, 40g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 상기 제1 및 제2 게이트 패드들(27p, 40p)을 가질 수 있다.
실시 예들에서, '게이트 패드'는 상기 계단 영역(SA) 내에서 상대적으로 상부에 위치하는 다른 게이트 층에 의해 상부가 덮이지 않는 게이트 층의 영역으로 정의할 수 있다.
실시 예들에서, 상기 제1 및 제2 게이트 패드들(27p, 40p)은 도면에 도시된 계단 모양뿐만 아니라, 다양한 계단 모양으로 배열될 수 있다.
각각의 상기 제1 및 제2 게이트 패드들(27p, 40p)은 상기 메모리 셀 어레이 영역(MCA) 내에 위치하는 각각의 상기 제1 및 제2 게이트 층들(27g, 40g)의 두께 보다 큰 두께를 가질 수 있다.
상기 제1 및 제2 게이트 층들(27g, 40g)은 도전성 물질을 포함할 수 있다. 예를 들어, 각각의 상기 제1 및 제2 게이트 층들(27g, 40g)은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi 등), 금속 질화물(e.g., TiN, TaN 또는 WN 등) 또는 금속(e.g., Ti 또는 W 등) 중 어느 하나의 물질 또는 둘 이상의 물질로 형성될 수 있다. 상기 층간 절연 층들(25, 38)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조물(23', 35')은 하나 또는 복수의 관통 영역들(TA)을 더 포함할 수 있다. 상기 관통 영역들(TA)의 각각은 상기 제1 및 제2 게이트 층들(27g, 40g) 중에서 상기 관통 영역들(TA)과 인접하는 상기 제1 및 제2 게이트 층들(27g, 40g)과 동일한 레벨에 위치하는 절연성 수평 층들(27i, 40i)을 더 포함할 수 있다. 예를 들어, 상기 관통 영역들(TA) 중에서, 상기 제1 게이트 층들(27g)과 인접하는 관통 영역(TA)의 부분은 상기 제1 게이트 층들(27g)과 동일한 레벨에 배치되는 제1 절연성 수평 층들(27i)을 포함할 수 있고, 상기 제2 게이트 층들(40g)과 인접하는 관통 영역(TA)의 부분은 상기 제2 게이트 층들(40g)과 동일한 레벨에 배치되는 제2 절연성 수평 층들(40i)을 포함할 수 있다.
예시적인 예에서, 상기 관통 영역들(TA)의 각각은 상기 절연성 수평 층들(27i, 40i) 중 최상부에 위치하는 절연성 수평 층 상에서 최상부의 절연성 수평 층과 접촉하는 보강 수평 층(28, 41)을 더 포함할 수 있다. 예를 들어, 상기 제2 적층 구조물(35')과 이격된 위치의 관통 영역(TA)은 상기 제1 절연성 수평 층들(27i) 중 최상부의 제1 절연성 수평 층과 접촉하는 제1 보강 수평 층(28)을 포함할 수 있고, 상기 제1 및 제2 적층 구조물들(23', 35') 내에 위치하는 관통 영역(TA)은 상기 제2 절연성 수평 층들(40i) 중 최상부의 제2 절연성 수평 층과 접촉하는 제2 보강 수평 층(41)을 포함할 수 있다.
상기 제1 및 제2 절연성 수평 층들(27i, 40i)은 상기 제1 및 제2 층간 절연 층들(25, 38)과 다른 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 절연성 수평 층들(27i, 40i)은 제1 실리콘 질화물로 형성될 수 있고, 상기 제1 및 제2 층간 절연 층들(25, 38)은 실리콘 산화물로 형성될 수 있다.
상기 제1 및 제2 보강 수평 층들(28, 41)은 상기 제1 및 제2 절연성 수평 층들(27i, 40i)의 상기 제1 실리콘 질화물과 식각률이 다른 제2 실리콘 질화물로 형성될 수 있다. 상기 제2 실리콘 질화물은 상기 제1 실리콘 질화물 보다 식각 속도가 빠른 물질일 수 있다.
도 1과 같은 평면으로 보았을 때, 상기 적층 구조물(23', 35')에서, 각각의 상기 관통 영역들(TA)은 게이트 영역(도 1의 GA)에 의해 둘러싸일 수 있다. 여기서, 상기 게이트 영역(GA)은 상기 제1 및 제2 게이트 층들(27g, 40g)이 배치되는 영역일 수 있다. 따라서, 각각의 상기 관통 영역들(TA)은 인접하는 상기 제1 및 제2 게이트 층들(27g, 40g)에 의해 둘러싸일 수 있다. 상기 제2 구조물(21)은 중간 절연 층(32, 44)을 더 포함할 수 있다. 상기 중간 절연 층(32, 44)은 제1 중간 절연 층(32) 및 제2 중간 절연 층(44)을 포함할 수 있다. 상기 제1 중간 절연 층(32)은 상기 제1 게이트 패드들(27p), 상기 제1 적층 구조물(23')에 의해 덮이지 않은 상기 패턴 구조물(17)의 부분 및 상기 외측 절연 층(19b)을 덮을 수 있다. 상기 제2 중간 절연 층(44)은 상기 제2 게이트 패드들(40p) 및 상기 제1 중간 절연 층(32)을 덮을 수 있다. 상기 제1 및 제2 중간 절연 층들(32, 44)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 구조물(21')을 관통하는 부분을 포함하는 메모리 수직 구조물(47)을 더 포함할 수 있다. 상기 메모리 수직 구조물(47)은 상기 메모리 셀 어레이 영역(MCA) 내의 상기 적층 구조물(23', 35')을 관통하는 부분을 포함할 수 있다. 상기 메모리 수직 구조물(47)은 상기 제2 구조물(21')을 관통하는 부분으로부터 상기 패턴 구조물(17) 내로 연장되어 상기 패턴 구조물(17)과 접촉할 수 있다. 예를 들어, 상기 메모리 수직 구조물(47)은 상기 제3 패턴 층(17c) 및 상기 제2 패턴 층(17b')을 차례로 관통하며 상기 제1 패턴 층(17a) 내로 연장될 수 있다. 상기 메모리 수직 구조물(47)은 실리콘 층으로 형성될 수 있는 상기 제1 내지 제3 패턴 층들(17a, 17b', 17c) 중 적어도 하나와 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 게이트 층들(40g) 중에서 상부에 위치하는 하나 또는 복수의 상부 게이트 층들을 관통하는 스트링 분리 패턴(45)을 더 포함할 수 있다. 상기 스트링 분리 패턴(45)은 실리콘 산화물로 형성될 수 있다. 상기 스트링 분리 패턴(45)은 상기 제2 게이트 층들(40g) 중에서 워드라인일 수 있는 제2 게이트 층 보다 높은 레벨에 배치될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 스트링 분리 패턴(45)을 관통하면서 상기 제2 구조물(21')을 관통하고, 상기 패턴 구조물(17)과 접촉하는 더미 수직 구조물(47d)을 더 포함할 수 있다. 상기 더미 수직 구조물(47d)은 상기 메모리 수직 구조물(47)과 동일한 단면 구조를 갖고, 동일한 물질로 형성될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 구조물(21') 상의 제1 상부 절연 층(58)을 더 포함할 수 있다. 상기 제1 상부 절연 층(58)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제1 상부 절연 층(58) 및 상기 제2 구조물(21')을 관통하고, 상기 패턴 구조물(17)의 일부를 노출시키는 지지대 홀들(60s) 및 상기 지지대 홀들(60s) 내에 배치되는 지지대 수직 구조물들(61)을 더 포함할 수 있다. 각각의 상기 지지대 수직 구조물들(61)은 상기 계단 영역(SA) 내에서 상기 제2 구조물(21')의 상기 게이트 층들(27g, 40g) 중 적어도 일부를 관통하는 부분을 포함할 수 있다. 평면으로 보았을 때, 각각의 상기 지지대 수직 구조물들(61)은 원 모양 또는 타원 모양일 수 있다.
상기 지지대 수직 구조물들(61) 중 적어도 몇몇은 상기 패턴 구조물(17)의 상기 제3 패턴 층(17c) 및 상기 제4 패턴 층(17d)을 차례로 관통하며 상기 제1 패턴 층(17a) 내로 연장될 수 있다. 상기 지지대 수직 구조물들(61) 중 어느 하나는 상기 제4 패턴 층(17d)과 이격되고 상기 제3 패턴 층(17c)을 관통하며 상기 제1 패턴 층(17a) 내로 연장될 수 있다.
이하에서, 설명의 편의를 위해서, 하나의 지지대 홀(60s) 및 하나의 지지대 수직 구조물(61)을 중심으로 설명하기로 한다.
상기 지지대 수직 구조물(62)의 상부면은 상기 메모리 수직 구조물(47)의 상부면 보다 높은 레벨에 배치될 수 있다.
실시 예들에서, "레벨"은 상기 패턴 구조물(17)의 상부면을 기준으로 하여 보았을 때의 높이 레벨 또는 상기 반도체 기판(4)의 상부면을 기준으로 하여 보았을 때의 높이 레벨을 의미할 수 있다.
상기 지지대 수직 구조물(61)은 에어 갭(69a) 및 상기 에어 갭(69a)의 적어도 일부를 한정하는 지지대 층(65a)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제1 상부 절연 층(58) 상에 배치되며 상기 지지대 수직 구조물(61)을 덮는 캐핑 층(63)을 더 포함할 수 있다.
상기 캐핑 층(63)은 하부 캐핑 층(65c) 및 상기 하부 캐핑 층(65c) 상의 상부 캐핑 층(67)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 댐 구조물들(71)을 더 포함할 수 있다. 각각의 상기 댐 구조물들(71)은 상기 캐핑 층(63), 상기 제1 상부 절연 층(58) 및 상기 제2 구조물(21')을 차례로 관통하고, 각각의 상기 관통 영역들(TA)을 둘러쌀 수 있다. 따라서, 평면으로 보았을 때, 각각의 상기 댐 구조물들(71)은 상기 게이트 영역(도 1의 GA)과 각각의 상기 관통 영역들(도 1의 TA) 사이에 배치될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 캐핑 층(63) 상의 제2 상부 절연 층(73)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 상부 절연 층(73), 상기 캐핑 층(63), 상기 제1 상부 절연 층(58) 및 상기 제2 구조물(21')을 관통하는 분리 구조물들(77)을 더 포함할 수 있다. 상기 분리 구조물들(77)의 각각은 실리콘 산화물 또는 내부에 보이드가 형성된 실리콘 산화물로 형성될 수 있다. 다른 예에서, 상기 분리 구조물들(77)의 각각은 상기 패턴 구조물(17)과 접촉하는 도전성 패턴 및 상기 도전성 패턴의 측면을 덮는 절연성 층을 포함할 수 있다.
각각의 상기 분리 구조물들(77)은 상기 캐핑 층(63), 상기 제1 상부 절연 층(58) 및 상기 제2 구조물(21')을 관통하는 하부 분리 부분(77a) 및 상기 제2 상부 절연 층(73)을 관통하는 상부 분리 부분(77b)을 포함할 수 있다. 상기 하부 분리 부분(77a) 및 상기 상부 분리 부분(77b)은 일체로 형성될 수 있다.
상기 분리 구조물들(77) 중 적어도 하나의 분리 구조물(77)에서, 상기 상부 분리 부분(77b)은 상기 하부 분리 부분(77a)의 폭과 다른 폭을 가질 수 있다. 예를 들어, 상기 분리 구조물들(77) 중 적어도 하나의 분리 구조물(77)에서, 상기 상부 분리 부분(77b)은 상기 하부 분리 부분(77a)의 폭 보다 큰 폭을 가질 수 있다.
상기 분리 구조물들(77) 중 적어도 하나의 분리 구조물(77)에서, 상기 상부 분리 부분(77b)의 측면의 적어도 일부는 상기 하부 분리 부분(77a)의 측면의 적어도 일부와 수직하게 정렬되지 않을 수 있다.
상기 분리 구조물들(77)은 서로 평행한 복수의 주 분리 구조물들(77M), 및 상기 주 분리 구조물들(77M) 사이에 배치되는 보조 분리 구조물들(77S)을 포함할 수 있다. 상기 분리 구조물들(77)의 각각은 제1 수평 방향(X)으로 연장되는 라인 부분을 포함할 수 있다. 상기 제1 수평 방향(X)은 상기 패턴 구조물(17)의 상부면과 평행할 수 있다. 상기 제1 수평 방향(X)은 상기 메모리 셀 어레이 영역(MCA)에서 상기 계단 영역(SA)을 향하는 방향일 수 있다. 각각의 상기 보조 분리 구조물들(77S)은 각각의 상기 주 분리 구조물들(77M) 보다 짧은 길이를 가질 수 있다. 상기 주 분리 구조물들(77M)은 상기 제2 구조물(21')을 관통하며, 상기 적층 구조물(23', 35')을 제2 수평 방향(Y)으로 분리시킬 수 있다. 상기 제2 수평 방향(Y)은 상기 패턴 구조물(17)의 상부면과 평행할 수 있고, 상기 제1 수평 방향(X)과 수직할 수 있다.상기 분리 구조물들(77)의 각각은 상기 분리 구조물(77)과 인접하는 상기 게이트 층들(27g, 40g)과 접촉할 수 있다.
상기 분리 구조물들(77)은 상기 제2 구조물(21')을 관통하는 부분으로부터 아래로 연장되어 상기 패턴 구조물(17')과 접촉할 수 있다. 상기 분리 구조물들(77) 중 적어도 하나는 상기 제1 패턴 층(17a)과 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 주변 콘택 플러그들(87)을 더 포함할 수 있다. 상기 주변 콘택 플러그들(87)은 제1 주변 콘택 플러그(87a), 제2 주변 콘택 플러그(87b) 및 제3 주변 콘택 플러그(87c)를 포함할 수 있다. 상기 주변 콘택 플러그들(87)은 상기 제2 상부 절연 층(73), 상기 캐핑 층(63), 상기 제1 상부 절연 층(58) 및 상기 제2 구조물(21')를 관통하고 상기 하부 구조물(3) 내로 연장될 수 있다.
상기 제1 주변 콘택 플러그(87a)는 상기 제1 및 제2 게이트 층들(27g, 40g)과 이격되고, 상기 중간 절연 층들(32, 44)을 관통하고, 상기 제1 주변 회로 패드(11p1)와 접촉하고, 상기 제1 주변 회로 패드(11p1)와 전기적으로 연결될 수 있다.
상기 제2 주변 콘택 플러그(87b)는 상기 제1 및 제2 게이트 층들(27g, 40g)과 이격되고, 상기 관통 영역들(TA)의 상기 절연성 수평 층들(27i, 40i)을 관통하고, 상기 제2 주변 회로 패드(11p1)와 접촉하고, 상기 제2 주변 회로 패드(11p1)와 전기적으로 연결될 수 있다.
상기 제3 주변 콘택 플러그(87c)는 상기 제1 및 제2 게이트 층들(27g, 40g)과 이격되고, 상기 중간 절연 층들(32, 44)을 관통하고, 상기 패턴 구조물(17)의 상기 제1 패턴 층(17a)과 접촉하고 상기 제1 패턴 층(17a)과 전기적으로 연결될 수 있다. 상기 패턴 구조물(17)에서, N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있는 상기 제1 패턴 층(17a)은 공통 소스일 수 있고, 상기 제3 주변 콘택 플러그(87c)는 상기 공통 소스와 전기적으로 연결되는 공통 소스 콘택 플러그일 수 있다.
일 실시예에 따른 반도체 장치(1)는 각각의 상기 주변 콘택 플러그들(87a, 87b, 87c)의 측면을 덮는 스페이서 층(65b)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제1 및 제2 게이트 패드들(27p, 40p)과 접촉하며 상기 게이트 패드들(27p, 40p)과 전기적으로 연결되는 게이트 콘택 플러그들(89)을 더 포함할 수 있다. 상기 게이트 콘택 플러그들(89)은 상기 제2 상부 절연 층(73), 상기 캐핑 층(63) 및 상기 제1 상부 절연 층(58)을 관통하며 상기 제2 구조물(21') 내로 연장되어, 상기 제1 및 제2 게이트 패드들(27p, 40p)과 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 상부 절연 층(73) 상에 배치되는 제3 상부 절연 층(91)을 더 포함할 수 있다. 상기 제1, 제2 및 제3 상부 절연 층(58, 73, 91)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 제3 상부 절연 층(91)을 관통하는 주변 상부 플러그들(95a, 95b, 95c)를 더 포함할 수 있다. 상기 주변 상부 플러그들(95a, 95b, 95c)은 상기 제1 주변 콘택 플러그(87a)와 전기적으로 연결되는 제1 주변 상부 플러그(95a), 상기 제2 주변 콘택 플러그(87b)와 전기적으로 연결되는 제2 주변 상부 플러그(95b) 및 상기 제3 주변 콘택 플러그(87c)와 전기적으로 연결되는 제3 주변 상부 플러그(95c)를 더 포함할 수 있다.
상기 제1 주변 상부 플러그(95a)는 상기 제1 주변 콘택 플러그(87a)의 측면과 수직 정렬되지 않는 측면을 포함할 수 있다. 상기 제2 주변 상부 플러그(95b)는 상기 제2 주변 콘택 플러그(87b)의 측면과 수직 정렬되지 않는 측면을 포함할 수 있다. 상기 제3 주변 상부 플러그(95c)는 상기 제3 주변 콘택 플러그(87c)의 측면과 수직 정렬되지 않는 측면을 포함할 수 있다.
각각의 상기 주변 상부 플러그들(95a, 95b, 95c)의 폭은 각각의 주변 콘택 플러그들(87a, 87b, 87c)의 폭과 다를 수 있다. 일 예에서, 각각의 상기 주변 상부 플러그들(95a, 95b, 95c)의 폭은 각각의 주변 콘택 플러그들(87a, 87b, 87c)의 폭 보다 작을 수 있다. 다른 예에서, 각각의 상기 주변 상부 플러그들(95a, 95b, 95c)의 폭은 각각의 주변 콘택 플러그들(87a, 87b, 87c)의 폭 보다 클 수 있다. 일 실시예에 따른 반도체 장치(1)는 상기 제1 내지 제3 상부 절연 층들(58, 73, 71) 및 상기 캐핑 층(63)을 관통하며, 상기 메모리 수직 구조물(47)과 전기적으로 연결되는 비트라인 콘택 플러그(96a)를 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제3 상부 절연 층(91)을 관통하며, 상기 게이트 콘택 플러그들(89)과 전기적으로 연결되는 게이트 상부 플러그들(96b)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제3 상부 절연 층(91) 상에 배치되는 배선들(98b, 98a, 98b)을 더 포함할 수 있다. 상기 배선들(98b, 98a, 98b)은 상기 비트라인 콘택 플러그들(96a)과 전기적으로 연결되는 비트라인들(98b), 각각의 상기 게이트 상부 플러그들(96b)과 복수개의 상기 제2 주변 상부 플러그들(95b)을 각각 전기적으로 연결하는 게이트 연결 배선들(98g), 상기 제1 주변 상부 플러그(95a)과 전기적으로 연결되는 제1 주변 배선(98a), 및 상기 제3 주변 상부 플러그(95c)와 전기적으로 연결되는 제2 주변 배선(98c)을 포함할 수 있다.
이하에서, 상기 게이트 층들(27g, 40g) 중 최상부의 게이트 층의 상부면이 위치하는 레벨을 제1 높이 레벨(L1)으로 정의하고, 상기 메모리 수직 구조물(47)의 상부면이 위치하는 레벨을 제2 높이 레벨(L2)로 정의하고, 상기 제2 상부 절연 층(73)의 상부면이 위치하는 레벨을 제3 높이 레벨(L3)로 정의하여, 설명하기로 한다.
다음으로, 도 3a를 참조하여, 앞에서 설명한 상기 게이트 층들(27g, 40g) 및 상기 메모리 수직 구조물(47)의 예시적인 예에 대하여 설명하기로 한다. 도 3a는 도 2a의 'A'로 표시된 영역을 확대한 부분 확대도이다.
도 2a 및 도 3a를 참조하면, 상기 게이트 층들(27g, 40g)은 하나 또는 복수의 하부 게이트 층들(GL1, GL2), 상기 하나 또는 복수의 상부 게이트 층들(GU1, GU2), 및 상기 하나 또는 복수의 하부 게이트 층들(GL1, GL2)과 상기 하나 또는 복수의 상부 게이트 층들(GU1, 30U2) 사이에 배치되는 복수의 중간 게이트 층들(GM)을 포함할 수 있다. 상기 하나 또는 복수의 상부 게이트 층들(GU1, GU2)은 수직 방향(Z)으로 서로 이격되는 복수개일 수 있다. 예를 들어, 상기 복수의 상부 게이트 층들(GU1, GU2)은 제1 상부 게이트 층(GU1) 및 상기 제1 상부 게이트 층(GU1) 하부에 배치되는 제2 상부 게이트 층(GU2)을 포함할 수 있다.
상기 하나 또는 복수의 하부 게이트 층들(GL1, GL2)은 상기 수직 방향(Z)으로 서로 이격되는 복수개일 수 있다. 예를 들어, 상기 복수의 하부 게이트 층들(GL1, GL2)은 제1 하부 게이트 층(GL1) 및 상기 제1 하부 게이트 층(GL1) 상에 배치되는 제2 하부 게이트 층(GL2)을 포함할 수 있다.
상기 복수의 중간 게이트 층들(GM) 중 복수개는 워드라인들일 수 있다.
일 에에서, 상기 제1 하부 게이트 층(GL1)은 접지 선택 트랜지스터의 접지 선택 게이트 라인일 수 있고, 상기 제2 하부 게이트 층(GL2)은 더미 게이트 라인일 수 있다.
다른 예에서, 상기 제1 하부 게이트 층(GL1)은 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀들에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있는 소거 제어 트랜지스터의 소거 제어 게이트 라인일 수 있고, 상기 제2 하부 게이트 층(GL2)은 접지 선택 트랜지스터의 접지 선택 게이트 라인일 수 있다.
일 예에서, 상기 복수의 상부 게이트 층들(GU1, GU2)은 스트링 선택 트랜지스터들의 스트링 선택 게이트 라인들일 수 있다.
다른 예에서, 상기 복수의 상부 게이트 층들(GU1, GU2) 중 상기 제1 상부 게이트 층(30U1)은 소거 제어 트랜지스터의 소거 제어 게이트 라인일 수 있고, 상기 제2 상부 게이트 층(GU2)은 스트링 선택 트랜지스터의 스트링 선택 게이트 라인일 수 있다.
상기 메모리 수직 구조물(47)은 상기 제1 적층 구조물(23')을 관통하는 하부 수직 부분(47L) 및 상기 제2 적층 구조물(35')을 관통하는 상부 수직 부분(47U)을 포함할 수 있다.
상기 하부 수직 부분(47L)의 상부 영역의 폭은 상기 상부 수직 부분(47U)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 하부 수직 부분(47L)의 상부 영역의 폭은 상기 상부 수직 부분(47U)의 하부 영역의 폭 보다 클 수 있다.
서로 인접하는 상기 하부 수직 부분(47L)의 측면과, 상기 상부 수직 부분(47U)의 측면은 상기 수직 방향(Z)으로 정렬되지 않을 수 있다.
상기 제1 적층 구조물(23')의 상기 제1 게이트 층들(27g) 중 최상위 제1 게이트 층과, 상기 제2 적층 구조물(35')의 상기 제2 게이트 층들(40g) 중 최하위 제2 게이트 층 사이의 높이 레벨에 위치하는 상기 메모리 수직 구조물(47)의 중간 측면은 기울기가 변화하는 기울기 변화 부(47V)을 포함할 수 있다.
실시 예들에서, "기울기 변화 부"는 제1 기울기의 상부 측면 부분과 제2 기울기의 하부 측면 사이에서 상기 제1 기울기 및 상기 제2 기울기와 다른 제3 기울기를 갖는 측면 부분으로 정의할 수 있다. 여기서, 상기 제3 기울기는 상기 제1 기울기 및 상기 제2 기울기 보다 완만한 경사일 수 있고, 각각의 상기 제1 기울기 및 상기 제2 기울기는 수직 또는 수직에 가까운 경사일 수 있다. 따라서, 상기 '기울기 변화 부'는 상부와 하부 사이에서 완만한 기울기를 갖는 부분으로 설명될 수 있다. 예를 들어, 상기 메모리 수직 구조물(47)에서, 상기 하부 수직 부분(47L)은 수직 또는 수직에 가까운 제1 기울기의 측면을 가질 수 있고, 상기 상부 수직 부분(47U)은 수직 또는 수직에 가까운 제2 기울기의 측면을 가질 수 있고, 상기 기울기 변화 부(47V)는 상기 제1 기울기 및 상기 제2 기울기 보다 완만한 기울기를 가질 수 있다.
상기 메모리 수직 구조물(47)의 상기 중간 측면의 상기 기울기 변화 부(47V)과 동일한 높이 레벨에서, 앞에서 설명한 상기 지지대 수직 구조물(61), 상기 주변 콘택 플러그들(87a, 87b, 87c), 상기 분리 구조물들(77), 상기 댐 구조물(71) 각각의 측면은 실질적으로 직선인 모양 또는 일정한 규칙성을 가지며 단조롭게 변화하는 모양일 수 있다.
상기 메모리 수직 구조물(47)은 절연성 갭필 층(53), 상기 절연성 갭필 층(53)의 외측면 및 바닥면을 덮는 채널 층(51) 상기 채널 층(51)의 외측면 및 바닥면을 덮는 정보 저장 구조물(49), 상기 절연성 갭필 층(53) 상의 패드 물질 층(55)을 포함할 수 있다.
상기 정보 저장 구조물(49)은 상기 채널 층(51)의 외측면 및 바닥면을 덮는 제1 유전체 층(49c), 상기 제1 유전체 층(49c)의 외측면 및 바닥면을 덮는 정보 저장 물질 층(49b) 및 상기 정보 저장 물질 층(49b)의 외측면 및 바닥면을 덮는 제2 유전체 층(49a)을 포함할 수 있다. 상기 제2 유전체 층(49c)은 상기 채널 층(51)과 접촉할 수 있고, 상기 정보 저장 물질 층(49b)은 상기 채널 층(51)과 이격될 수 있다. 상기 절연성 갭필 층(53)은 실리콘 산화물, 예를 들어 원자층 증착 공정으로 형성될 수 있는 실리콘 산화물, 또는 내부에 보이드가 형성된 실리콘 산화물을 포함할 수 있다. 상기 제1 유전체 층(49a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(49c)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 물질 층(49b)은 차지(charge)를 트랩하여, 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 메모리 수직 구조물(47)의 상기 정보 저장 구조물(49)의 상기 정보 저장 물질 층(49b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 채널 층(51)은 폴리 실리콘을 포함할 수 있다. 상기 패드 물질 층(55)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., W 등), 및 금속-반도체 화합물(e.g., TiSi 등) 중 적어도 하나를 포함할 수 있다. 상기 패드 물질 층(55)은 상기 비트라인 콘택 플러그(96a)와 접촉하면서 전기적으로 연결될 수 있다.
상기 메모리 수직 구조물(47)은 상기 패턴 구조물(17')의 상기 제3 패턴 층(17c) 및 상기 제2 패턴 층(17b')을 차례로 관통하며 상기 제1 패턴 층(17a) 내부로 연장될 수 있다. 상기 패턴 구조물(17')에서, 상기 제2 패턴 층(17b')은 상기 정보 저장 구조물(49)을 관통하며 상기 채널 층(51)과 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 게이트 층들(27g, 40g) 각각의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물(47)의 측면과 상기 게이트 층들(27g, 40g) 각각의 측면 사이에 배치되는 유전체 층(56)을 더 포함할 수 있다. 상기 유전체 층(56)은 실리콘 산화물 보다 유전상수가 큰 고유전체(high-k dielectric)를 포함할 수 있다. 예를 들어, 상기 유전체 층(56)은 알루미늄 산화물, 란탄 산화물 또는 하프늄 산화물 등과 같은 고유전체로 형성될 수 있다.
다음으로, 도 3b를 참조하여, 앞에서 설명한 상기 지지대 수직 구조물(61) 및 상기 캐핑 층(63)의 예시적인 예에 대하여 설명하기로 한다. 도 3b는 도 2b의 'B'로 표시된 영역을 확대한 부분 확대도이다.
도 2b 및 도 3b를 참조하면, 앞에서 상술한 바와 같이, 상기 지지대 수직 구조물(61)은 상기 에어 갭(69a) 및 상기 에어 갭(69a)의 적어도 일부를 한정하는 상기 지지대 층(65a)을 포함할 수 있고, 상기 캐핑 층(63)은 상기 하부 캐핑 층(65c) 및 상기 상부 캐핑 층(67)을 포함할 수 있다. 예를 들어, 상기 지지대 층(65a)은 적어도 상기 에어 갭(69a)의 하부 및 측벽을 한정할 수 있다.
상기 지지대 층(65a)은 상기 하부 캐핑 층(65c)으로부터 연속적으로 연장될 수 있다. 상기 상부 캐핑 층(67)은 상기 에어 갭(69a)의 상부를 한정할 수 있다.
상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 서로 동일한 물질로 형성될 수 있다. 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 일체로 형성될 수 있다. 예를 들어, 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 경계면 없이 연속적으로 연장되는 물질 층으로 형성될 수 있다. 예를 들어, 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 절연성 물질 층을 포함할 수 있다.
일 예에서, 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 실리콘 산화물 층으로 형성될 수 있다.
다른 예에서, 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 실리콘 질화물 층으로 형성될 수 있다.
또 다른 예에서, 상기 하부 캐핑 층(65c) 및 상기 지지대 층(65a)은 다층 구조, 예를 들어 실리콘 산화물 층과 실리콘 질화물 층의 다층 구조로 형성될 수 있다.
상기 하부 캐핑 층(65c)의 최대 두께는 상기 지지대 층(65a)의 최소 두께 보다 클 수 있다. 상기 지지대 층(65a)은 상기 하부 캐핑 층(65c)과 인접하는 부분에서 최대 두께를 가질 수 있다.
상기 상부 캐핑 층(65c)은 상기 하부 캐핑 층(65c)과 다른 방법에 의해 형성되는 물질 층을 포함할 수 있다. 예를 들어, 상기 하부 캐핑 층(65c)은 원자층 증착 공정(ALD)에 의한 실리콘 산화물 층을 포함할 수 있고, 상기 상부 캐핑 층(65c)은 화학 기상 증착 공정(CVD)에 의한 실리콘 산화물 층을 포함할 수 있다.
일 예에서, 상기 에어 갭(69a)의 상단은 상기 메모리 수직 구조물(47)의 상부면 보다 높은 레벨에 배치될 수 있다.일 예에서, 상기 에어 갭(69a)은 상기 지지대 홀(60s) 내부에 위치하는 부분으로부터 상부로 연장될 수 있고, 상기 에어 갭(69a)의 상단(69t)은 상기 제1 상부 절연 층(58)의 상부면 보다 높은 레벨에 위치할 수 있다.
일 예에서, 상기 에어 갭(69a)의 상단(69t)은 상기 하부 캐핑 층(65c)의 상부면 보다 높은 레벨에 위치할 수 있다.
다음으로, 도 3c 및 도 3d를 중심으로 참조하여, 앞에서 설명한 상기 주변 콘택 플러그들(87), 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c) 및 상기 스페이서 층(65b) 및 상기 게이트 콘택 플러그들(89)의 예시적인 예에 대하여 설명하기로 한다. 도 3c는 도 2a의 'C1' 및 'C2'로 표시된 영역들을 각각 확대한 부분 확대도이고, 도 3d는 도 2a의 'D'로 표시된 영역을 확대한 부분 확대도이다.
도 2a, 도 3c 및 도 3d를 참조하면, 상기 주변 콘택 플러그들(87)의 각각은 상기 제1 높이 레벨(L1)을 기준으로 하여, 상기 제1 높이 레벨(L1) 아래의 하부 영역(87LS) 및 상기 제1 높이 레벨(L1) 위의 상부 영역(87US)을 포함할 수 있다. 예를 들어, 각각의 상기 주변 콘택 플러그들(87)에서, 상기 상부 영역(87US)은 상기 게이트 층들(27g, 40g) 중 최상부 게이트 층(40g)의 상부면 보다 높은 레벨에 배치될 수 있고, 상기 하부 영역(87LS)은 상기 최상부 게이트 층(40g)의 상기 상부면 보다 낮은 레벨에 배치될 수 있다.
이하에서, 상기 주변 콘택 플러그들(87) 중 어느 하나의 주변 콘택 플러그의 상기 하부 영역(87LS) 및 상기 상부 영역(87US)을 중심으로 설명하기로 한다.
상기 하부 영역(87LS)의 측면 프로파일과 상기 상부 영역(87US)의 측면 프로파일은 서로 다를 수 있다. 예를 들어, 상기 하부 영역(87LS)은 실질적으로 수직한 측면을 가질 수 있고, 고, 상기 상부 영역(87US)은 적어도 한 부분이 휘어진 측면을 가질 수 있다. 예를 들어, 상기 상부 영역(87US)은 제1 영역(87US_1), 상기 제1 영역(87US_1) 아래의 연결 영역(87US_2) 및 상기 연결 영역(87US_2) 아래의 제2 영역(87US_3)을 포함할 수 있다. 상기 연결 영역(87US_2)의 측면은 상기 제1 영역(87US_1)의 측면 및 상기 제2 영역(87US_2)의 측면 중 적어도 하나와 다른 기울기를 가질 수 있다. 예를 들어, 상기 연결 영역(87US_2)의 측면은 상기 제1 영역(87US_1)의 제1 기울기를 갖는 측면 및 상기 제2 영역(87US_2)의 제2 기울기를 갖는 측면과 다른 기울기를 가질 수 있다.예를 들어, 상기 제1 영역(87US_1)의 측면 및 상기 제2 영역(87US_2)의 측면은 수직 또는 수직에 가까운 가파른 기울기를 가질 수 있고, 상기 연결 영역(87US_2)의 측면은 완만한 기울기를 가질 수 있다. 명세서 전체에 걸쳐서, "실질적으로 수직한"의 표현은 상기 하부 구조물(3)의 상부면 또는 상기 반도체 기판(4)의 상부면과 실질적으로 수직한 것을 의미할 수 있다. 예를 들어, 플러그를 형성하는 것은 이방성 식각 공정으로 홀을 형성하고, 홀 내에 플러그를 형성하는 것을 포함할 수 있고, 상기 플러그의 측면 프로파일은 상기 이방성 식각 공정에 의해 형성되는 홀의 측면 프로파일 일 수 있다. 여기서, 이방성 식각 공정에 의해 형성되는 홀의 측면은 상기 반도체 기판(4)의 상부면과 수직하거나, 또는 수직에 가까울 수 있다. 따라서, "실질적으로 수직한"의 표현은 상기 반도체 기판(4)의 상부면과 수직한 것을 의미할 수 있지만, 이에 한정되지 않고, 이방성 식각 공정의 공정 마진(process margin)의 범위 내에서 형성될 수 있는 홀의 측면 모양, 예를 들어 상기 반도체 기판(4)의 상부면과 수직에 가까우면서 일정한 기울기를 갖는 모양 또는 상기 반도체 기판(4)의 상부면과 수직에 가까우면서 변화하는 기울기를 갖는 모양 등과 같이 상기 반도체 기판(4)의 상부면과 수직에 가까운 모양을 의미할 수 있다.
상기 제1 영역(87US_1)의 적어도 일부는 상기 제2 상부 절연 층(73) 및 상기 상부 캐핑 층(67)과 접촉할 수 있다.
상기 제1 영역(87US_1)은 상기 제2 상부 절연 층(73), 상기 상부 캐핑 층(67) 및 상기 하부 캐핑 층(65c)과 접촉할 수 있다.
상기 제1 영역(87US_1)의 측면과 상기 제2 영역(87US_3)의 측면은 수직 방향(Z)으로 정렬되지 않을 수 있다.
상기 연결 영역(87US_2)의 적어도 일부는 상기 하부 캐핑 층(65c) 보다 낮은 레벨에 위치할 수 있다.
상기 연결 영역(87US_2)의 적어도 일부는 상기 제2 높이 레벨(L2) 보다 높은 레벨에 위치할 수 있다.
상기 상부 영역(87US)의 최대 폭은 상기 하부 영역(87LS)의 최대 폭 보다 클 수 있다.
상기 상부 영역(87US)에서, 상기 제1 영역(87US_1)은 상기 연결 영역(87US_2)의 최소 폭 보다 큰 최소 폭을 가질 수 있고, 상기 제2 영역(87US_3)은 상기 연결 영역(87US_2)의 최대 폭 보다 작은 최대 폭을 가질 수 있다.
상기 상부 영역(87US)과 동일한 높이 레벨에 위치하는 상기 게이트 콘택 플러그들(89)은 상기 상부 영역(87US)의 측면 프로파일과 다른 측면 프로파일을 가질 수 있다. 예를 들어, 상기 주변 콘택 플러그(87)의 상기 상부 영역(87US)과 동일한 높이 레벨에 위치하는 상기 게이트 콘택 플러그들(89) 각각의 영역은 실질적으로 수직한 기울기를 갖는 측면을 가질 수 있다.
상기 스페이서 층(65b)은 상기 하부 영역(87LS)의 측면을 둘러싸며 상부로 연장되고, 상기 상부 영역(87US)의 일부 측면을 덮을 수 있다. 예를 들어, 상기 스페이서 층(65b)은 상기 상부 영역(87US)의 상기 제2 영역(87US_3)의 측면을 덮을 수 있고, 상기 상부 영역(87US)의 상기 제1 영역(87US_1) 보다 낮은 레벨에 위치하여, 상기 제1 영역(87US_1)과 이격될 수 있다.
상기 스페이서 층(65b)은 상기 상부 영역(87US)의 상기 연결 영역(87US_2)의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 스페이서 층(65b)은 상기 연결 영역(87US_2)의 하부 부분의 측면을 덮을 수 있고, 상기 연결 영역(57US_2)의 상부 부분의 측면을 덮지 않을 수 있다.
각각의 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)은 각각의 상기 주변 콘택 플러그들(87)과 다른 폭을 가질 수 있다. 예를 들어, 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c) 각각의 폭은 상기 주변 콘택 플러그들(87) 각각의 폭 보다 작을 수 있다.
상기 주변 콘택 플러그들(87)의 각각은 플러그 패턴(87_2) 및 상기 플러그 패턴(87_2)의 측면 및 바닥면을 덮는 도전성 라이너(87_1)을 포함할 수 있다. 상기 게이트 콘택 플러그들(89)의 각각은 플러그 패턴(89_2) 및 상기 플러그 패턴(89_2)의 측면 및 바닥면을 덮는 도전성 라이너(89_1)을 포함할 수 있다.
일 예에서, 상기 주변 콘택 플러그들(87)과 상기 게이트 콘택 플러그들(89)은 동시에 형성될 수 있다. 따라서, 상기 주변 콘택 플러그들(87)과 상기 게이트 콘택 플러그들(89)은 동일한 물질로 형성될 수 있다.
일 예에서, 상기 주변 콘택 플러그들(87)의 상부면들은 상기 게이트 콘택 플러그들(89)의 상부면들과 공면을 이룰 수 있다. 예를 들어, 상기 주변 콘택 플러그들(87) 및 상기 게이트 콘택 플러그들(89)의 상부면들은 상기 제3 높이 레벨(L3)에 위치할 수 있다.
실시예들에서, 각각의 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그들(96b), 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)은 동시에 형성되어 서로 동일한 물질을 포함할 수 있다. 예를 들어, 각각의 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그들(96b), 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)은 플러그 패턴(95_2) 및 상기 플러그 패턴(95_2)의 바닥면 및 측면을 덮는 도전성 라이너(95_1)를 포함할 수 있다. 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그들(96b), 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)은 공면을 이루는 상부면들을 가질 수 있다.
다음으로, 도 4a, 도 4b, 도 5a 및 도 5b를 각각 참조하여, 앞에서 설명한 상기 지지대 수직 구조물(61) 및 상기 캐핑 층(63)의 다양한 변형 예들에 대하여 설명하기로 한다. 각각의 도 4a, 도 4b, 도 5a 및 도 5b는 도 3b의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이다. 이하에서 설명하는 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 설명하는 다양한 변형된 구조는 도 3b의 구조를 대체할 수 있다.
변형 예에서, 도 4a를 참조하면, 도 3b에서 설명한 상기 하부 캐핑 층(65c)은 제1 층(65c1) 및 상기 제1 층(65c1) 상의 제2 층(65c2)을 포함하는 하부 캐핑 층(65c')로 대체될 수 있다. 도 3b에서 설명한 상기 지지대 층(65a)은 제1 층(65a1) 및 상기 제1 층(65a1) 상의 제2 층(65a2)을 포함하는 지지대 층(65a')로 대체될 수 있다. 상기 지지대 층(65a')의 상기 제1 층(65a1) 및 상기 하부 캐핑 층(65c')의 상기 제1 층(65c1)은 일체로 형성될 수 있고, 상기 지지대 층(65a')의 상기 제2 층(65a2) 및 상기 하부 캐핑 층(65c')의 상기 제2 층(65c2)은 일체로 형성될 수 있다.
일 예에서, 상기 제1 층(65a1, 62c1)은 상기 제2 층(65a2, 65c2)은 스텝 커러리지(step coverage)가 서로 다른 물질 층으로 형성될 수 있다. 예를 들어, 상기 제1 층(65a1, 62c1) 및 상기 제2 층(65a2, 65c2) 중 어느 하나는 다른 하나에 비하여 스텝 커버리지가 높을 수 있다. 예를 들어, 상기 제1 층(65a1, 62c1) 및 상기 제2 층(65a2, 65c2) 중 어느 하나는 다른 하나에 비하여 균일한 두께로 형성될 수 있다.
일 예에서, 상기 제1 층(65a1, 62c1)은 상기 제2 층(65a2, 65c2)은 서로 동일한 계열의 물질로 형성될 수 있다. 예를 들어, 상기 제1 층(65a1, 62c1)은 상기 제2 층(65a2, 62c2) 보다 균일한 두께를 갖는 실리콘 산화물 층으로 형성될 수 있고, 상기 제2 층(65a2, 65c2)은 상기 제1 층(65a1, 65c1) 보다 균일하기 않은 두께를 갖는 실리콘 산화물 층으로 형성될 수 있다. 다른 예에서, 상기 제1 층(65a1, 62c1)은 상기 제2 층(65a2, 65c2)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 층(65a1, 62c1)은 실리콘 산화물 층으로 형성될 수 있고, 상기 제2 층(65a2, 65c2)은 실리콘 산화물 층과 다른 물질, 예를 들어 실리콘 질화물 층, 실리콘산질화물층 또는 탄소를 포함하는 실리콘 질화물 층으로 형성될 수 있다.앞에서 설명한 상기 스페이서 층(도 3c의 65b)은 상기 지지대 층(65a')과 동일한 물질로 형성될 수 있다. 따라서, 상기 스페이서 층(도 3c의 65b)은 상기 지지대 층(65a')과 같은 제1 층 및 제2 층을 포함하도록 변형될 수 있다.
다른 변형 예에서, 도 4b를 참조하면, 도 3b에서 설명한 상기 하부 캐핑 층(65c) 및 상기 상부 캐핑 층(67)을 포함하는 상기 캐핑 층(63), 및 상기 지지대 층(65a)은 상기 에어 갭(69a)을 하나의 물질 층으로 한정할 수 있는 캐핑 층(63") 및 지지대 층(65a")으로 대체될 수 있다. 예를 들어, 상기 지지대 층(65a")은 상기 캐핑 층(63")과 일체로 구성될 수 있다. 예를 들어, 도 3b에서는 상기 지지대 층(65a)과 다른 공정에 의해 형성되는 상기 상부 캐핑 층(67)이 상기 에어 갭(69a)의 상부를 한정할 수 있지만, 도 4b에서는 상기 지지대 층(65a")과 동일한 공정에 의해 형성되는 상기 캐핑 층(67")이 상기 에어 갭(69a)의 상부를 한정할 수 있다.
다른 변형 예에서, 도 5a를 참조하면, 도 3b에서 설명한 상기 지지대 수직 구조물(61)은 에어 갭(69a'), 상기 에어 갭(69a')의 일부를 한정하는 지지대 층(65a) 및 상기 에어 갭(69a')의 상부를 한정하는 상부 갭필 층(67a)을 포함하는 지지대 수직 구조물(61')로 대체될 수 있다. 도 3b에서 설명한 상기 하부 캐핑 층(65c) 및 상기 상부 캐핑 층(67)을 포함하는 상기 캐핑 층(63)은 상기 상부 갭필 층(67a)으로부터 연장되는 상부 캐핑 층(67')을 포함하는 캐핑 층(63')으로 대체될 수 있다.
일 예에서, 상기 에어 갭(69')의 상단(69t')은 상기 제2 높이 레벨(L2) 보다 낮을 수 있고, 상기 제1 높이 레벨(L1) 보다 높을 수 있다.
다른 변형 예에서, 도 5b를 참조하면, 도 3a에서 설명한 상기 지지대 수직 구조물(61')은 상단(69t")이 상기 제1 높이 레벨(L1) 보다 낮은 에어 갭(69a"), 상기 에어 갭(69a")의 일부를 한정하는 지지대 층(65a) 및 상기 에어 갭(69a")의 상부를 한정하는 상부 갭필 층(67a')을 포함하는 지지대 수직 구조물(61")로 대체될 수 있다.
다음으로, 도 6a, 도 6b, 도 7a 및 도 7b를 각각 참조하여, 앞에서 설명한 상기 주변 콘택 플러그(87) 및/또는 상기 스페이서 층(65b)의 다양한 변형 예들에 대하여 설명하기로 한다. 각각의 도 6a, 도 6b, 도 7a 및 도 7b는 도 3c의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이다. 이하에서 설명하는 도 6a, 도 6b, 도 7a 및 도 7b를 참조하여 설명하는 다양한 변형된 구조는 도 3c의 구조를 대체할 수 있다.
변형 예에서, 도 6a를 참조하면, 도 3c에서 설명한 상기 하부 영역(87LS) 및 상기 상부 영역(87US)을 포함하는 상기 주변 콘택 플러그(87)에서, 상기 상부 영역(87US)은 도 6a에서의 상부 영역(87US')과 같은 모양으로 대체될 수 있다.
상기 상부 영역(87US')은 제2 영역(87US_3'), 상기 제2 영역(87US_3') 상의 연결 영역(87US_2') 및 상기 연결 영역(87US_2') 상의 제1 영역(87US_1')을 포함할 수 있다. 상기 연결 영역(87US_2')은 오목한 모양의 측면을 가질 수 있다. 예를 들어, 상기 상부 영역(87U')에서, 상기 연결 영역(87US_2')은 상기 제1 및 제2 영역들(87US_1', 87US_3')에 비하여 상기 상부 영역(87U')의 중심을 향하는 방향으로 오목한 모양의 측면을 가질일 수 있다. 상기 상부 영역(87U')에서, 상기 연결 영역(87US_2')의 최소 폭은 상기 연결 영역(87US_2')과 인접하는 상기 제2 영역(87US_3')의 폭 보다 작을 수 있다.
상기 상부 영역(87US')에서, 상기 연결 영역(87US_2')의 최소 폭은 상기 제1 영역(87US_1')의 최소 폭 보다 작을 수 있다.
상기 상부 영역(87US')에서, 상기 제1 영역(87US_1')의 폭은 상기 제2 영역(87US_3')의 폭 보다 클 수 있다.
도 3c에서 설명한 상기 스페이서 층(65b)은 상기 하부 영역(87LS)을 덮지 않고, 상기 연결 영역(87US_2')의 측면을 덮는 스페이서 층(65b')으로 대체될 수 있다.
변형 예에서, 도 6b를 참조하면, 도 3c에서 설명한 상기 스페이서 층(65b)은 생략될 수 있다. 예를 들어, 상기 주변 콘택 플러그들(87)은 상기 제2 구조물(21)과 직접적으로 접촉하는 부분을 포함할 수 있다.
변형 예에서, 도 7a를 참조하면, 도 3c에서 설명한 상기 하부 영역(87LS) 및 상기 상부 영역(87US)을 포함하는 상기 주변 콘택 플러그(87)에서, 상기 상부 영역(87US)은 도 7a에서의 상부 영역(87USa)과 같은 모양으로 대체될 수 있다.
상기 상부 영역(87Ua)은 제2 영역(87US_3a), 상기 제2 영역(87US_3a) 상의 연결 영역(87US_2a) 및 상기 연결 영역(87US_2a) 상의 제1 영역(87US_1a)을 포함할 수 있다.
상기 상부 영역(87USa)에서, 상기 제1 영역(87US_1a)의 최소 폭은 상기 연결 영역(87US_2a)의 최대 폭 보다 작을 수 있고, 상기 제2 영역(87US_3a)의 최대 폭은 상기 연결 영역(87US_2a)의 최소 폭 보다 클 수 있고, 상기 제2 영역(87US_3a)의 최대 폭은 상기 제1 영역(87US_1a)의 최대 폭 보다 클 수 있다.도 3c에서 설명한 상기 스페이서 층(65b)은 상기 하부 캐핑 층(65c)과 연속적으로 이어지면서 일체로 형성될 수 있다.
변형 예에서, 도 7b를 참조하면, 도 3c에서 설명한 상기 하부 영역(87LS) 및 상기 상부 영역(87US)을 포함하는 상기 주변 콘택 플러그(87)에서, 상기 상부 영역(87US)은 도 7b에서의 상부 영역(87USb)과 같은 모양으로 대체될 수 있고, 도 3c에서 설명한 상기 스페이서 층(65b)은 도 7b에와 같은 스페이서 층(65b")으로 대체될 수 있다.
상기 상부 영역(87Ub)은 제2 영역(87US_3b), 상기 제2 영역(87US_3b) 상의 연결 영역(87US_2b) 및 상기 연결 영역(87US_2b) 상의 제1 영역(87US_1b)을 포함할 수 있고, 상기 제1 영역(87US_1b)의 폭은 상기 제2 영역(87US_3b)의 폭 보다 작을 수 있다.
상기 스페이서 층(65b")은 상기 연결 영역(87US_2b)의 적어도 일부의 측면을 덮을 수 있다. 상기 스페이서 층(65b")은 상기 제2 영역(87US_3b)의 전체 측면을 덮지 않거나, 또는 상기 제2 영역(87US_3b)의 일부 측면을 덮지 않을 수 있다. 상기 스페이서 층(65b') 하부에 위치하는 상기 주변 콘택 플러그(87)는 상기 제2 구조물(21)과 접촉하는 부분을 포함할 수 있다. 상기 스페이서 층(65b")은 상기 하부 캐핑 층(65c)과 연속적으로 이어지면서 일체로 형성될 수 있다.
변형 예에서, 도 7c를 참조하면, 도 3c에서 설명한 상기 하부 영역(87LS) 및 상기 상부 영역(87US)을 포함하는 상기 주변 콘택 플러그(87)에서, 상기 상부 영역(87US)은 상기 하부 영역(87LS)으로부터 동일한 폭으로 연장되거나, 또는 단조롭게 변화하는 폭을 갖도록 연장되는 상부 영역(87USc)으로 대체될 수 있다. 예를 들어, 상기 하부 영역(87LS) 및 상기 상부 영역(87USc)을 포함하는 상기 주변 콘택 플러그(87)의 측면은 실질적으로 직선인 모양 또는 일정한 규칙성을 가지며 단조롭게 변화하는 모양일 수 있다.
다음으로, 도 8a를 참조하여, 앞에서 설명한 상기 주변 콘택 플러그(87)의 변형 예에 대하여 설명하기로 한다. 도 8a는 도 3c의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이다. 이하에서 설명하는 도 8a를 참조하여 설명하는 상기 주변 콘택 플러그(87)의 변형된 구조는 도 3c의 상기 주변 콘택 플러그(87)의 구조뿐만 아니라, 도 6a 내지 도 7c를 참조하여 설명한 상기 주변 콘택 플러그(87)의 구조를 대체할 수 있다.
변형 예에서, 도 8a를 참조하면, 도 3c에서 설명한 상기 주변 콘택 플러그(87) 또는 도 6a 내지 도 7c에서 설명한 상기 주변 콘택 플러그(87)는 에어 갭(87_3)을 더 포함하는 주변 콘택 플러그(87')로 대체될 수 있다. 예를 들어, 상기 주변 콘택 플러그(87')는 플러그 패턴(87_2), 상기 플러그 패턴(87_2)의 측면 및 바닥면을 덮는 도전성 라이너(87_1), 및 상기 플러그 패턴(87_2) 내부의 상기 에어 갭(87_3)을 포함할 수 있다.
상기 주변 콘택 플러그(87')에서, 상기 에어 갭(87_3)의 상단은 상기 제2 높이 레벨(L2) 보다 낮을 수 있다.
상기 주변 콘택 플러그(87')에서, 상기 에어 갭(87_3)의 상단은 상기 제1 높이 레벨(L1) 보다 높을 수 있다.
다음으로, 도 8b를 참조하여, 앞에서 설명한 상기 주변 콘택 플러그(87)의 변형 예에 대하여 설명하기로 한다. 도 8b는 도 7a의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이다. 이하에서 설명하는 도 8b를 참조하여 설명하는 상기 주변 콘택 플러그(87)의 변형된 구조는 도 7a의 상기 주변 콘택 플러그(87)의 구조뿐만 아니라, 도 3c, 도 6a, 도 6b, 도 7b 및 도 7c를 참조하여 설명한 상기 주변 콘택 플러그(87)의 구조를 대체할 수 있다.
변형 예에서, 도 8b를 참조하면, 도 7a에서 설명한 상기 주변 콘택 플러그(87) 또는 도 3a, 도 6a, 도 6b, 도 7b 및 도 7c에서 설명한 상기 주변 콘택 플러그(87)는 하부 에어 갭(87_3) 및 상부 에어 갭(87_4)을 더 포함하는 주변 콘택 플러그(87")로 대체될 수 있다. 예를 들어, 상기 주변 콘택 플러그(87")는 플러그 패턴(87_2), 상기 플러그 패턴(87_2)의 측면 및 바닥면을 덮는 도전성 라이너(87_1), 및 상기 플러그 패턴(87_2) 내부에 배치되고 서로 이격되는 하부 에어 갭(87_3) 및 상부 에어 갭(87_4)을 포함할 수 있다.
상기 주변 콘택 플러그(87")에서, 상기 하부 에어 갭(87_3)의 상단은 상기 제2 높이 레벨(L2) 보다 낮을 수 있다.
상기 주변 콘택 플러그(87")에서, 상기 하부 에어 갭(87_3)의 상단은 상기 제1 높이 레벨(L1) 보다 높을 수 있다.
상기 주변 콘택 플러그(87")에서, 상기 상부 에어 갭(87_4)은 상기 제2 높이 레벨(L2) 보다 높을 수 있다.
다음으로, 도 9a 및 도 9b를 각각 참조하여, 앞에서 설명한 상기 주변 콘택 플러그(87)의 변형 예에 대하여 설명하기로 한다. 도 9a는 도 3c의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이고, 도 9b는 도 7a의 부분 확대도에서의 변형된 부분을 나타낸 부분 확대도이다. 이하에서 설명하는 도 9a 및 도 9b를 각각 참조하여 설명하는 상기 주변 콘택 플러그(87)의 변형된 구조, 예를 들어 상부면의 높이가 증가된 구조는 도 3c 및 도 7a의 상기 주변 콘택 플러그(87)의 구조뿐만 아니라, 도 6a, 도 6b, 도 7b, 도 7c, 도 8a 및 도 8b를 참조하여 설명한 상기 주변 콘택 플러그(87, 87', 87")에 반영될 수 있다. 예를 들어, 도 6a, 도 6b, 도 7b, 도 7c, 도 8a 및 도 8b를 참조하여 설명한 상기 주변 콘택 플러그(87, 87', 87")의 상부면의 높이가 증가하도록 변형될 수 있다.
변형 예에서, 도 9a를 참조하면, 도 3c에서 설명한 상기 상부 영역(87US)을 포함하는 상기 주변 콘택 플러그(87)는 상부면이 높이가 증가된 상부 영역(187USa)을 포함하는 주변 콘택 플러그(187)로 대체될 수 있다. 상기 주변 콘택 플러그(187)는 도 3c에서 설명한 상기 하부 영역(87LS)과 실질적으로 동일한 하부 영역(187LS)을 포함할 수 있다.
상기 상부 영역(187USa)은 도 3c에서 설명한 상기 제2 영역(87US_3) 및 상기 연결 영역(87US_2)과 실질적으로 동일한 제2 영역(187US_3a) 및 연결 영역(187US_2a)을 포함할 수 있고, 도 3c에서 설명한 상기 제1 영역(87US_1) 보다 높이가 증가된 제1 영역(187US_1a)을 포함할 수 있다.
상기 상부 영역(187USa)은 상기 제3 상부 절연 층(91)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 주변 콘택 플러그(187)의 상기 상부 영역(187USa)의 상기 상부면은 상기 제3 높이 레벨(L3) 보다 높을 수 있다.
상기 주변 콘택 플러그(187)은 상기 게이트 콘택 플러그들(도 2a의 89)의 상부면들 보다 높은 레벨에 배치되는 상부면을 가질 수 있다.
변형 예에서, 도 9b를 참조하면, 도 7a에서 설명한 상기 상부 영역(87USa)을 포함하는 상기 주변 콘택 플러그(87)는 상부면이 높이가 증가된 상부 영역(187USb)을 포함하는 주변 콘택 플러그(187)로 대체될 수 있다.
도 9a에서 설명한 상기 상부 영역(187USa)과 마찬가지로, 상기 상부 영역(187USb)은 도 7a에서 설명한 상기 제2 영역(87US_3a) 및 상기 연결 영역(87US_2a)과 실질적으로 동일한 제2 영역(187US_3b) 및 연결 영역(187US_2b)을 포함할 수 있고, 도 7a에서 설명한 상기 제1 영역(87US_1a) 보다 높이가 증가된 제1 영역(187US_1b)을 포함할 수 있다.
다음으로, 도 10a 및 도 10b를 각각 참조하여, 앞에서 설명한 상기 게이트 콘택 플러그(89)의 변형 예에 대하여 설명하기로 한다. 각각의 도 10a 및 도 10b는 도 3d의 부분 확대도에서 변형된 부분을 나타낸 부분 확대도이다.
변형 예에서, 도 10a를 참조하면, 도 3d에서 설명한 상기 게이트 콘택 플러그(89)는 상부면이 낮아진 게이트 콘택 플러그(189a)로 대체될 수 있다. 상기 게이트 콘택 플러그(189a)는 상기 캐핑 층(63)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 따라서, 상기 게이트 콘택 플러그(189a)의 상부면은 도 3c, 도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a 및 도 9b에서 설명한 다양한 예의 상기 주변 콘택 플러그(87, 87', 87", 187)의 상부면 보다 낮은 레벨에 위치할 수 있다.
변형 예에서, 도 10b를 참조하면, 도 3d에서 설명한 상기 게이트 콘택 플러그(89)는 상부면이 높아진 게이트 콘택 플러그(189b)로 대체될 수 있다. 상기 게이트 콘택 플러그(189b)는 상기 제3 상부 절연 층(91)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 예를 들어, 상기 게이트 콘택 플러그(189b)는 도 9a 및 도 9b에서 설명한 다양한 예의 상기 주변 콘택 플러그187)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
도 11a, 도 11b 및 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 11a는 제1 방향(X)을 따라 절단된 단면 구조를 개략적으로 나타낸 단면도이고, 도 11b는 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 절단된 단면 구조를 개략적으로 나타낸 단면도이고, 도 12는 도 11a의 'E1' 및 'E2'로 표시된 영역을 각각 확대한 부분 확대도이다.
도 11a, 도 11b 및 도 12를 참조하면, 일 실시예에 따른 반도체 장치(200)는 제1 구조물(203) 및 상기 제1 구조물(203)과 수직 방향(Z)으로 중첩하는 제2 구조물(221)을 포함할 수 있다.
상기 제1 구조물(203)은 패턴 구조물(217)을 포함할 수 있다. 상기 패턴 구조물(117)은 적어도 하나의 실리콘 층을 포함할 수 있다. 상기 패턴 구조물(217)은 도 2a 및 도 2b에서의 상기 패턴 구조물(17)과 실질적으로 동일할 수 있다.
상기 제1 구조물(203)은 반도체 기판(204), 상기 반도체 기판(204) 상의 주변 회로(208), 및 상기 반도체 기판(204) 상에서 상기 주변 회로(208)를 덮는 하부 절연 층(213)을 더 포함할 수 있다. 상기 주변 회로(208)는 주변 게이트(209a) 및 주변 소스/드레인(209b)을 포함하는 트랜지스터 등과 같은 회로 소자(209) 및 상기 회로 소자(209)와 전기적으로 연결되는 회로 배선(211)을 포함할 수 있다. 상기 회로 배선(211) 중 일부는 제1 및 제2 주변 회로 패드들(211p1, 211p2)일 수 있다. 상기 패턴 구조물(217)은 상기 하부 절연 층(213) 상에 배치될 수 있다. 상기 패턴 구조물(217)은 상기 하부 절연 층(213) 상에 배치될 수 있다. 상기 패턴 구조물(217)은 접지 패턴(218)을 더 포함할 수 있다. 예를 들어, 상기 접지 패턴(218)은 상기 패턴 구조물(217)의 하부에 배치될 수 있고, 상기 회로 배선(211)의 일부를 통하여, 상기 반도체 기판(204)에 접지될 수 있다.
상기 제1 구조물(203)은 상기 패턴 구조물(217)을 관통하는 내측 절연 층들(219a) 및 상기 패턴 구조물(217)의 외측 상에 배치되는 외측 절연 층(219b)을 더 포함할 수 있다.
상기 제2 구조물(221')은 메모리 셀 영역 (MCA) 및 계단 영역(SA)을 포함할 수 있다. 상기 제2 구조물(221')은 상기 메모리 셀 영역(MCA) 내에 배치되고 상기 메모리 셀 영역(MCA)으로부터 상기 계단 영역(SA) 내로 연장되는 적층 구조물(223', 235')을 포함할 수 있다.
상기 적층 구조물(223', 235')은 제1 적층 구조물(223') 및 상기 제1 적층 구조물(223') 상의 제2 적층 구조물(235')을 포함할 수 있다. 상기 제1 적층 구조물(223')은 수직 방향(Z)으로 교대로 반복적으로 적층되는 제1 층간 절연 층들(225) 및 제1 게이트 층들(227g)을 포함할 수 있다. 상기 제1 게이트 층들(227g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 게이트 패드들(GP)을 가질 수 있다. 상기 제2 적층 구조물(225')은 상기 수직 방향(Z)으로 교대로 반복적으로 적층되는 제2 층간 절연 층들(238) 및 제2 게이트 층들(240g)을 포함할 수 있다. 상기 제2 게이트 층들(240g)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열되는 게이트 패드들(GP)을 가질 수 있다.
상기 제1 층간 절연 층들(225) 및 상기 제2 층간 절연 층들(238)은 층간 절연 층들(225, 238)을 구성할 수 있고, 상기 제1 게이트 층들(227g) 및 상기 제2 게이트 층들(240g)은 게이트 층들(227g, 240g)을 구성할 수 있다. 상기 게이트 층들(227g, 240g)의 게이트 패드들(GP)은 상기 메모리 셀 어레이 영역(MCA) 내에 위치하는 각각의 상기 게이트 층들(27g, 40g)의 두께 보다 큰 두께를 가질 수 있다. 상기 게이트 층들(227g, 240g)은 도 2a 및 도 2b에서의 상기 게이트 층들(27g, 40g)과 실질적으로 동일한 물질로 형성될 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제2 구조물(221')을 관통하는 메모리 수직 구조물(47)을 더 포함할 수 있다. 상기 메모리 수직 구조물(47)은 도 2a, 도 2b 및 도 3a에서의 상기 메모리 수직 구조물(47)과 실질적으로 동일할 수 있고, 상기 메모리 수직 구조물(47)과 접촉하는 상기 패턴 구조물(217)은 도 2a, 도 2b 및 도 3a에서의 상기 패턴 구조물(17)과 실질적으로 동일할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제2 구조물(221') 상의 제1 상부 절연 층(258)을 더 포함할 수 있다. 상기 제1 상부 절연 층(258)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제1 상부 절연 층(258) 및 상기 제2 구조물(221')을 관통하고, 상기 패턴 구조물(217)의 일부를 노출시키는 지지대 홀들(60s) 및 상기 지지대 홀들(60s) 내에 배치되는 지지대 수직 구조물들(61)을 더 포함할 수 있다. 상기 지지대 수직 구조물들(61)은 도 2b, 도 2c, 도 3b, 도 4a, 도 4b, 도 5a 및 도 5b에서 설명한 지지대 수직 구조물들(61, 61') 중 어느 하나, 예를 들어 도 3b에서 설명한 지지대 수직 구조물(61)과 실질적으로 동일할 수 있다. 예를 들어, 도 3b에서 설명한 것과 마찬가지로, 상기 지지대 수직 구조물(61)은 에어 갭(69a) 및 상기 에어 갭(69a)의 적어도 일부를 한정하는 지지대 층(65a)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제1 상부 절연 층(258) 상에 배치되며 상기 지지대 수직 구조물(61)을 덮는 캐핑 층(263)을 더 포함할 수 있다. 도 1 내지 도 3d를 참조하여 설명한 상기 캐핑 층(63)과 마찬가지로, 상기 캐핑 층(263)은 하부 캐핑 층(265c) 및 상기 하부 캐핑 층(265c) 상의 상부 캐핑 층(267)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 캐핑 층(263) 상의 제2 상부 절연 층(273)을 더 포함할 수 있다.
상기 게이트 층들(227g, 240g) 중 최상부의 게이트 층의 상부면이 위치하는 레벨을 제1 높이 레벨(L1)으로 정의하고, 상기 메모리 수직 구조물(47)의 상부면이 위치하는 레벨을 제2 높이 레벨(L2)로 정의하고, 상기 제2 상부 절연 층(273)의 상부면이 위치하는 레벨을 제3 높이 레벨(L3)로 정의할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제2 상부 절연 층(273), 상기 캐핑 층(263), 상기 제1 상부 절연 층(258) 및 상기 제2 구조물(221')을 관통하는 분리 구조물들(77)을 더 포함할 수 있다. 상기 분리 구조물들(277)은 도 1, 도 2c에서의 상기 분리 구조물들(77)과 실질적으로 동일할 수 있다.
일 실시예에 따른 반도체 장치(200)는 주변 콘택 플러그들(287)을 더 포함할 수 있다. 상기 주변 콘택 플러그들(287)은 제1 주변 콘택 플러그(287a) 및 제2 주변 콘택 플러그(287b)을 포함할 수 있다. 상기 주변 콘택 플러그들(287)은 상기 제2 상부 절연 층(273), 상기 캐핑 층(263), 상기 제1 상부 절연 층(258) 및 상기 제2 구조물(221')를 관통하고 상기 하부 구조물(203) 내로 연장될 수 있다.
상기 제1 주변 콘택 플러그(287a)는 상기 제1 및 제2 게이트 층들(227g, 240g)과 이격되고, 상기 중간 절연 층들(232, 244)을 관통하고, 상기 제1 주변 회로 패드(211p1)와 접촉하고, 상기 제1 주변 회로 패드(211p1)와 전기적으로 연결될 수 있다.
상기 제2 주변 콘택 플러그(287b)는 상기 제1 및 제2 게이트 층들(27g, 40g)과 이격되고, 상기 중간 절연 층들(232, 244)을 관통하고, 상기 패턴 구조물(217)과 접촉하면서 전기적으로 연결될 수 있다.
상기 주변 콘택 플러그들(287)은 도 3c, 도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a 및 도 9b에서 설명한 다양한 예의 상기 주변 콘택 플러그(87, 87', 87", 187) 중 어느 하나의 구조와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 상기 주변 콘택 플러그들(287)은 도 6b에서 설명한 상기 주변 콘택 플러그(87)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 상기 주변 콘택 플러그(287)는 하부 영역(287LS) 및 상부 영역(287US)을 포함할 수 있고, 상기 상부 영역(287US)은 앞에서 설명한 상기 제1 영역(도 6b의 87US_1), 상기 제2 영역(도 6b의 87US_3) 및 상기 연결 영역(도 6b의 87US_3)에 각각 대응하는 제1 영역(287US_1), 제2 영역(287US_3) 및 연결 영역(287US_3)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 게이트 콘택 플러그들(289)을 더 포함할 수 있다. 상기 게이트 콘택 플러그들(289)은 상기 제2 상부 절연 층(273), 상기 캐핑 층(263), 상기 제1 상부 절연 층(258) 및 상기 제2 구조물(221')를 관통하고 상기 하부 구조물(203) 내로 연장될 수 있다. 상기 게이트 콘택 플러그들(289)은 상기 게이트 층들(227g)의 상기 게이트 패드들(GP)을 관통하면서 상기 게이트 층들(227g, 240g)을 관통하고 상기 게이트 패드들(GP)과 접촉하면서 상기 게이트 패드들(GP)과 전기적으로 연결될 수 있다. 상기 게이트 콘택 플러그들(289)은 상기 하부 구조물(203) 내의 상기 제2 주변 회로 패드들(211p2)과 전기적으로 연결될 수 있다.
상기 게이트 콘택 플러그들(289)은 상기 게이트 패드들(GP)과 접촉하면서 다른 게이트 층들(227g, 240g)과 이격될 수 있다. 예를 들어, 어느 하나의 게이트 콘택 플러그(289)는 어느 하나의 게이트 층의 게이트 패드(GP)과 접촉하고, 상기 어느 하나의 게이트 층 보다 낮은 레벨에 위치하는 게이트 층들과 버퍼 절연 층들(227, 240)에 의해 이격될 수 있다.
상기 게이트 콘택 플러그들(289)은 상기 게이트 패드들(GP)과 접촉하는 부분에서 수평 방향으로 돌출되는 돌출 부들(289E)을 포함할 수 있다. 따라서, 상기 게이트 콘택 플러그들(289)의 상기 돌출 부들(289E)은 상기 게이트 패드들(GP)과 접촉할 수 있다.
각각의 상기 게이트 콘택 플러그들(289)은 상기 주변 콘택 플러그(287)의 상기 상부 영역(287US)과 동일한 높이 레벨에 위치하는 상부 영역(289US)을 포함할 수 있고, 각각의 상기 게이트 콘택 플러그들(289)의 상기 상부 영역(289US)의 구조는 상기 주변 콘택 플러그(287)의 상기 상부 영역(287US)의 구조와 실질적으로 동일할 수 있다. 예를 들어, 각각의 상기 게이트 콘택 플러그들(289)의 상기 상부 영역(289US)은 상기 주변 콘택 플러그(287)의 상기 상부 영역(287US)의 상기 제1 영역(287US_1), 상기 제2 영역(287US_3) 및 상기 연결 영역(287US_3)에 각각 대응하는 제1 영역(289US_1), 제2 영역(289US_3) 및 연결 영역(289US_3)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제2 상부 절연 층(273) 상에 배치되는 제3 상부 절연 층(291)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(2)는 제3 상부 절연 층(291)을 관통하는 주변 상부 플러그들(295a, 295b)를 더 포함할 수 있다. 상기 주변 상부 플러그들(295a, 295b)은 상기 제1 주변 콘택 플러그(287a)와 전기적으로 연결되는 제1 주변 상부 플러그(295a) 및 상기 제2 주변 콘택 플러그(287b)와 전기적으로 연결되는 제2 주변 상부 플러그(295b)를 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제1 내지 제3 상부 절연 층들(258, 273, 271) 및 상기 캐핑 층(263)을 관통하며, 상기 메모리 수직 구조물(47)과 전기적으로 연결되는 비트라인 콘택 플러그(296a)를 더 포함할 수 있다.
상기 주변 상부 플러그들(295a, 295b) 및 상기 비트라인 콘택 플러그(296a)의 각각은 플러그 패턴(295_2) 및 상기 플러그 패턴(295_2)의 측면 및 바닥면을 덮는 도전성 라이너(295_1)를 포함할 수 있다.
일 실시예에 따른 반도체 장치(200)는 상기 제3 상부 절연 층(291) 상에 배치되는 배선들(298a, 298b, 298c)을 더 포함할 수 있다. 상기 배선들(298a, 298b, 298c)은 상기 비트라인 콘택 플러그들(296a)과 전기적으로 연결되는 비트라인들(298b), 상기 제1 주변 상부 플러그(295a)과 전기적으로 연결되는 제1 주변 배선(298a), 및 상기 제2 주변 상부 플러그(295b)와 전기적으로 연결되는 제2 주변 배선(298c)을 포함할 수 있다.
다음으로, 도 13을 참조하여, 도 11a 및 도 12에서 설명한 상기 주변 콘택 플러그(287)의 변형 예를 설명하기로 한다. 도 13은 도 12의 부분 확대도에서, 상기 주변 콘택 플러그(287)의 변형된 구조를 나타낼 수 있다.
변형 예에서, 도 13을 참조하면, 도 12에서의 상기 주변 콘택 플러그(287)은 동일한 폭을 갖거나, 또는 단조롭게 변화하는 폭을 갖는 주변 콘택 플러그(287a)로 변형될 수 있다. 따라서, 각각의 상기 게이트 콘택 플러그들(289)의 상기 상부 영역(289US)과 동일한 높이 레벨에서, 상기 주변 콘택 플러그(287a)의 측면 프로파일은 각각의 상기 게이트 콘택 플러그들(289)의 상기 상부 영역(289US)의 측면 프로파일과 다를 수 있다.
다음으로, 도 14를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 14에서, Ia-Ia' 영역은 제1 수평 방향을 따라 절단된 영역을 개략적으로 나타낸 단면 영역일 수 있고, IIa-IIa' 영역은 상기 제1 수평 방향과 수직한 제2 수평 방향을 따라 절단된 영역을 개략적으로 나타낸 단면 영역일 수 있다.
도 14를 참조하면, 일 실시예의 반도체 장치(300)는 수직 방향으로 중첩되는 하부 구조물(303) 및 상부 구조물(403)을 포함할 수 있다. 상기 하부 구조물(303)은 메모리 반도체 칩일 수 있고, 상기 상부 구조물(403)은 로직 반도체 칩일 수 있다.
상기 하부 구조물(303)은 패턴 구조물(317) 및 상기 패턴 구조물(317) 상의 구조물(321)을 포함할 수 있다. 상기 패턴 구조물(317)은 도 1 내지 도 2c를 참조하여 상기 제1 내지 제4 패턴 층들(17a~17d)에 각각 대응하는 제1 내지 제4 패턴 층들(317a~317d)을 포함할 수 있다.
상기 구조물(321)은 도 1 내지 도 2c에서 설명한 상기 제2 구조물(21')에서 상기 관통 영역들(TA)을 제외한 나머지 부분과 실질적으로 동일한 구조일 수 있다. 예를 들어, 상기 구조물(321)은 교대로 반복적으로 적층되는 게이트 층들(327g, 340g) 및 층간 절연 층들(325, 338)을 포함하는 적층 구조물을 포함할 수 있다. 상기 게이트 층들(327g, 340g)은 도 1 내지 도 2c에서 설명한 것과 실질적으로 동일한 게이트 패드들(327p, 240p)을 포함할 수 있다. 상기 구조물(221)은 도 1 내지 도 2c에서 설명한 상기 제1 및 제2 중간 절연 층들(332, 344)을 포함할 수 있다.
상기 하부 구조물(303)은 도 1 내지 도 2c에서 설명한 것과 실질적으로 동일한 상기 제1 상부 절연 층(58), 상기 캐핑 층(63), 상기 제2 상부 절연 층(73) 및 상기 제3 상부 절연 층(91)을 더 포함할 수 있다.
상기 하부 구조물(303)은 도 1 내지 도 2c에서 설명한 것과 실질적으로 동일한 상기 분리 구조물들(77), 상기 메모리 수직 구조물(47), 상기 지지대 수직 구조물(61), 상기 게이트 콘택 플러그들(89), 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그(96b)를 더 포함할 수 있다. 상기 하부 구조물(303)은 도 1 내지 도 2c에서 설명한 상기 제3 주변 콘택 플러그(87c)와 실질적으로 동일한 주변 콘택 플러그(387)를 더 포함할 수 있다. 상기 하부 구조물(303)은 도 1 내지 도 2c에서 설명한 상기 제3 주변 상부 플러그(95c)와 실질적으로 동일한 주변 상부 플러그(95a)를 더 포함할 수 있다.
상기 하부 구조물(303)은 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그(96b) 및 주변 상부 플러그(95a)와 각각 접촉하며 전기적으로 연결되는 배선들(98b, 98a, 98c)을 더 포함할 수 있다.
상기 하부 구조물(303)은 상기 제3 상부 절연 층(91) 상의 캐핑 절연 구조물(315) 및 상기 캐핑 절연 구조물(315) 내에서 상기 배선들(98b, 98a, 98c)과 전기적으로 연결되는 하부 접합 배선 구조물(310)을 포함할 수 있다. 상기 하부 접합 배선 구조물(310)은 하부 접합 패드들(310p)을 더 포함할 수 있다.
상기 상부 구조물(403)은 반도체 기판(404), 상기 반도체 기판(404)과 상기 하부 구조물(103) 사이에 배치되는 주변 회로(409), 상기 주변 회로(409)와 상기 하부 구조물(103) 사이에 배치되는 상부 접합 배선 구조물(410)을 포함할 수 있다. 상기 상부 접합 배선 구조물(410)은 상부 접합 패드들(410p)을 포함할 수 있다. 상기 주변 회로(409)는 주변 게이트(409a) 및 주변 소스/드레인(409b)를 포함하는 트랜지스터 등과 같은 주변 소자를 포함할 수 있다. 상기 하부 접합 배선 구조물(310)의 상기 하부 접합 패드들(310p)은 상기 상부 접합 배선 구조물(410)의 상기 상부 접합 패드들(410p)과 접촉할 수 있다. 상기 하부 접합 패드들(310p) 및 상기 상부 접합 패드들(410p)은 구리 물질을 포함할 수 있다.
도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 설명하기로 한다. 도 15는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법을 설명하기 위한 개략적인 공정 흐름도이다.
도 15를 참조하면, 하부 구조물 상에서 교대로 적층된 층간 절연 층들 및 몰드 층들을 포함하는 예비 적층 구조물을 형성할 수 있다 (S10). 메모리 수직 구조물을 형성할 수 있다 (S20) 상기 메모리 수직 구조물은 상기 예비 적층 구조물을 관통하며 상기 하부 구조물과 접촉할 수 있다. 지지대 홀 및 하부 주변 콘택 홀을 형성할 수 있다 (S30). 상기 지지대 홀 및 상기 하부 주변 콘택 홀은 상기 예비 적층 구조물을 관통하며 상기 하부 구조물을 노출시킬 수 있다. 에어 갭을 한정하고, 상기 지지대 홀 및 상기 하부 주변 콘택 홀을 덮는 캐핑 층을 형성할 수 있다 (S40). 분리 트렌치를 형성할 수 있다 (S50). 상기 분리 트렌치는 상기 예비 적층 구조물의 상기 몰드 층들의 측면들을 노출시킬 수 있다. 상기 예비 적층 구조물의 몰드 층들을 게이트 층들로 대체할 수 있다 (S60). 상기 분리 트렌치 내에 분리 구조물을 형성할 수 있다 (S70). 적어도 상기 캐핑 층을 관통하고, 상기 하부 주변 콘택 홀 하부의 도전성 영역을 노출시키는 주변 콘택 홀을 형성할 수 있다 (S80). 상기 주변 콘택 홀 내에 주변 콘택 플러그를 형성할 수 있다 (S90).
다음으로, 도 15와 함께, 도 16a 내지 도 16c를 참조하여, 앞에서 도 1 내지 도 2c를 참조하여 설명한 반도체 장치(1)의 형성 방법의 예시적인 예를 설명하기로 한다. 도 16a 내지 도 16c에서, 도 16a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 16b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 16c는 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1, 도 15 및 도 16a 내지 도 16c를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)을 형성하는 것은 반도체 기판(4) 상에 주변 회로(8) 및 상기 주변 회로(8)를 덮는 하부 절연 층(13)을 형성하고, 상기 하부 절연 층(13) 상에서 갭들(17g)을 갖는 예비 패턴 구조물(17)을 형성하고, 상기 갭들(17g)을 채우고 상기 예비 패턴 구조물(17)의 외측면 상에 배치되는 내측 및 외측 절연 층들(19a, 19b)을 형성하는 것을 포함할 수 있다. 상기 주변 회로(8)는 주변 게이트(9a) 및 주변 소스/드레인(9b)을 포함하는 트랜지스터 등과 같은 회로 소자(9) 및 상기 회로 소자(9)와 전기적으로 연결되는 회로 배선(11)을 포함할 수 있다. 상기 회로 배선(11) 중 일부는 제1 및 제2 주변 회로 패드들(11p1, 11p2)일 수 있다.
상기 예비 패턴 구조물(17)을 형성하는 것은 제1 패턴 층(17a)을 형성하고, 상기 제1 패턴 층(17a) 상에 서로 이격되는 제1 예비 중간 패턴 층(17b) 및 제2 중간 패턴 층(17d)를 형성하고, 상기 제1 패턴 층(17a) 상에서 상기 제1 예비 중간 패턴 층(17b) 및 상기 제2 중간 패턴 층(17d)을 덮는 제3 패턴 층(17c)을 형성하는 것을 포함할 수 있다. 상기 제1 및 제3 패턴 층들(17a, 17c)은 실리콘 층으로 형성될 수 있다. 각각의 상기 제1 예비 중간 패턴 층(17b) 및 상기 제2 중간 패턴 층(17d)은 차례로 적층된 복수의 층들, 예를 들어 차례로 적층된 실리콘 산화물 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함할 수 있다.
상기 내측 및 외측 절연 층들(19a, 19b)은 상기 갭들(17g)를 채우는 내측 절연 층(19a) 및 상기 예비 패턴 구조물(17)의 외측면 상에 형성되는 외측 절연 층(19b)을 포함할 수 있다.
상기 하부 구조물(3) 상에 교대로 적층되는 층간 절연 층들(25, 38) 및 수평 층들(27, 40)을 포함하는 예비 적층 구조물(23, 35)을 형성할 수 있다 (S10). 상기 예비 적층 구조물(23, 35)의 적어도 일부를 덮는 절연 구조물(30)을 형성할 수 있다. 상기 예비 적층 구조물(23, 35) 및 상기 절연 구조물(30)은 예비 상부 구조물(21)을 구성할 수 있다. 상기 절연 구조물(30)은 제1 및 제2 절연 층들(32, 44)을 포함할 수 있다.
상기 예비 상부 구조물(21)을 형성하는 것은 상기 예비 패턴 구조물(17) 상에 제1 예비 적층 구조물(23)을 형성하고, 상기 제1 예비 적층 구조물(23)의 일부 및 상기 외측 절연 층(19b)을 덮는 상기 제1 절연 층(32)을 형성하고, 상기 제1 예비 적층 구조물(23) 상에 제2 예비 적층 구조물(35)을 형성하고, 상기 제2 예비 적층 구조물(35)의 일부 및 상기 제1 절연 층(32)을 덮는 상기 제2 절연 층(44)을 형성하는 것을 포함할 수 있다.
상기 제1 예비 적층 구조물(23)은 교대로 반복적으로 적층되는 제1 층간 절연 층들(25) 및 제1 수평 층들(27)을 포함할 수 있다. 상기 제2 예비 적층 구조물(35)은 교대로 반복적으로 적층되는 제2 층간 절연 층들(40) 및 제2 수평 층들(40)을 포함할 수 있다. 상기 제1 및 제2 층간 절연 층들(25, 38)은 실리콘 산화물로 형성될 수 있고, 상기 제1 및 제2 수평 층들(27, 40)은 실리콘 질화물로 형성될 수 있다.
예시적인 예에서, 상기 제1 예비 적층 구조물(23)의 적어도 일측에서, 상기 제1 수평 층들(27)은 계단 모양으로 배열되는 패드 영역들을 포함할 수 있다. 상기 제2 예비 적층 구조물(35)의 적어도 일측에서, 상기 제2 수평 층들(40)은 계단 모양으로 배열되는 패드 영역들을 포함할 수 있다. 상기 예비 상부 구조물(21)에서, 상기 제1 및 제2 수평 층들(27, 40)의 계단 모양으로 배열되는 패드 영역들이 위치하는 영역을 계단 영역(SA)으로 정의할 수 있고, 상기 계단 영역(SA)과 인접한 영역에서 상기 제1 및 제2 수평 층들(27, 40)이 위치하는 영역을 메모리 셀 어레이 영역(MCA)으로 정의할 수 있다.
예시적인 예에서, 상기 제1 절연 층(32)을 형성하기 전에, 계단 모양으로 배열되는 상기 제1 수평 층들(27)의 영역들 상에 제1 보강 수평 층들(28)을 형성할 수 있다. 상기 제2 절연 층(44)을 형성하기 전에, 계단 모양으로 배열되는 상기 제2 수평 층들(40)의 패드 영역들 상에 제2 보강 수평 층들(41)을 형성할 수 있다. 상기 제1 및 제2 보강 수평 층들(41)은 실리콘 질화물로 형성될 수 있다.
메모리 수직 구조물(47)을 형성할 수 있다 (S20). 상기 메모리 수직 구조물(47)을 형성하는 것은 상기 제2 예비 적층 구조물(35)을 형성하기 전에 상기 제1 예비 적층 구조물(23)을 관통하는 희생 수직 부분을 형성하고, 상기 제2 예비 적층 구조물(35)을 형성한 후에, 상기 제2 예비 적층 구조물(35)을 관통하며 상기 희생 수직 부분을 노출시키는 상부 채널 홀을 형성하고, 상기 상부 채널 홀에 의해 노출된 상기 희생 수직 부분을 제거하여 하부 채널 홀을 형성하고, 상기 하부 및 상부 채널 홀들 내에 상기 메모리 수직 구조물(47)을 형성하는 것을 포함할 수 있다.
상기 예비 상부 구조물(21) 상에 제1 상부 절연 층(58)을 형성할 수 있다.
지지대 홀(60s) 및 하부 주변 콘택 홀들(60a, 60b, 60c)을 형성할 수 있다 (S30). 상기 지지대 홀(60s) 및 상기 하부 주변 콘택 홀들(60a, 60b, 60c)은 동시에 형성될 수 있다. 상기 하부 주변 콘택 홀들(60a, 60b, 60c)은 제1 하부 주변 콘택 홀(60a), 제2 하부 주변 콘택 홀(60b) 및 제3 예비 주변 콘택 홀(60c)를 포함할 수 있다.
상기 지지대 홀(60s)은 상기 제1 상부 절연 층(58) 및 상기 예비 상부 구조물(21)을 관통하고, 상기 예비 패턴 구조물(17)의 상기 제1 패턴 층(17a)을 노출시킬 수 있다. 상기 지지대 홀(60s)은 상기 예비 적층 구조물(23, 35) 중 적어도 일부를 관통할 수 있다.
상기 제1 하부 주변 콘택 홀(60a)은 상기 제1 상부 절연 층(58), 상기 절연 구조물(30) 및 상기 외측 절연 층(19b)을 관통하며, 아래로 연장되어, 상기 제1 주변 회로 패드(11p1)를 노출시킬 수 있다.
상기 제2 하부 주변 콘택 홀(60b)은 상기 제1 상부 절연 층(58), 상기 예비 상부 구조물(21) 및 상기 내측 절연 층(19a)을 관통하며, 아래로 연장되어, 상기 제2 주변 회로 패드(11p2)를 노출시킬 수 있다.
상기 제3 하부 주변 콘택 홀(60c)는 상기 제1 상부 절연 층(58) 및 상기 예비 상부 구조물(21)을 관통하고, 상기 예비 패턴 구조물(17)의 상기 제1 패턴 층(17a)을 노출시킬 수 있다.
에어 갭(69a, 69b)을 한정하고, 상기 지지대 홀들(60s) 및 하부 주변 콘택 홀들(60a, 60b, 60c)을 덮는 캐핑 물질 층을 형성할 수 있다 (S40). 예시적인 예에서, 상기 캐핑 물질 층을 형성하는 것은 제1 캐핑 층 및 상부 캐핑 층(67)을 차례로 형성하는 것을 포함할 수 있다. 상기 제1 캐핑 층은 상기 지지대 홀(60s) 및 상기 하부 주변 콘택 홀들(60a, 60b, 60c)의 내벽들을 덮으며 상기 지지대 홀(60s) 및 상기 하부 주변 콘택 홀들(60a, 60b, 60c) 내의 상기 에어 갭(69a, 69b)의 적어도 일부를 한정하고 상기 제1 상부 절연 층(58)의 상부를 덮을 수 있다. 상기 상부 캐핑 층(67)은 상기 제1 캐핑 층 상에서 상기 지지대 홀들(60s) 및 상기 하부 주변 콘택 홀들(60a, 60b, 60c)을 덮으며 상기 에어 갭(69a, 69b)의 상부를 한정할 수 있다. 상기 에어 갭(69a, 69b)은 제1 에어 갭(69a) 및 제2 에어 갭(69b)을 포함할 수 있다. 상기 제1 에어 갭(69a)은 상기 제1 캐핑 층 및 상기 상부 캐핑 층(67)에 의해 한정되고 적어도 일부가 상기 지지대 홀(60s) 내에 형성될 수 있다. 상기 제2 에어 갭(69b)은 상기 제1 캐핑 층 및 상기 상부 캐핑 층(67)에 의해 한정되고 적어도 일부가 각각의 상기 하부 주변 콘택 홀들(60a, 60b, 60c) 내에 형성될 수 있다.
상기 제1 캐핑 층에서, 상기 지지대 홀(60s)의 내벽을 덮는 상기 제1 캐핑 층의 부분은 지지대 층(65a)으로 정의하고, 상기 하부 주변 콘택 홀들(60a, 60b, 60c)의 내벽을 덮는 부분은 스페이서 층(65b)으로 정의하고, 상기 제1 상부 절연 층(58)의 상부를 덮는 부분은 하부 캐핑 층(65c)으로 정의할 수 있다. 따라서, 상기 지지대 층(65a), 상기 스페이서 층(65b) 및 상기 하부 캐핑 층(65c)은 일체로 형성될 수 있다. 실시 예에서, 상기 하부 캐핑 층(65c) 및 상기 상부 캐핑 층(67)은 캐핑 층(63)을 구성할 수 있다.
예시적인 예에서, 상기 제1 캐핑 층은 단일 층 또는 둘 이상의 다중 층으로 형성될 수 있다. 예를 들어, 상기 제1 캐핑 층은 상기 지지대 홀(60s)의 내벽에서 최소 두께를 가지고 덮으며 상기 지지대 홀(60s)의 상부에서 두껍게 형성될 수 있는 실리콘 산화물을 포함할 수 있다. 상기 제1 캐핑 층은 원자층 증착 공정에 의해 형성될 수 있는 실리콘 산화물을 포함할 수 있다. 다른 예에서, 상기 제1 캐핑 층을 형성하는 것은 실리콘 산화물 층을 형성하고, 실리콘 산화물 층에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다.
다시, 도 1, 도 15, 및 도 2a 내지 도 2c를 참조하면, 상기 캐핑 층(63), 상기 제1 상부 절연 층(58) 및 상기 예비 상부 구조물(도 16a 내지 도 16c의 21)을 관통하는 예비 분리 트렌치 및 댐 트렌치를 형성하고, 상기 예비 분리 트렌치 및 댐 트렌치를 각각 채우는 예비 분리 구조물 및 댐 구조물(71)을 형성하고, 상기 캐핑 층(63) 상에 제2 상부 절연 층(73)을 형성할 수 있다.
상기 예비 분리 구조물 및 상기 댐 구조물(71)은 절연성 물질 층을 포함할 수 있다. 예를 들어, 상기 예비 분리 구조물 및 상기 댐 구조물(71)을 형성하는 것은 상기 예비 분리 트렌치 및 댐 트렌치의 내벽을 덮는 절연성 물질 층(e.g., 실리콘 산화물 층 및/또는 실리콘 질화물 층 등)을 형성하고, 상기 절연성 물질 층 상에 폴리 실리콘 층을 형성하는 것을 포함할 수 있다.
상기 댐 구조물(71)에 의해 한정되는 상기 제1 및 제2 수평 층들(27, 40)은 도 1 내지 도 2c에서 설명한 것과 같은 상기 제1 및 제2 절연성 수평 층들(27i, 40i)로 정의될 수 있다. 상기 상부 구조물(21') 내에서 상기 제1 및 제2 절연성 수평 층들(27i, 40i)이 형성되는 영역들은 관통 영역들(TA)로 정의할 수 있다.
분리 트렌치들(75)를 형성할 수 있다 (S50). 상기 분리 트렌치들(75)을 형성하는 것은 상기 제2 상부 절연 층(73)을 관통하며 상기 예비 분리 구조물을 노출시키는 상부 분리 트렌치(75b)를 형성하고, 상기 예비 분리 구조물을 제거하여 하부 분리 트렌치(75a)를 형성하는 것을 포함할 수 있다. 따라서, 각각의 상기 분리 트렌치들(75)은 상기 하부 분리 트렌치(75a) 및 상기 상부 분리 트렌치(75b)를 포함할 수 있다. 상기 상부 분리 트렌치(75b)의 폭은 상기 하부 분리 트렌치(75a)의 폭 보다 클 수 있다.
예시적인 예에서, 상기 계단 영역(SA) 내의 상기 제2 중간 패턴 층(17d)은 상기 분리 트렌치들(75) 사이에 배치될 수 있고, 상기 분리 트렌치들(75)에 의해 노출되지 않을 수 있다.
예시적인 예에서, 상기 메모리 셀 어레이 영역(MCA) 내에서, 상기 분리 트렌치들(75)은 상기 제1 예비 중간 패턴 층(17b)을 관통하며, 상기 제1 중간 패턴 층(17b)을 노출시킬 수 있다. 상기 제1 중간 패턴 층(17b)을 식각하면서, 상기 메모리 수직 구조물(47)의 일부를 식각하여 빈 공간을 형성하고, 상기 빈 공간 내에 제1 중간 패턴 층(17b')을 형성할 수 있다. 상기 중간 패턴 층(17b')은 실리콘 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다. 상기 제1 예비 중간 패턴 층(17b)을 노출시키기 전에, 상기 분리 트렌치들(75)에 의해 노출되는 예비 적층 구조물(23, 35)의 측면들 상에 희생 스페이서를 형성하고, 상기 중간 패턴 층(17b')을 형성한 후에, 상기 희생 스페이서를 제거하여, 상기 예비 적층 구조물(도 16a 내지 도 16c의 23, 35)의 측면들을 노출시킬 수 있다.
상기 분리 트렌치들(75)에 의해 노출되는 예비 적층 구조물(도 16a 내지 도 16c의 23, 35)의 상기 제1 및 제2 수평 층들(도 16a 내지 도 16c의 27, 40)을 식각하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 제1 및 제2 게이트 층들(27g, 40g)을 형성할 수 있다. 상기 제1 예비 적층 구조물(도 16a 내지 도 16c의 23)은 상기 제1 층간 절연 층들(25) 및 상기 제1 게이트 층들(27g)을 포함하는 제1 적층 구조물(23')로 형성될 수 있고, 상기 제2 예비 적층 구조물(도 16a 내지 도 16c의 35)은 상기 제2 층간 절연 층들(38) 및 상기 제2 게이트 층들(40g)을 포함하는 제2 적층 구조물(35')로 형성될 수 있다. 따라서, 상기 예비 상부 구조물(도 16a 내지 도 16c의 21)은 상기 제1 및 제2 적층 구조물들(23', 35')을 포함하는 상부 구조물(21')로 형성될 수 있다.
예시적인 예에서, 상기 빈 공간들 내에 제1 및 제2 게이트 층들(27g, 40g)을 형성하기 전에, 도 2c에서 설명한 것과 같은 유전체 층(57)을 콘포멀하게 형성할 수 있다.
상기 빈 공간들 내에 제1 및 제2 게이트 층들(27g, 40g)을 형성하는 것은 상기 빈 공간들 내에 도전성 물질 층들을 형성하고, 상기 도전성 물질 층들을 식각하는 것을 포함할 수 있다.
상기 분리 트렌치들(75) 내에 분리 구조물들(77)을 형성할 수 있다. 일 예에서, 상기 분리 구조물들(77)은 실리콘 산화물로 형성할 수 있다. 다른 예에서, 상기 분리 구조물들(77)은 도전성 패턴 및 상기 도전성 패턴의 측면을 덮는 절연성 층을 포함하도록 형성할 수 있다.
예시적인 예에서, 상기 제2 상부 절연 층(73), 상기 캐핑 층(63) 및 상기 절연 구조물(30)을 관통하며, 상기 계단 영역(SA) 내의 상기 제1 및 제2 게이트 층들(27g, 40g)의 게이트 패드들(27p, 40p)을 노출시키는 게이트 콘택 홀들(79)을 형성할 수 있다.
적어도 상기 캐핑 층(63)을 관통하고, 상기 하부 주변 콘택 홀들(60a, 60b, 60c) 하부의 도전성 영역들을 노출시키는 주변 콘택 홀들(83a, 83b, 83c)을 형성할 수 있다 (S80). 상기 주변 콘택 홀들(83a, 83b, 83c)을 형성하는 것은 상기 제2 상부 절연 층(73) 및 상기 캐핑 층(63)을 관통하며 상기 하부 주변 콘택 홀들(60a, 60b, 60c)과 중첩하는 상부 주변 콘택 홀들(81a, 81b, 81c)을 형성하고, 상기 상부 주변 콘택 홀들(81a, 81b, 81c) 아래의 상기 하부 주변 콘택 홀들(60a, 60b, 60c) 내의 상기 스페이서 층(65b)의 적어도 일부를 식각하여, 상기 제1 주변 회로 패드(11p1), 상기 제2 주변 회로 패드(11p2) 및 상기 예비 패턴 구조물(17)의 상기 제1 패턴 층(17a)을 노출시키는 것을 포함할 수 있다.
상기 상부 주변 콘택 홀들(81a, 81b, 81c)은 제1 상부 주변 콘택 홀(81a), 제2 상부 주변 콘택 홀(81b) 및 제3 상부 주변 콘택 홀(81c)을 포함할 수 있다. 상기 주변 콘택 홀들(83a, 83b, 83c)은 제1 주변 콘택 홀(83a), 제2 주변 콘택 홀(83b) 및 제3 주변 콘택 홀(83c)을 포함할 수 있다. 상기 제1 주변 콘택 홀(83a)은 상기 제1 하부 주변 콘택 홀(60a) 및 상기 제1 상부 주변 콘택 홀(81a)을 포함할 수 있고, 상기 제2 주변 콘택 홀(83b)은 상기 제2 하부 주변 콘택 홀(60b) 및 상기 제2 상부 주변 콘택 홀(81b)을 포함할 수 있고, 상기 제3 주변 콘택 홀(83c)은 상기 제3 하부 주변 콘택 홀(60c) 및 상기 제3 상부 주변 콘택 홀(81c)을 포함할 수 있다.
상기 주변 콘택 홀들(80a, 80b, 80c) 내에 주변 콘택 플러그들(87a, 87b, 87c)을 형성할 수 있다 (S90). 상기 주변 콘택 플러그들(87a, 87b, 87c)은 상기 제1 주변 콘택 홀(80a) 내의 제1 주변 콘택 플러그(87a), 상기 제2 주변 콘택 홀(80b) 내의 제2 주변 콘택 플러그(87b) 및 상기 제3 주변 콘택 홀(80c) 내의 제3 주변 콘택 플러그(87c)를 포함할 수 있다.
상기 게이트 콘택 홀들(79)을 채우는 게이트 콘택 플러그들(89)을 형성할 수 있다. 상기 게이트 콘택 플러그들(89)은 상기 주변 콘택 플러그들(87a, 87b, 87c)과 동시에 형성될 수 있다. 예를 들어, 상기 주변 콘택 플러그들(87a, 87b, 87c) 및 상기 게이트 콘택 플러그들(89)은 각각 플러그 패턴(87_2, 89_2) 및 상기 플러그 패턴(87_2)의 측면 및 바닥면을 덮는 도전성 라이너(87_1, 97_1)을 포함할 수 있다.
상기 제2 상부 절연 층(73) 상에 제3 상부 절연 층(91)을 형성할 수 있다.
상기 메모리 수직 구조물(47)과 전기적으로 연결되는 비트라인 콘택 플러그(96a), 상기 게이트 콘택 플러그들(89)과 전기적으로 연결되는 게이트 상부 플러그들(96b), 상기 제1 내지 제3 주변 콘택 플러그들(87a, 87b, 87c)과 각각 전기적으로 연결되는 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)을 동시에 형성할 수 있다. 각각의 상기 비트라인 콘택 플러그(96a), 상기 게이트 상부 플러그들(96b), 상기 제1 내지 제3 주변 상부 플러그들(95a, 95b, 95c)은 플러그 패턴(95_2) 및 상기 플러그 패턴(95_2)의 바닥면 및 측면을 덮는 도전성 라이너(95_1)를 포함할 수 있다.
상기 제3 상부 절연 층(91) 상에서, 비트라인 콘택 플러그(96a)와 전기적으로 연결되는 비트라인(98b), 상기 게이트 상부 플러그들(96b) 및 상기 제2 주변 상부 콘택 플러그(95b)와 전기적으로 연결되는 게이트 연결 배선들(98g), 상기 제1 주변 상부 플러그(95a)과 전기적으로 연결되는 제1 주변 배선(98a) 및 상기 제3 주변 상부 플러그(95c)과 전기적으로 연결되는 제2 주변 배선(98c)을 동시에 형성할 수 있다.
다음으로, 도 17, 도 18 및 도 19를 각각 참조하여 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 설명하기로 한다.
도 17은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 17을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 16c을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예를 들어, 상기 제1 구조물(1100F)은 앞에서 상술한 상기 주변 회로(도 2a의 8)를 포함할 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
앞에서 설명한 상기 패턴 구조물(도 2a 내지 도 2c의 17')은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있으며, N형의 도전형을 갖는 실리콘 층은 상기 공통 소스 라인(CSL)일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 도 1 내지 도 2c 및 도 3a를 참조하여 설명한 상기 제1 및 제2 게이트 층들(27g, 40g) 중에서 상기 하부 게이트 층들(GL1, GL2)은 상기 게이트 하부 라인들(LL1, LL2)일 수 있고, 상기 중간 게이트 층들(GM) 중 적어도 복수개는 상기 워드라인들(WL)일 수 있고, 상기 상부 게이트 층들(GU1, GU2)은 상기 게이트 상부 라인들(UL1, UL2)일 수 있다.
예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 앞에서 설명한 상기 하부 게이트 층들(도 2a의 30L1, 30L2)은 상기 게이트 하부 라인들(LL1, LL2)일 수 있고, 상기 상부 게이트 층들(도 2a의 30U1, 30U2)은 상기 게이트 상부 라인들(UL1, UL2)일 수 있다. 상기 중간 게이트 층들(도 2a의 30M) 중 복수개는 상기 워드라인들(WL)일 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 도 2a 및 도 2b의 상기 비트라인들(98b)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 18을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 16c을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 19는 도 18의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 18의 반도체 패키지(2003)를 절단선 IV-IV'선을 따라 절단한 영역을 개념적으로 나타낸다.
도 19를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2a의 93b)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 17의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 17의 상기 제2 구조물(1100S)을 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다. 도 19에서, 도면부호 '1'로 나타내는 확대 부분은 도 19의 반도체 칩들(2200)이 도 2a에서와 같은 단면 구조를 포함하도록 변형될 수 있다는 것을 설명하기 위한 것이다. 따라서, 상기 반도체 칩들(2200) 각각은 도 1 내지 도 16c를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치(1, 100, 300)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 3: 제1 구조물
8: 주변 회로 17': 패턴 구조물
21': 제2 구조물 27g, 40g: 게이트 층들
47: 메모리 수직 구조물 58: 제1 상부 절연 층
60s: 지지대 홀들 61: 지지대 수직 구조물
63: 캐핑 층 65a: 지지대 층
65b: 스페이서 층 65c: 하부 캐핑 층
67: 상부 캐핑 층 69a: 에어 갭
71: 댐 구조물 73: 제2 상부 절연 층
77: 분리 구조물 77a: 하부 분리 부분
77b: 상부 분리 부분 87: 주변 콘택 플러그
87a: 제1 주변 콘택 플러그 87b: 제2 주변 콘택 플러그
87c: 제3 주변 콘택 플러그 89: 게이트 콘택 플러그
91: 제3 상부 절연 층 95a: 제1 주변 상부 플러그
95b: 제2 주변 상부 플러그 95c: 제3 주변 상부 플러그
96a: 비트라인 콘택 플러그 96b: 게이트 상부 콘택 플러그
98b: 비트라인 98g: 게이트 연결 배선
98a: 제1 주변 배선 98c: 제2 주변 배선

Claims (20)

  1. 제1 구조물;
    상기 제1 구조물 상의 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2 적층 구조물을 포함하는 적층 구조물, 및 상기 적층 구조물의 적어도 일부를 덮는 중간 절연 층을 포함하는 제2 구조물;
    상기 제2 구조물 상의 절연 구조물;
    상기 제2 구조물을 관통하는 부분을 포함하는 메모리 수직 구조물;
    상기 제2 구조물을 관통하는 부분을 포함하고, 에어 갭 및 적어도 상기 에어 갭의 하부 및 측벽을 한정하는 지지대 층을 포함하는 지지대 수직 구조물;
    상기 제2 구조물을 관통하는 부분을 포함하는 주변 콘택 플러그; 및
    게이트 콘택 플러그들을 포함하되,
    상기 제1 및 제2 적층 구조물들의 각각은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고,
    상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고,
    상기 게이트 콘택 플러그들은 상기 게이트 패드들과 전기적으로 연결되고,
    상기 메모리 수직 구조물은 상기 제1 영역 내에서 상기 적층 구조물을 관통하고,
    상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 기울기 변화 부를 포함하고,
    상기 지지대 수직 구조물은 상기 제2 영역 내에서 상기 게이트 층들 중 적어도 일부를 관통하는 부분을 포함하고,
    상기 지지대 수직 구조물의 상기 에어 갭은 상기 메모리 수직 구조물의 상기 측면의 상기 기울기 변화 부와 동일한 높이 레벨에 위치하는 부분을 포함하고,
    상기 주변 콘택 플러그는 상기 게이트 층들과 이격되고,
    상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고,
    상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고,
    상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    각각의 상기 게이트 콘택 플러그들 중에서, 상기 최상부 게이트 층의 상기 상부면 보다 높은 레벨에 위치하는 게이트 콘택 플러그의 부분은 상기 주변 콘택 플러그의 상기 상부 영역의 측면 프로파일과 다른 측면 프로파일을 갖는 반도체 장치.
  3. 제 2 항에 있어서,
    각각의 상기 게이트 콘택 플러그들 중에서, 상기 최상부 게이트 층의 상기 상부면 보다 높은 레벨에 위치하는 상기 게이트 콘택 플러그의 부분의 측면은 수직한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 콘택 플러그들 및 상기 주변 콘택 플러그는 공면을 이루는 상부면을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 콘택 플러그들의 상부면들은 상기 주변 콘택 플러그의 상부면과 다른 높이 레벨에 위치하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 절연 구조물은 상기 지지대 층으로부터 연속적으로 연장되는 하부 캐핑 층 및 상기 하부 캐핑 층 상의 상부 캐핑 층을 포함하고,
    상기 지지대 층 및 상기 하부 캐핑 층은 절연성 물질로 형성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 에어 갭의 상단은 상기 메모리 수직 구조물의 상부면 보다 높은 레벨에 배치되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 에어 갭의 상단은 최상부 게이트 층의 상부면 보다 낮은 레벨에 배치되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 주변 콘택 플러그의 상기 상부 영역에서,
    상기 제1 영역은 상기 연결 영역의 최소 폭 보다 큰 최소 폭을 갖고,
    상기 제2 영역은 상기 연결 영역의 최대 폭 보다 작은 최대 폭을 갖는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 주변 콘택 플러그의 상기 상부 영역에서,
    상기 제1 영역은 상기 연결 영역의 최대 폭 보다 작은 최소 폭을 갖고,
    상기 제2 영역은 상기 연결 영역의 최소 폭 보다 큰 최대 폭을 갖고,
    상기 제2 영역의 상기 최대 폭은 상기 제1 영역의 최대 폭 보다 큰 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 구조물은 반도체 기판, 상기 반도체 기판 상의 제1 주변 회로 패드 및 제2 주변 회로 패드들, 상기 반도체 기판 상에서 상기 제1 및 제2 주변 회로 패드들 보다 높은 레벨의 패턴 구조물을 더 포함하고,
    상기 메모리 수직 구조물 및 상기 지지대 수직 구조물은 상기 패턴 구조물과 접촉하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 패턴 구조물은 제1 패턴 층, 상기 제1 패턴 층 상의 제2 패턴 층 및 상기 제2 패턴 층 상의 제3 패턴 층을 포함하고,
    상기 메모리 수직 구조물은 상기 제2 및 제3 패턴 층들을 관통하며 상기 제1 패턴 층 내로 연장되고
    상기 메모리 수직 구조물은 절연성 갭필 층, 상기 절연성 갭필 층의 측면 및 바닥면을 덮는 채널 층, 상기 절연성 갭필 층 상에서 상기 채널 층과 접촉하는 패드 물질 층 및 적어도 상기 채널 층의 외측면을 덮는 정보 저장 구조물을 포함하고,
    상기 정보 저장 구조물은 제1 유전체 층, 제2 유전체 층, 및 상기 제1 및 제2 유전체 층들 사이의 정보 저장 층을 포함하고,
    상기 제2 패턴 층은 상기 정보 저장 구조물을 관통하며 상기 채널 층과 접촉하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 주변 콘택 플러그의 하부면은 상기 제1 주변 회로 패드와 접촉하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 게이트 콘택 플러그들은 상기 게이트 패드들을 관통하며 상기 게이트 패드들과 접촉하고,
    상기 게이트 콘택 플러그들의 하부면들은 상기 제2 주변 회로 패드들과 접촉하고,
    각각의 상기 게이트 콘택 플러그들 중에서, 상기 최상부 게이트 층의 상기 상부면 보다 높은 레벨에 위치하는 게이트 콘택 플러그의 부분은 상기 주변 콘택 플러그의 상기 상부 영역의 측면 프로파일과 동일한 측면 프로파일을 갖는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 절연 구조물 상에서 주변 회로를 포함하는 칩 구조물을 더 포함하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 메모리 수직 구조물 상에서 상기 메모리 수직 구조물과 접촉하는 비트라인 콘택 플러그를 더 포함하되,
    상기 비트라인 콘택 플러그의 상부면 및 주변 콘택 플러그의 상부면은 공면을 이루고,
    상기 비트라인 콘택 플러그 및 상기 주변 콘택 플러그의 각각은 플러그 패턴 및 상기 플러그 패턴의 하부면 및 측면을 덮는 도전성 라이너를 포함하는 반도체 장치.
  17. 제 1 항에 있어서,
    상기 주변 콘택 플러그는 플러그 패턴, 상기 플러그 패턴의 하부면 및 측면을 덮는 도전성 라이너 및 상기 플러그 패턴 내에 배치되는 제1 에어 갭을 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 플러그 패턴 내에서 상기 제1 에어 갭 상에 배치되고 상기 제1 에어 갭과 이격된 제2 에어 갭을 더 포함하는 반도체 장치.
  19. 실리콘 층을 포함하는 패턴 구조물;
    상기 패턴 구조물 상에서, 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2을 포함하는 적층 구조물, 상기 제1 및 제2 적층 구조물들의 각각은 교대로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 제1 및 제2 적층 구조물들에서, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고, 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고;
    상기 적층 구조물 상의 절연 구조물;
    상기 제1 영역 및 상기 제2 영역 내에서, 상기 적층 구조물을 관통하며 상기 절연 구조물 내로 연장되는 분리 구조물들;
    상기 제1 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물;
    상기 제2 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 부분을 포함하고, 에어 갭을 포함하는 지지대 수직 구조물;
    상기 게이트 패드들 상에서 상기 게이트 패드들과 접촉하는 게이트 콘택 플러그들;
    상기 게이트 층들과 이격된 주변 콘택 플러그; 및
    상기 메모리 수직 구조물 상의 비트라인 콘택 플러그를 포함하되,
    상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고,
    상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고,
    상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖고,
    상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 측면 기울기가 변화하는 기울기 변화 부를 포함하고,
    상기 주변 콘택 플러그의 상기 하부 영역의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 수직한 반도체 장치.
  20. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는:
    실리콘 층을 포함하는 패턴 구조물;
    상기 패턴 구조물 상에서, 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2을 포함하는 적층 구조물, 상기 제1 및 제2 적층 구조물들의 각각은 교대로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고, 상기 제1 및 제2 적층 구조물들에서, 상기 게이트 층들은 제1 영역 내에서 수직 방향으로 서로 이격되면서 적층되고, 상기 제1 영역과 인접한 제2 영역 내에서 계단 모양으로 배열되는 게이트 패드들을 포함하고;
    상기 적층 구조물 상의 절연 구조물;
    상기 제1 영역 및 상기 제2 영역 내에서, 상기 적층 구조물을 관통하며 상기 절연 구조물 내로 연장되는 분리 구조물들;
    상기 제1 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물;
    상기 제2 영역 내의 상기 분리 구조물들 사이에서, 상기 적층 구조물을 관통하는 부분을 포함하고, 에어 갭을 포함하는 지지대 수직 구조물;
    상기 게이트 패드들 상에서 상기 게이트 패드들과 접촉하는 게이트 콘택 플러그들;
    상기 게이트 층들과 이격된 주변 콘택 플러그; 및
    상기 메모리 수직 구조물 상의 비트라인 콘택 플러그를 포함하고,
    상기 주변 콘택 플러그는 상기 게이트 층들 중 최상부 게이트 층의 상부면 보다 높은 레벨의 상부 영역 및 상기 최상부 게이트 층의 상기 상부면 보다 낮은 레벨의 하부 영역을 포함하고,
    상기 주변 콘택 플러그의 상기 상부 영역은 제1 영역, 상기 제1 영역 아래의 연결 영역 및 상기 연결 영역 아래의 제2 영역을 포함하고,
    상기 연결 영역의 측면은 상기 제1 영역의 측면 및 상기 제2 영역의 측면 중 적어도 하나와 다른 기울기를 갖고,
    상기 메모리 수직 구조물의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 측면 기울기가 변화하는 기울기 변화 부를 포함하고,
    상기 주변 콘택 플러그의 상기 하부 영역의 측면은 상기 제1 적층 구조물의 게이트 층들 중 최상부 게이트 층과 상기 제2 적층 구조물의 게이트 층들 중 최하부 게이트 층 사이의 높이 레벨에서 수직한 데이터 저장 시스템.
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