KR20220085685A - Heat dissipating substrate, Method for forming the Heat dissipating substrate, and Semiconductor integrated device using the same - Google Patents

Heat dissipating substrate, Method for forming the Heat dissipating substrate, and Semiconductor integrated device using the same Download PDF

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KR20220085685A KR1020210036125A KR20210036125A KR20220085685A KR 20220085685 A KR20220085685 A KR 20220085685A KR 1020210036125 A KR1020210036125 A KR 1020210036125A KR 20210036125 A KR20210036125 A KR 20210036125A KR 20220085685 A KR20220085685 A KR 20220085685A
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Abstract

방열 기판은, 다이아몬드 기판, 상기 다이아몬드 기판의 상부는 서로 이격된 리세스 영역들을 포함하는 요철 구조를 갖는 것, 및 상기 리세스 영역들을 채우는 절연 패턴들을 포함한다. 상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함한다.The heat dissipation substrate includes a diamond substrate, an upper portion of the diamond substrate having a concave-convex structure including recess regions spaced apart from each other, and insulating patterns filling the recess regions. The insulating patterns include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide.

Description

방열기판, 방열기판의 제조방법, 및 이를 포함하는 반도체 집적 장치{Heat dissipating substrate, Method for forming the Heat dissipating substrate, and Semiconductor integrated device using the same}Heat dissipating substrate, method of manufacturing a heat dissipating substrate, and a semiconductor integrated device including the same

본 발명은 방열기판, 상기 방열기판의 제조방법, 및 상기 방열기판 상에 집적된 반도체 소자를 포함하는 반도체 집적 장치에 대한 것이다.The present invention relates to a heat dissipation substrate, a method for manufacturing the heat dissipation substrate, and a semiconductor integrated device including a semiconductor device integrated on the heat dissipation substrate.

질화물 반도체 중 질화갈륨(GaN) 반도체는 와이드 밴드갭 특성을 가지고, 실리콘 대비 높은 전계 강도와 높은 전자 이동도를 갖는다. 이 때문에, 질화갈륨(GaN) 반도체는 차세대 RF 및 전력용 반도체 물질로 주목받고 있다. 질화갈륨(GaN) 반도체는 대전류 및 고주파 동작시, 소자 자체의 셀프-히팅(self-heating) 효과에 의해 전자이동도가 낮아질 수 있고, 이로 인해 전류가 감소하는 현상이 발생한다. 질화갈륨(GaN) 반도체의 소자 내부의 온도는 MTTF(Mean time to Failure)에 기하급수적으로 의존하고, 따라서, 질화갈륨(GaN) 반도체의 소자 내부에서 발생되는 열을 효과적으로 방출할 수 있는, 열전도도가 높은 소재 기술이 요구되고 있다. Among nitride semiconductors, gallium nitride (GaN) semiconductors have wide bandgap characteristics, and have higher electric field strength and higher electron mobility than silicon. For this reason, gallium nitride (GaN) semiconductors are attracting attention as next-generation RF and power semiconductor materials. In a gallium nitride (GaN) semiconductor, electron mobility may be lowered due to a self-heating effect of the device itself during high current and high frequency operation, which causes a decrease in current. The temperature inside the device of the gallium nitride (GaN) semiconductor exponentially depends on the MTTF (Mean time to Failure), and thus, the thermal conductivity that can effectively dissipate the heat generated inside the device of the gallium nitride (GaN) semiconductor High material technology is required.

다이아몬드는 열전도가 높고, CTE(coefficient of thermal expansion)도 낮아 방열 소재로 주목받고 있다. 최근, 화학기상증착 방법을 이용한 다이아몬드 증착 방법이 개발되고 있다. 이에 따라, 다이아몬드의 증착 속도를 증가시킬 수 있고, 다이아몬드의 대면적 증착이 가능해질 수 있다.Diamond has high thermal conductivity and low coefficient of thermal expansion (CTE), so it is attracting attention as a heat dissipation material. Recently, a diamond deposition method using a chemical vapor deposition method has been developed. Accordingly, the deposition rate of diamond may be increased, and large-area deposition of diamond may be possible.

본 발명의 일 기술적 과제는 높은 열전도 특성을 가지고 금속패드와의 접합 특성이 개선된 방열기판 및 이의 제조방법을 제공하는데 있다. One technical object of the present invention is to provide a heat dissipation substrate having high thermal conductivity and improved bonding properties with a metal pad and a method for manufacturing the same.

본 발명의 다른 기술적 과제는 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 집적 장치를 제공하는데 있다. Another technical object of the present invention is to provide a semiconductor integrated device capable of improving the performance and reliability of a semiconductor device.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명에 따른 방열 기판은, 다이아몬드 기판, 상기 다이아몬드 기판의 상부는 서로 이격된 리세스 영역들을 포함하는 요철 구조를 갖는 것; 및 상기 리세스 영역들을 채우는 절연 패턴들을 포함할 수 있다. 상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함할 수 있다.A heat dissipation substrate according to the present invention includes: a diamond substrate, an upper portion of the diamond substrate having a concave-convex structure including recessed regions spaced apart from each other; and insulating patterns filling the recess regions. The insulating patterns may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide.

일부 실시예들에 따르면, 상기 리세스 영역들의 각각은 상기 다이아몬드 기판의 상면으로부터 상기 다이아몬드 기판의 내부로 연장될 수 있다. 상기 절연 패턴들의 각각의 적어도 일부는 상기 리세스 영역들의 각각을 채우고 상기 다이아몬드 기판 내에 배치될 수 있다.In some embodiments, each of the recess regions may extend from an upper surface of the diamond substrate into the diamond substrate. At least a portion of each of the insulating patterns may fill each of the recess regions and be disposed in the diamond substrate.

일부 실시예들에 따르면, 상기 절연 패턴들의 상면들은 상기 다이아몬드 기판의 상기 상면보다 높거나 같은 높이에 위치할 수 있다. In some embodiments, upper surfaces of the insulating patterns may be positioned higher than or at the same height as the upper surface of the diamond substrate.

일부 실시예들에 따르면, 상기 절연 패턴들의 각각의 상기 상면과 상기 다이아몬드 기판의 상기 상면 사이의 거리는 0㎛ 보다 크거나 같고 10㎛보다 작거나 같을 수 있다. According to some embodiments, a distance between the top surface of each of the insulating patterns and the top surface of the diamond substrate may be greater than or equal to 0 μm and less than or equal to 10 μm.

일부 실시예들에 따르면, 상기 절연 패턴들의 각각은 일 방향으로 연장되는 라인 형태, 다각형, 또는 원형의 형상을 가질 수 있다. According to some embodiments, each of the insulating patterns may have a line shape extending in one direction, a polygonal shape, or a circular shape.

본 발명에 따른 방열 기판의 제조방법은, 다이아몬드 기판을 제공하되, 상기 다이아몬드 기판의 상부는 서로 이격된 리세스 영역들을 포함하는 요철 구조를 갖는 것; 상기 다이아몬드 기판의 상면 상에 상기 리세스 영역들을 채우는 절연층을 형성하는 것; 및 상기 절연층을 평탄화하여 상기 리세스 영역들을 채우는 절연 패턴들을 형성하는 것을 포함할 수 있디. 상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함할 수 있다.A method of manufacturing a heat dissipation substrate according to the present invention comprises: providing a diamond substrate, wherein an upper portion of the diamond substrate has a concave-convex structure including recessed regions spaced apart from each other; forming an insulating layer filling the recess regions on an upper surface of the diamond substrate; and planarizing the insulating layer to form insulating patterns filling the recess regions. The insulating patterns may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide.

일부 실시예들에 따르면, 상기 다이아몬드 기판을 제공하는 것은: 반도체 기판을 제공하되, 상기 반도체 기판의 상부는 서로 이격된 예비 리세스 영역들을 포함하는 요철 구조를 갖는 것; 상기 반도체 기판의 상면 상에 상기 예비 리세스 영역들을 채우는 상기 다이아몬드 기판을 형성하는 것; 및 상기 반도체 기판을 상기 다이아몬드 기판으로부터 제거하는 것을 포함할 수 있다. 상기 다이아몬드 기판이 상기 예비 리세스 영역들을 채우도록 형성됨에 따라, 상기 반도체 기판의 상기 요철 구조가 상기 다이아몬드 기판으로 전사될 수 있다. According to some embodiments, providing the diamond substrate includes: providing a semiconductor substrate, wherein an upper portion of the semiconductor substrate has a concave-convex structure including preliminary recess regions spaced apart from each other; forming the diamond substrate filling the preliminary recess regions on an upper surface of the semiconductor substrate; and removing the semiconductor substrate from the diamond substrate. As the diamond substrate is formed to fill the preliminary recess regions, the concave-convex structure of the semiconductor substrate may be transferred to the diamond substrate.

일부 실시예들에 따르면, 상기 반도체 기판을 제공하는 것은: 상기 반도체 기판의 상기 상면 상에 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체 기판의 상기 상부를 식각함으로써, 상기 반도체 기판 내에 상기 예비 리세스 영역들을 형성하는 것; 및 상기 마스크 패턴들을 제거하는 것을 포함할 수 있다.In some embodiments, providing the semiconductor substrate may include: forming mask patterns on the upper surface of the semiconductor substrate; forming the preliminary recess regions in the semiconductor substrate by etching the upper portion of the semiconductor substrate using the mask patterns as an etch mask; and removing the mask patterns.

일부 실시예들에 따르면, 상기 다이아몬드 기판을 제공하는 것은: 반도체 기판 상에 상기 다이아몬드 기판을 형성하는 것; 상기 반도체 기판을 상기 다이아몬드 기판으로부터 제거하는 것; 상기 다이아몬드 기판의 상기 상면 상에 마스크 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 다이아몬드 기판의 상기 상부를 식각함으로써, 상기 다이아몬드 기판 내에 상기 리세스 영역들을 형성하는 것; 및 상기 마스크 패턴들을 제거하는 것을 포함할 수 있다.According to some embodiments, providing the diamond substrate includes: forming the diamond substrate on a semiconductor substrate; removing the semiconductor substrate from the diamond substrate; forming mask patterns on the upper surface of the diamond substrate; and forming the recess regions in the diamond substrate by etching the upper portion of the diamond substrate using the mask patterns as an etch mask. and removing the mask patterns.

일부 실시예들에 따르면, 상기 절연 패턴들을 형성하는 것은: 상기 다이아몬드 기판의 상기 상면이 노출될 때까지 상기 절연층을 평탄화하는 것을 포함할 수 있다.In some embodiments, forming the insulating patterns may include: planarizing the insulating layer until the top surface of the diamond substrate is exposed.

본 발명에 따른 반도체 집적 장치는, 방열 기판; 상기 방열 기판 상에 배치되는 제1 금속 패드들; 및 상기 방열 기판 상에 집적되는 반도체 소자를 포함할 수 있다. 상기 반도체 소자는 상기 제1 금속 패드들에 접합되는 전극 패드들을 포함할 수 있다. 상기 방열 기판은 다이아몬드 기판; 및 상기 다이아몬드 기판의 상부에 배치되고 서로 이격되는 절연 패턴들을 포함할 수 있다. 상기 제1 금속 패드들의 각각은 상기 절연 패턴들 중 대응하는 절연 패턴들의 상면들, 및 상기 다이아몬드 기판의 상면의 일부와 접촉할 수 있다.A semiconductor integrated device according to the present invention includes: a heat dissipation substrate; first metal pads disposed on the heat dissipation substrate; and a semiconductor device integrated on the heat dissipation substrate. The semiconductor device may include electrode pads bonded to the first metal pads. The heat dissipation substrate may include a diamond substrate; and insulating patterns disposed on the diamond substrate and spaced apart from each other. Each of the first metal pads may be in contact with upper surfaces of corresponding insulating patterns among the insulating patterns and a portion of the upper surface of the diamond substrate.

일부 실시예들에 따르면, 상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함할 수 있다. In some embodiments, the insulating patterns may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide.

일부 실시예들에 따르면, 상기 반도체 소자는 질화물 반도체 소자일 수 있다. 상기 전극 패드들은 상기 질화물 반도체 소자의 게이트 전극 패드, 소스 전극 패드, 및 드레인 전극 패드를 포함할 수 있다. In some embodiments, the semiconductor device may be a nitride semiconductor device. The electrode pads may include a gate electrode pad, a source electrode pad, and a drain electrode pad of the nitride semiconductor device.

일부 실시예들에 따르면, 상기 반도체 소자는 질화물 반도체 소자, III-V 화합물 반도체 소자, 실리콘 기반 반도체 소자, 및 광소자 중 어느 하나일 수 있다. In some embodiments, the semiconductor device may be any one of a nitride semiconductor device, a III-V compound semiconductor device, a silicon-based semiconductor device, and an optical device.

일부 실시예들에 따르면, 상기 절연 패턴들의 상면들은 상기 다이아몬드 기판의 상면보다 높거나 같은 높이에 위치할 수 있다. In some embodiments, upper surfaces of the insulating patterns may be positioned higher than or at the same height as the upper surface of the diamond substrate.

일부 실시예들에 따르면, 상기 절연 패턴들의 각각은 일 방향으로 연장되는 라인 형태, 다각형, 또는 원형의 형상을 가질 수 있다.According to some embodiments, each of the insulating patterns may have a line shape extending in one direction, a polygonal shape, or a circular shape.

본 발명에 따른 반도체 집적 장치는, 상기 방열 기판 상에 배치되는 제2 금속 패드들; 및 상기 제1 금속 패드들과 상기 제2 금속 패드들을 연결하는 금속선들을 더 포함할 수 있다. 상기 제2 금속 패드들 및 상기 금속선들의 각각은 상기 절연 패턴들 중 대응하는 절연 패턴들의 상면들, 및 상기 다이아몬드 기판의 상기 상면의 일부와 접촉할 수 있다. A semiconductor integrated device according to the present invention includes: second metal pads disposed on the heat dissipation substrate; and metal lines connecting the first metal pads and the second metal pads. Each of the second metal pads and the metal lines may contact upper surfaces of corresponding insulating patterns among the insulating patterns and a portion of the upper surface of the diamond substrate.

일부 실시예들에 따르면, 상기 제1 금속 패드들, 상기 제2 금속 패드들, 및 상기 금속선들은 Cr, Ti, Al, Au, Cu, W, Ni, Pt 중 적어도 하나를 포함할 수 있다. In some embodiments, the first metal pads, the second metal pads, and the metal lines may include at least one of Cr, Ti, Al, Au, Cu, W, Ni, and Pt.

본 발명의 개념에 따르면, 방열 기판은 상기 다이아몬드 기판, 및 상기 다이아몬드 기판의 상부에 배치되는 절연패턴들을 포함하는 이종 방열기판일 수 있다. 상기 다이아몬드 기판이 높은 열전도율을 가짐에 따라 상기 방열 기판은 높은 열전도 특성을 가질 수 있다. 더하여, 상기 절연패턴들은 상기 방열 기판과, 상기 방열 기판의 상에 배치되는 금속 패드들 사이의 접착력을 증가시킬 수 있다. 따라서, 금속 패드들에 대해 강한 접착력을 가지고, 동시에 높은 열전도 특성을 갖는 방열 기판 및 이의 제조방법이 제공될 수 있다.According to the concept of the present invention, the heat dissipation substrate may be a heterogeneous heat dissipation substrate including the diamond substrate and insulating patterns disposed on the diamond substrate. As the diamond substrate has high thermal conductivity, the heat dissipation substrate may have high thermal conductivity. In addition, the insulating patterns may increase adhesion between the heat dissipation substrate and metal pads disposed on the heat dissipation substrate. Accordingly, it is possible to provide a heat dissipation substrate having strong adhesion to metal pads and high thermal conductivity at the same time, and a method for manufacturing the same.

더하여, 상기 방열 기판이 상기 다이아몬드 기판을 포함함에 따라, 상기 방열 기판 상에 집적된 반도체 소자로부터 발생되는 열이 상기 방열 기판을 통해 용이하게 방출될 수 있다. 따라서, 반도체 소자의 고온 신뢰성 및 성능을 향상시킬 수 있는 반도체 집적 장치가 제공될 수 있다.In addition, as the heat dissipation substrate includes the diamond substrate, heat generated from a semiconductor device integrated on the heat dissipation substrate may be easily radiated through the heat dissipation substrate. Accordingly, a semiconductor integrated device capable of improving high-temperature reliability and performance of a semiconductor device can be provided.

도 1은 본 발명의 일부 실시예들에 따른 방열기판의 사시도이다.
도 2a 내지 도 2d는 본 발명의 일부 실시예들에 따른 방열기판의 제조방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일부 실시예들에 따른 방열기판의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 일부 실시예들에 따른 방열기판의 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 집적 장치의 사시도이다.
도 6은 도 5의 I-I'에 따른 단면도이다.
도 7은 본 발명의 실시예들에 따른 방열기판과 종래 방열기판의 열 시뮬레이션 결과를 나타내는 그래프이다. 1 is a perspective view of a heat dissipation substrate according to some embodiments of the present invention.
2A to 2D are cross-sectional views illustrating a method of manufacturing a heat dissipation substrate according to some embodiments of the present invention.
3A to 3D are cross-sectional views illustrating a method of manufacturing a heat dissipation substrate according to some embodiments of the present invention.
4 is a cross-sectional view of a heat dissipation substrate according to some embodiments of the present invention.
5 is a perspective view of a semiconductor integrated device according to some embodiments of the present invention.
6 is a cross-sectional view taken along line I-I' of FIG. 5 .
7 is a graph illustrating thermal simulation results of a heat dissipation substrate according to embodiments of the present invention and a conventional heat dissipation substrate.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.In order to fully understand the configuration and effect of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various forms and various modifications may be made. However, it is provided so that the disclosure of the present invention is complete through the description of the present embodiments, and to fully inform those of ordinary skill in the art to which the present invention belongs, the scope of the invention. In the accompanying drawings, for convenience of explanation, the size is enlarged than the actual size, and the ratio of each component may be exaggerated or reduced.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.Unless otherwise defined, terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those of ordinary skill in the art. Hereinafter, the present invention will be described in detail by describing exemplary embodiments of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 일부 실시예들에 따른 방열기판의 사시도이다. 1 is a perspective view of a heat dissipation substrate according to some embodiments of the present invention.

도 1을 참조하면, 방열기판(100)은 다이아몬드 기판(110), 및 상기 다이아몬드 기판(110)의 상부에 배치되고 서로 이격되는 절연패턴들(120)을 포함할 수 있다. 상기 다이아몬드 기판(110)의 상부는 서로 이격된 리세스 영역들(115r)을 포함하는 요철구조(115)를 가질 수 있다. 상기 리세스 영역들(115r)의 각각은 상기 다이아몬드 기판(110)의 상면(110U)으로부터 상기 다이아몬드 기판(110) 내부로 연장될 수 있다. 상기 리세스 영역들(115r)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 리세스 영역들(115r)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다. Referring to FIG. 1 , a heat dissipation substrate 100 may include a diamond substrate 110 and insulating patterns 120 disposed on the diamond substrate 110 and spaced apart from each other. An upper portion of the diamond substrate 110 may have a concave-convex structure 115 including recessed regions 115r spaced apart from each other. Each of the recess regions 115r may extend from the top surface 110U of the diamond substrate 110 into the diamond substrate 110 . Each of the recess regions 115r may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 , but the inventive concept is not limited thereto. Each of the recess regions 115r may have various shapes, such as a polygonal shape or a circular shape, in a plan view.

상기 절연패턴들(120)은 상기 리세스 영역들(115r)을 채울 수 있다. 상기 절연패턴들(120)의 각각의 적어도 일부는 상기 리세스 영역들(115r)의 각각을 채울 수 있고, 상기 다이아몬드 기판(110) 내부에 배치될 수 있다. 일부 실시예들에 따르면, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)과 공면을 이룰 수 있다. 즉, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)과 동일한 높이에 위치할 수 있다. 본 명세서에서 높이는 상기 다이아몬드 기판(110)의 하면(110L)으로부터 측정된 거리일 수 있다. 다른 실시예들에 따르면, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)보다 높은 높이에 위치할 수 있다. 상기 절연패턴들(120)의 각각의 상면(120U)과 상기 다이아몬드 기판(110)의 상면(110U) 사이의 거리는 일 예로, 거리는 0㎛ 보다 크거나 같고 10㎛보다 작거나 같을 수 있다. The insulating patterns 120 may fill the recess regions 115r. At least a portion of each of the insulating patterns 120 may fill each of the recess regions 115r and may be disposed inside the diamond substrate 110 . In some embodiments, the upper surfaces 120U of the insulating patterns 120 may be coplanar with the upper surface 110U of the diamond substrate 110 . That is, the upper surfaces 120U of the insulating patterns 120 may be positioned at the same height as the upper surface 110U of the diamond substrate 110 . In this specification, the height may be a distance measured from the lower surface 110L of the diamond substrate 110 . According to other embodiments, the upper surfaces 120U of the insulating patterns 120 may be positioned at a height higher than the upper surface 110U of the diamond substrate 110 . For example, the distance between the upper surface 120U of each of the insulating patterns 120 and the upper surface 110U of the diamond substrate 110 may be greater than or equal to 0 μm and less than or equal to 10 μm.

상기 절연패턴들(120)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 절연패턴들(120)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.Each of the insulating patterns 120 may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 , but the inventive concept is not limited thereto. Each of the insulating patterns 120 may have various shapes, such as polygons or circles, in a plan view.

상기 절연패턴들(120)은 상기 다이아몬드 기판(110)과 다른 절연 물질을 포함할 수 있다. 상기 절연패턴들(120)은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함할 수 있다. The insulating patterns 120 may include an insulating material different from that of the diamond substrate 110 . The insulating patterns 120 may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide.

본 발명의 개념에 따르면, 상기 방열 기판(100)은 상기 다이아몬드 기판(110), 및 상기 다이아몬드 기판(110)의 상부에 배치되는 상기 절연패턴들(120)을 포함하는 이종 방열기판일 수 있다. 상기 다이아몬드 기판(110)이 높은 열전도율을 가짐에 따라, 상기 방열 기판(100)은 높은 열전도 특성을 가질 수 있다. 더하여, 상기 절연패턴들(120)은 상기 방열 기판(100)과, 상기 방열 기판(100)의 상에 배치되는 금속 패드들 사이의 접착력을 증가시킬 수 있고, 이에 따라, 상기 방열 기판(100)은 상기 금속 패드들과의 강한 접착력을 가질 수 있다. 따라서, 금속 패드들에 대해 강한 접착력을 가지고, 동시에 높은 열전도 특성을 갖는 방열 기판이 제공될 수 있다. According to the concept of the present invention, the heat dissipation substrate 100 may be a heterogeneous heat dissipation substrate including the diamond substrate 110 and the insulating patterns 120 disposed on the diamond substrate 110 . As the diamond substrate 110 has high thermal conductivity, the heat dissipation substrate 100 may have high thermal conductivity. In addition, the insulating patterns 120 may increase the adhesive force between the heat dissipation substrate 100 and the metal pads disposed on the heat dissipation substrate 100 , and accordingly, the heat dissipation substrate 100 . may have strong adhesion to the metal pads. Accordingly, a heat dissipation substrate having strong adhesion to metal pads and high thermal conductivity at the same time can be provided.

도 2a 내지 도 2d는 본 발명의 일부 실시예들에 따른 방열기판의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 방열기판과 중복되는 설명은 생략될 수 있다. 2A to 2D are cross-sectional views illustrating a method of manufacturing a heat dissipation substrate according to some embodiments of the present invention . For simplification of the description, a description overlapping with the heat dissipation substrate described with reference to FIG. 1 may be omitted.

도 2a를 참조하면, 반도체 기판(10)이 제공될 수 있다. 상기 반도체 기판(10)은 일 예로, 실리콘 기판일 수 있다. 제1 마스크 패턴들(20)이 상기 반도체 기판(10) 상에 배치될 수 있다. 상기 제1 마스크 패턴들(20)은 일 예로, 포로 레지스트 패턴들일 수 있다. 상기 제1 마스크 패턴들(20)을 식각 마스크로 이용하여 상기 반도체 기판(10)의 상부가 식각될 수 있고, 이에 따라, 예비 리세스 영역들(15r)이 상기 반도체 기판(10) 내에 형성될 수 있다. 상기 반도체 기판(10)의 상부는 서로 이격된 상기 예비 리세스 영역들(15r)을 포함하는 요철구조(15)를 가질 수 있다. Referring to FIG. 2A , a semiconductor substrate 10 may be provided. The semiconductor substrate 10 may be, for example, a silicon substrate. First mask patterns 20 may be disposed on the semiconductor substrate 10 . The first mask patterns 20 may be, for example, photoresist patterns. An upper portion of the semiconductor substrate 10 may be etched using the first mask patterns 20 as an etch mask, and thus preliminary recess regions 15r may be formed in the semiconductor substrate 10 . can An upper portion of the semiconductor substrate 10 may have a concave-convex structure 15 including the preliminary recessed regions 15r spaced apart from each other.

상기 예비 리세스 영역들(15r)의 각각은 상기 반도체 기판(10)의 상면(10U)으로부터 상기 반도체 기판(10) 내부로 연장될 수 있다. 상기 예비 리세스 영역들(15r)의 각각은 일 예로, 상기 반도체 기판(10)의 상면(10U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 예비 리세스 영역들(15r)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.Each of the preliminary recess regions 15r may extend from the top surface 10U of the semiconductor substrate 10 into the semiconductor substrate 10 . Each of the preliminary recess regions 15r may have, for example, a line shape extending in a direction parallel to the upper surface 10U of the semiconductor substrate 10 , but the inventive concept is not limited thereto. Each of the preliminary recess regions 15r may have various shapes, such as polygons or circles, in a plan view.

상기 예비 리세스 영역들(15r)이 형성된 후, 상기 제1 마스크 패턴들(20)은 제거될 수 있다. 상기 제1 마스크 패턴들(20)은 일 예로, 에싱 및/또는 스트립 공정에 의해 제거될 수 있다. After the preliminary recess regions 15r are formed, the first mask patterns 20 may be removed. The first mask patterns 20 may be removed by, for example, ashing and/or a stripping process.

도 2b를 참조하면, 상기 제1 마스크 패턴들(20)이 제거된 후, 다이아몬드 기판(110)이 상기 반도체 기판(10)의 상면(10U) 상에 형성될 수 있다. 상기 다이아몬드 기판(110)은 상기 반도체 기판(10)의 상기 요철 구조(15)를 덮을 수 있고, 상기 예비 리세스 영역들(15r)을 채울 수 있다. 상기 다이아몬드 기판(110)이 상기 예비 리세스 영역들(15r)을 채우도록 형성됨에 따라, 상기 반도체 기판(10)의 상기 요철 구조(15)가 상기 다이아몬드 기판(110)으로 전사될 수 있다. Referring to FIG. 2B , after the first mask patterns 20 are removed, a diamond substrate 110 may be formed on the upper surface 10U of the semiconductor substrate 10 . The diamond substrate 110 may cover the concave-convex structure 15 of the semiconductor substrate 10 and may fill the preliminary recess regions 15r. As the diamond substrate 110 is formed to fill the preliminary recess regions 15r , the uneven structure 15 of the semiconductor substrate 10 may be transferred to the diamond substrate 110 .

상기 다이아몬드 기판(110)은 일 예로, Thermal CVD(Chemical Vapor Deposition) 또는 Microwave CVD 방법을 이용하여 상기 반도체 기판(10)의 상면(10U) 상에 증착될 수 있다. 상기 다이아몬드 기판(110)의 증착 온도는 일 예로, 500℃보다 높을 수 있고, 일 예로, 약 700℃ 내지 약 1000℃ 일 수 있다. 상기 다이아몬드 기판(110)은 약 50um 이상, 바람직하게는 약 100 um 이상의 두께를 가지도록 형성될 수 있다. The diamond substrate 110 may be deposited on the upper surface 10U of the semiconductor substrate 10 using, for example, thermal CVD (Chemical Vapor Deposition) or microwave CVD. The deposition temperature of the diamond substrate 110 may be, for example, higher than 500°C, and for example, about 700°C to about 1000°C. The diamond substrate 110 may be formed to have a thickness of about 50 μm or more, preferably about 100 μm or more.

상기 다이아몬드 기판(110)이 형성된 후, 상기 반도체 기판(10)이 상기 다이아몬드 기판(110)으로부터 제거될 수 있다. 상기 반도체 기판(10)은 일 예로, KOH를 식각액으로 이용한 습식 식각 공정에 의해 제거될 수 있다. After the diamond substrate 110 is formed, the semiconductor substrate 10 may be removed from the diamond substrate 110 . The semiconductor substrate 10 may be removed by, for example, a wet etching process using KOH as an etchant.

도 2c를 참조하면, 상기 다이아몬드 기판(110)의 상부는 서로 이격된 리세스 영역들(115r)을 포함하는 요철구조(115)를 가질 수 있다. 상기 다이아몬드 기판(110)의 상기 요철구조(115)는 상기 반도체 기판(10)의 상기 요철 구조(15)로부터 전사된 구조일 수 있다. 상기 리세스 영역들(115r)의 각각은 상기 다이아몬드 기판(110)의 상면(110U)으로부터 상기 다이아몬드 기판(110) 내부로 연장될 수 있다. 도 1을 참조하여 설명한 바와 같이, 상기 리세스 영역들(115r)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 리세스 영역들(115r)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.Referring to FIG. 2C , an upper portion of the diamond substrate 110 may have a concave-convex structure 115 including recessed regions 115r spaced apart from each other. The uneven structure 115 of the diamond substrate 110 may be a structure transferred from the uneven structure 15 of the semiconductor substrate 10 . Each of the recess regions 115r may extend from the top surface 110U of the diamond substrate 110 into the diamond substrate 110 . As described with reference to FIG. 1 , each of the recess regions 115r may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 . The concept of is not limited thereto. Each of the recess regions 115r may have various shapes, such as a polygonal shape or a circular shape, in a plan view.

절연층(120L)이 상기 다이아몬드 기판(110)의 상면(110U) 상에 형성될 수 있다. 상기 절연층(120L)은 상기 다이아몬드 기판(110)의 상기 요철구조(115)를 덮을 수 있고, 상기 리세스 영역들(115r)을 채울 수 있다. 상기 절연층(120L)은 일 예로, CVD 방법으로 형성될 수 있다. 상기 절연층(120L)은 상기 다이아몬드 기판(110)과 다른 절연 물질을 포함할 수 있다. 상기 절연층(120L)은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 절연층(120L)은 실리콘 카바이드를 포함할 수 있다. 이 경우, 상기 절연층(120L)은 Silane(SiH4) 및 propane (C3H8)을 전구체로 이용하는 CVD 방법으로 형성될 수 있다. 실리콘 카바이드는 Si과 C의 공유결합을 가지며, 일반적으로 공유결합은 금속결합이나 반데르발스 힘보다 높은 결합세기를 갖는다.An insulating layer 120L may be formed on the upper surface 110U of the diamond substrate 110 . The insulating layer 120L may cover the uneven structure 115 of the diamond substrate 110 and may fill the recess regions 115r. The insulating layer 120L may be formed by, for example, a CVD method. The insulating layer 120L may include an insulating material different from that of the diamond substrate 110 . The insulating layer 120L may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide. For example, the insulating layer 120L may include silicon carbide. In this case, the insulating layer 120L may be formed by a CVD method using silane (SiH 4 ) and propane (C 3 H 8 ) as precursors. Silicon carbide has a covalent bond between Si and C, and in general, the covalent bond has a higher bond strength than a metallic bond or van der Waals force.

도 2d를 참조하면, 상기 절연층(120L)이 평탄화될 수 있다. 상기 절연층(120L)은 일 예로, 화학적 기계적 연마(CMP) 공정에 의해 평탄화될 수 있다. 일부 실시예들에 따르면, 상기 절연층(120L)을 평탄화하는 것은, 상기 다이아몬드 기판(110)의 상면(110U)이 노출될 때까지 수행될 수 있다. 상기 절연층(120L)이 평탄화됨에 따라, 절연패턴들(120)이 상기 다이아몬드 기판(110)의 상기 리세스 영역들(115r) 내에 각각 형성될 수 있다. Referring to FIG. 2D , the insulating layer 120L may be planarized. The insulating layer 120L may be planarized by, for example, a chemical mechanical polishing (CMP) process. In some embodiments, the planarization of the insulating layer 120L may be performed until the top surface 110U of the diamond substrate 110 is exposed. As the insulating layer 120L is planarized, insulating patterns 120 may be respectively formed in the recess regions 115r of the diamond substrate 110 .

일부 실시예들에 따르면, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)과 공면을 이룰 수 있다. 즉, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)과 동일한 높이에 위치할 수 있다. 다른 실시예들에 따르면, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)보다 높은 높이에 위치할 수도 있다.In some embodiments, the upper surfaces 120U of the insulating patterns 120 may be coplanar with the upper surface 110U of the diamond substrate 110 . That is, the upper surfaces 120U of the insulating patterns 120 may be positioned at the same height as the upper surface 110U of the diamond substrate 110 . According to other embodiments, the upper surfaces 120U of the insulating patterns 120 may be positioned at a height higher than the upper surface 110U of the diamond substrate 110 .

도 1을 참조하여 설명한 바와 같이, 상기 절연패턴들(120)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 절연패턴들(120)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.As described with reference to FIG. 1 , each of the insulating patterns 120 may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 , but The concept is not limited thereto. Each of the insulating patterns 120 may have various shapes, such as polygons or circles, in a plan view.

도 3a 내지 도 3d는 본 발명의 일부 실시예들에 따른 방열기판의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 2a 내지 도 2d를 참조하여 설명한 방열기판의 제조방법과 차이점을 주로 설명한다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a heat dissipation substrate according to some embodiments of the present invention . For simplicity of explanation, differences from the method of manufacturing the heat dissipation substrate described with reference to FIGS. 2A to 2D will be mainly described.

도 3a를 참조하면, 반도체 기판(10)이 제공될 수 있다. 상기 반도체 기판(10)은 일 예로, 실리콘 기판일 수 있다. 다이아몬드 기판(110)이 상기 반도체 기판(10) 상에 형성될 수 있다. 상기 다이아몬드 기판(110)은 일 예로, Thermal CVD(Chemical Vapor Deposition) 또는 Microwave CVD 방법을 이용하여 상기 반도체 기판(10) 상에 증착될 수 있다. 상기 다이아몬드 기판(110)의 증착 온도는 일 예로, 500℃보다 높을 수 있고, 일 예로, 약 700℃ 내지 약 1000℃ 일 수 있다. 상기 다이아몬드 기판(110)은 약 50um 이상, 바람직하게는 약 100 um 이상의 두께를 가지도록 형성될 수 있다. Referring to FIG. 3A , a semiconductor substrate 10 may be provided. The semiconductor substrate 10 may be, for example, a silicon substrate. A diamond substrate 110 may be formed on the semiconductor substrate 10 . The diamond substrate 110 may be deposited on the semiconductor substrate 10 using, for example, thermal CVD (Chemical Vapor Deposition) or microwave CVD. The deposition temperature of the diamond substrate 110 may be, for example, higher than 500°C, and for example, about 700°C to about 1000°C. The diamond substrate 110 may be formed to have a thickness of about 50 μm or more, preferably about 100 μm or more.

상기 다이아몬드 기판(110)이 형성된 후, 상기 반도체 기판(10)이 상기 다이아몬드 기판(110)으로부터 제거될 수 있다. 상기 반도체 기판(10)은 일 예로, KOH를 식각액으로 이용한 습식 식각 공정에 의해 제거될 수 있다.After the diamond substrate 110 is formed, the semiconductor substrate 10 may be removed from the diamond substrate 110 . The semiconductor substrate 10 may be removed by, for example, a wet etching process using KOH as an etchant.

도 3b를 참조하면, 제2 마스크 패턴들(130)이 상기 다이아몬드 기판(110)의 상면(110U) 상에 형성될 수 있다. 상기 제2 마스크 패턴들(130)은 금속, 실리콘 산화물, 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 마스크 패턴들(130)을 식각 마스크로 이용하여 상기 다이아몬드 기판(110)의 상부가 식각될 수 있고, 이에 따라, 리세스 영역들(115r)이 상기 다이아몬드 기판(110) 내에 형성될 수 있다. 상기 다이아몬드 기판(110)의 상부를 식각하는 것은, 일 예로, 산소를 포함하는 식각 가스를 이용하는 플라즈마 식각 공정을 수행하는 것을 포함할 수 있다. 다른 예로, 상기 다이아몬드 기판(110)의 상부는 레이저 공정에 의해 식각될 수도 있다. Referring to FIG. 3B , second mask patterns 130 may be formed on the upper surface 110U of the diamond substrate 110 . The second mask patterns 130 may include at least one of metal, silicon oxide, and silicon nitride. An upper portion of the diamond substrate 110 may be etched using the second mask patterns 130 as an etch mask, and accordingly, recess regions 115r may be formed in the diamond substrate 110 . have. Etching the upper portion of the diamond substrate 110 may include, for example, performing a plasma etching process using an etching gas containing oxygen. As another example, the upper portion of the diamond substrate 110 may be etched by a laser process.

상기 다이아몬드 기판(110)의 상부는 서로 이격된 상기 리세스 영역들(115r)을 포함하는 요철구조(115)를 가질 수 있다. 상기 리세스 영역들(115r)의 각각은 상기 다이아몬드 기판(110)의 상면(110U)으로부터 상기 다이아몬드 기판(110) 내부로 연장될 수 있다. 도 1을 참조하여 설명한 바와 같이, 상기 리세스 영역들(115r)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 리세스 영역들(115r)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.An upper portion of the diamond substrate 110 may have a concave-convex structure 115 including the recess regions 115r spaced apart from each other. Each of the recess regions 115r may extend from the top surface 110U of the diamond substrate 110 into the diamond substrate 110 . As described with reference to FIG. 1 , each of the recess regions 115r may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 . The concept of is not limited thereto. Each of the recess regions 115r may have various shapes, such as a polygonal shape or a circular shape, in a plan view.

상기 리세스 영역들(115r)이 형성된 후, 상기 제2 마스크 패턴들(130)은 제거될 수 있다. 상기 제2 마스크 패턴들(130)은 일 예로, 에싱 및/또는 스트립 공정에 의해 제거될 수 있다. After the recess regions 115r are formed, the second mask patterns 130 may be removed. The second mask patterns 130 may be removed by, for example, ashing and/or a stripping process.

도 3c를 참조하면, 상기 제2 마스크 패턴들(130)이 제거된 후, 절연층(120L)이 상기 다이아몬드 기판(110)의 상면(110U) 상에 형성될 수 있다. 상기 절연층(120L)은 상기 다이아몬드 기판(110)의 상기 요철구조(115)를 덮을 수 있고, 상기 리세스 영역들(115r)을 채울 수 있다. 상기 절연층(120L)은, 도 2c를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다.Referring to FIG. 3C , after the second mask patterns 130 are removed, an insulating layer 120L may be formed on the upper surface 110U of the diamond substrate 110 . The insulating layer 120L may cover the uneven structure 115 of the diamond substrate 110 and may fill the recess regions 115r. The insulating layer 120L may be formed in substantially the same manner as the method described with reference to FIG. 2C .

도 3d를 참조하면, 상기 절연층(120L)이 평탄화될 수 있다. 상기 절연층(120L)은 일 예로, 화학적 기계적 연마(CMP) 공정에 의해 평탄화될 수 있다. 일부 실시예들에 따르면, 상기 절연층(120L)을 평탄화하는 것은, 상기 다이아몬드 기판(110)의 상면(110U)이 노출될 때까지 수행될 수 있다. 상기 절연층(120L)이 평탄화됨에 따라, 절연패턴들(120)이 상기 다이아몬드 기판(110)의 상기 리세스 영역들(115r) 내에 각각 형성될 수 있다. Referring to FIG. 3D , the insulating layer 120L may be planarized. The insulating layer 120L may be planarized by, for example, a chemical mechanical polishing (CMP) process. In some embodiments, the planarization of the insulating layer 120L may be performed until the top surface 110U of the diamond substrate 110 is exposed. As the insulating layer 120L is planarized, insulating patterns 120 may be respectively formed in the recess regions 115r of the diamond substrate 110 .

상기 절연패턴들(120)의 상면들(120U)은, 도 2d를 참조하여 설명한 바와 같이, 상기 다이아몬드 기판(110)의 상면(110U)과 동일한 높이에 있거나, 상기 다이아몬드 기판(110)의 상면(110U)보다 높은 높이에 있을 수 있다. 도 1을 참조하여 설명한 바와 같이, 상기 절연패턴들(120)의 각각은 일 예로, 상기 다이아몬드 기판(110)의 상면(110U)에 평행한 방향으로 연장되는 라인 형상을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 절연패턴들(120)의 각각은 평면적 관점에서, 다각형 또는 원형 등 다양한 형상을 가질 수 있다.The upper surfaces 120U of the insulating patterns 120 are at the same height as the upper surface 110U of the diamond substrate 110 or the upper surface ( 110U). As described with reference to FIG. 1 , each of the insulating patterns 120 may have, for example, a line shape extending in a direction parallel to the upper surface 110U of the diamond substrate 110 , but The concept is not limited thereto. Each of the insulating patterns 120 may have various shapes, such as polygons or circles, in a plan view.

도 4는 본 발명의 일부 실시예들에 따른 방열기판의 단면도이다. 4 is a cross-sectional view of a heat dissipation substrate according to some embodiments of the present invention.

도 4를 참조하면, 상기 절연패턴들(120)의 상면들(120U)은 상기 다이아몬드 기판(110)의 상면(110U)보다 높은 높이에 있을 수 있다. 일부 실시예들에 따르면, 상기 절연패턴들(120)의 각각은 상기 다이아몬드 기판(110)의 상면(110U)에 대하여 돌출된 형상을 가질 수 있다. 상기 절연패턴들(120)의 각각의 하부는 상기 리세스 영역들(115r)의 각각을 채울 수 있고, 상기 절연패턴들(120)의 각각의 상부는 상기 다이아몬드 기판(110)의 상면(110U)보다 돌출될 수 있다. 본 실시예들에 따르면, 상기 절연패턴들(120)의 각각의 상면(120U)과 상기 다이아몬드 기판(110)의 상면(110U) 사이의 거리(h)는 일 예로, 거리는 0㎛ 보다 크고 10㎛보다 작거나 같을 수 있다.Referring to FIG. 4 , the upper surfaces 120U of the insulating patterns 120 may be at a height higher than the upper surface 110U of the diamond substrate 110 . In some embodiments, each of the insulating patterns 120 may have a protruding shape with respect to the upper surface 110U of the diamond substrate 110 . A lower portion of each of the insulating patterns 120 may fill each of the recess regions 115r, and an upper portion of each of the insulating patterns 120 may be an upper surface 110U of the diamond substrate 110 . It can protrude more. According to the present embodiments, the distance h between the upper surface 120U of each of the insulating patterns 120 and the upper surface 110U of the diamond substrate 110 is, for example, greater than 0 µm and 10 µm. may be less than or equal to

상술한 차이를 제외하고, 본 실시예들에 따른 방열기판(100)은 도 1을 참조하여 설명한 방열기판(100)과 실질적으로 동일하다. Except for the above differences, the heat dissipation substrate 100 according to the present exemplary embodiment is substantially the same as the heat dissipation substrate 100 described with reference to FIG. 1 .

도 5는 본 발명의 일부 5 is a part of the present invention 실시예들에in the embodiments 따른 반도체 집적 장치의 of the semiconductor integrated device according to 사시도이고is a perspective view , 도 6은 도 5의 I-I'에 따른 단면도이다. , FIG. 6 is a cross-sectional view taken along line I-I' of FIG. 5 .

도 5 및 도 6을 참조하면, 방열기판(100) 상에 반도체 소자(200)가 집적될 수 있다. 상기 방열기판(100)은 다이아몬드 기판(110), 및 상기 다이아몬드 기판(110)의 상부에 배치되고 서로 이격되는 절연패턴들(120)을 포함할 수 있다. 상기 방열기판(100)은 도 1 및 도 4를 참조하여 설명한, 본 발명의 실시예들에 따른 방열기판(100)과 실질적으로 동일하게 구성될 수 있다. 5 and 6 , the semiconductor device 200 may be integrated on the heat dissipation substrate 100 . The heat dissipation substrate 100 may include a diamond substrate 110 and insulating patterns 120 disposed on the diamond substrate 110 and spaced apart from each other. The heat dissipation substrate 100 may be configured substantially the same as the heat dissipation substrate 100 according to embodiments of the present invention described with reference to FIGS. 1 and 4 .

제1 금속 패드들(150), 제2 금속 패드들(152), 및 상기 제1 금속 패드들(150)과 상기 제2 금속 패드들(152)을 연결하는 금속선들(154)이 상기 방열 기판(100) 상에 제공될 수 있다. 상기 제1 금속 패드들(150), 상기 제2 금속 패드들(152) 및 상기 금속선들(154)은 일 예로, 상기 방열 기판(100) 상에 금속막을 형성하고, 상기 금속막을 패터닝함으로써 형성될 수 있다. 상기 제1 금속 패드들(150), 상기 제2 금속 패드들(152) 및 상기 금속선들(154)은 Cr, Ti, Al, Au, Cu, W, Ni, Pt 중 적어도 하나를 포함할 수 있다.First metal pads 150 , second metal pads 152 , and metal lines 154 connecting the first metal pads 150 and the second metal pads 152 are connected to the heat dissipation substrate. (100) may be provided. The first metal pads 150 , the second metal pads 152 , and the metal lines 154 may be formed by, for example, forming a metal layer on the heat dissipation substrate 100 and patterning the metal layer. can The first metal pads 150 , the second metal pads 152 , and the metal lines 154 may include at least one of Cr, Ti, Al, Au, Cu, W, Ni, and Pt. .

상기 제1 금속 패드들(150), 상기 제2 금속 패드들(152) 및 상기 금속선들(154)의 각각은 상기 절연패턴들(120) 중 대응하는 절연패턴들(120)의 상면들(120U), 및 상기 다이아몬드 기판(110)의 상면(110U)의 일부와 접촉할 수 있다. 본 발명의 실시예들에 따르면, 상기 방열 기판(100)이 상기 절연패턴들(120)을 포함함에 따라, 상기 제1 금속 패드들(150), 상기 제2 금속 패드들(152) 및 상기 금속선들(154)의 각각과, 상기 방열 기판(100) 사이의 접착력이 증가될 수 있다. Each of the first metal pads 150 , the second metal pads 152 , and the metal lines 154 has upper surfaces 120U of corresponding insulating patterns 120 among the insulating patterns 120 . ), and a portion of the upper surface 110U of the diamond substrate 110 may be in contact. According to embodiments of the present invention, as the heat dissipation substrate 100 includes the insulating patterns 120 , the first metal pads 150 , the second metal pads 152 , and the metal wire Adhesion between each of the elements 154 and the heat dissipation substrate 100 may be increased.

상기 반도체 소자(200)는 상기 반도체 소자(200)의 일면에 인접하게 배치되는 전극 패드들(220)을 포함할 수 있다. 상기 전극 패드들(220)은 도전 물질을 포함할 수 있다. 상기 전극 패드들(220)은 상기 제1 금속 패드들(150)에 각각 접합될 수 있다. 일 예로, 상기 전극 패드들(220)의 각각은 상기 제1 금속 패드들(150)의 각각에 직접 접합(direct-bonding)할 수 있다. 다른 예로, 상기 전극 패드들(220)의 각각과 상기 제1 금속 패드들(150)의 각각 사이에 추가적인 범프가 개재될 수 있고, 상기 전극 패드들(220)의 각각은 상기 추가적인 범프를 통해 상기 제1 금속 패드들(150)의 각각에 접합할 수 있다. 상기 추가적인 범프는 일 예로, 은(Au), 주석(Sn) 등을 포함할 수 있다. 상기 추가적인 범프는 다른 예로, 솔더 범프일 수도 있다. The semiconductor device 200 may include electrode pads 220 disposed adjacent to one surface of the semiconductor device 200 . The electrode pads 220 may include a conductive material. The electrode pads 220 may be respectively bonded to the first metal pads 150 . For example, each of the electrode pads 220 may be directly bonded to each of the first metal pads 150 . As another example, an additional bump may be interposed between each of the electrode pads 220 and each of the first metal pads 150 , and each of the electrode pads 220 may pass through the additional bumps. It may be bonded to each of the first metal pads 150 . The additional bumps may include, for example, silver (Au), tin (Sn), or the like. The additional bump may be, for example, a solder bump.

상기 반도체 소자(200)는 질화물 반도체 소자, III-V 화합물 반도체 소자, 실리콘 기반 반도체 소자, 및 광소자 중 어느 하나일 수 있다. 일부 실시예들에 따르면, 상기 반도체 소자(200)는 질화물 반도체 소자(일 예로, GaN 반도체 소자)일 수 있고, 상기 반도체 소자(200)의 일면에 인접하는 질화물층(210, 일 예로, GaN층)을 포함할 수 있다. 상기 전극 패드들(220)은 상기 질화물 반도체 소자의 게이트 전극 패드, 소스 전극 패드, 및 드레인 전극 패드를 포함할 수 있다. The semiconductor device 200 may be any one of a nitride semiconductor device, a III-V compound semiconductor device, a silicon-based semiconductor device, and an optical device. According to some embodiments, the semiconductor device 200 may be a nitride semiconductor device (eg, a GaN semiconductor device), and a nitride layer 210 (eg, a GaN layer) adjacent to one surface of the semiconductor device 200 . ) may be included. The electrode pads 220 may include a gate electrode pad, a source electrode pad, and a drain electrode pad of the nitride semiconductor device.

상기 제1 금속 패드들(150)은 상기 반도체 소자(200)의 상기 전극 패드들(200)에 접합할 수 있고, 상기 금속선들(154)은 상기 제1 금속 패드들(150)을 상기 제2 금속 패드들(152)에 연결할 수 있다. 추가적인 소자들이 와이어링을 통해 상기 제2 금속 패드들(152)에 연결될 수 있다. The first metal pads 150 may be bonded to the electrode pads 200 of the semiconductor device 200 , and the metal lines 154 may connect the first metal pads 150 to the second electrode pads 200 . It may be connected to the metal pads 152 . Additional elements may be connected to the second metal pads 152 through wiring.

본 발명의 실시예들에 따르면, 상기 방열 기판(100)이 상기 다이아몬드 기판(110)을 포함함에 따라, 상기 반도체 소자(200)로부터 발생되는 열이 상기 다이아몬드 기판(110)을 통해 용이하게 방출될 수 있다. 이에 따라, 상기 반도체 소자(200)의 성능 및 신뢰성이 향상될 수 있다. 더하여, 상기 방열 기판(100)이 상기 절연패턴들(120)을 포함함에 따라, 상기 제1 금속 패드들(150), 상기 제2 금속 패드들(152) 및 상기 금속선들(154)의 각각과, 상기 방열 기판(100) 사이의 접착력이 증가될 수 있다.According to embodiments of the present invention, as the heat dissipation substrate 100 includes the diamond substrate 110 , heat generated from the semiconductor device 200 may be easily radiated through the diamond substrate 110 . can Accordingly, the performance and reliability of the semiconductor device 200 may be improved. In addition, as the heat dissipation substrate 100 includes the insulating patterns 120 , each of the first metal pads 150 , the second metal pads 152 and the metal lines 154 and , the adhesive force between the heat dissipation substrates 100 may be increased.

아래 표1은 본 발명의 실시예들에 따른 방열기판(100)과 종래 PCB 기판의 전단 테스트(shear test) 결과를 나타낸다. Table 1 below shows the shear test results of the heat dissipation substrate 100 and the conventional PCB substrate according to embodiments of the present invention.

구분division 가로길이
[㎛]width
[μm] 세로길이
[㎛]vertical length
[μm] 면적
[㎛2]area
[㎛ 2 ] 측정값Measures [gf][gf] [MPa][MPa]
PCB 기판
PCB board
1327
1327
789
789
1047003
1047003
210
210
1.97
1.97
방열기판
heat sink
1343
1343
779
779
976796
976796
640
640
6.43
6.43

표1을 참조하면, 본 발명의 실시예들에 따른 방열기판(100)이 종래 PCB 기판보다 높은 인장 강도 또는 전단 강도를 갖는 것을 확인할 수 있다. Referring to Table 1, it can be seen that the heat dissipation substrate 100 according to embodiments of the present invention has a higher tensile strength or shear strength than a conventional PCB substrate.

도 7은 본 발명의 7 is a diagram of the present invention. 실시예들에in the embodiments 따른 방열기판(100)과 종래 방열기판의 열 시뮬레이션 결과를 나타내는 그래프이다. It is a graph showing the thermal simulation results of the heat dissipation substrate 100 and the conventional heat dissipation substrate.

도 7을 참조하면, 본 발명의 실시예들에 따른 방열기판(100) 상에 집적된 반도체 소자(GaN 반도체 소자)의 최대 온도는 55.1℃이고, 종래 방열기판(100) 상에 집적된 반도체 소자(GaN 반도체 소자)의 최대 온도는 183℃이다. 즉, 본 발명의 실시예들에 따른 방열기판(100)이 상기 반도체 소자(GaN 반도체 소자)로부터 발생된 열을 보다 용이하게 방출함을 확인할 수 있다. Referring to FIG. 7 , the maximum temperature of the semiconductor device (GaN semiconductor device) integrated on the heat dissipation substrate 100 according to embodiments of the present invention is 55.1° C., and the semiconductor device integrated on the conventional heat dissipation substrate 100 . The maximum temperature of (GaN semiconductor device) is 183°C. That is, it can be seen that the heat dissipation substrate 100 according to embodiments of the present invention more easily radiates heat generated from the semiconductor device (GaN semiconductor device).

본 발명의 개념에 따르면, 상기 방열 기판(100)은 상기 다이아몬드 기판(110), 및 상기 다이아몬드 기판(110)의 상부에 배치되는 상기 절연패턴들(120)을 포함하는 이종 방열기판일 수 있다. 상기 다이아몬드 기판(110)이 높은 열전도율을 가짐에 따라 상기 방열 기판(100)은 높은 열전도 특성을 가질 수 있다. 더하여, 상기 절연패턴들(120)은 상기 방열 기판(100)과, 상기 방열 기판(100)의 상에 배치되는 상기 금속 패드들(150, 152) 및 상기 금속선들(154) 사이의 접착력을 증가시킬 수 있다. 따라서, 금속 패드들 및 금속 선들에 대해 강한 접착력을 가지고, 동시에 높은 열전도 특성을 갖는 방열 기판이 제공될 수 있다.According to the concept of the present invention, the heat dissipation substrate 100 may be a heterogeneous heat dissipation substrate including the diamond substrate 110 and the insulating patterns 120 disposed on the diamond substrate 110 . As the diamond substrate 110 has high thermal conductivity, the heat dissipation substrate 100 may have high thermal conductivity. In addition, the insulating patterns 120 increase the adhesive force between the heat dissipation substrate 100 and the metal pads 150 and 152 and the metal lines 154 disposed on the heat dissipation substrate 100 . can do it Accordingly, a heat dissipation substrate having strong adhesion to metal pads and metal wires, and at the same time having high thermal conductivity properties can be provided.

더하여, 상기 방열 기판(100)이 상기 다이아몬드 기판(110)을 포함함에 따라, 상기 반도체 소자(200)로부터 발생되는 열이 상기 방열 기판(100)을 통해 용이하게 방출될 수 있다. 따라서, 반도체 소자의 고온 신뢰성 및 성능을 향상시킬 수 있는 반도체 집적 장치가 제공될 수 있다. In addition, as the heat dissipation substrate 100 includes the diamond substrate 110 , heat generated from the semiconductor device 200 may be easily dissipated through the heat dissipation substrate 100 . Accordingly, a semiconductor integrated device capable of improving high-temperature reliability and performance of a semiconductor device can be provided.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The above description of the embodiments of the present invention provides examples for the description of the present invention. Therefore, the present invention is not limited to the above embodiments, and within the technical spirit of the present invention, many modifications and changes can be made by combining the embodiments by those of ordinary skill in the art. It is clear.

100: 방열기판 110: 다이아몬드 기판
120: 절연패턴들 115: 요철구조
115r: 리세스 영역들 200: 반도체 소자
150: 제1 금속 패드들 152: 제2 금속 패드들
154: 금속 신호선들 220: 전극 패드들100: heat dissipation substrate 110: diamond substrate
120: insulating patterns 115: uneven structure
115r: recess regions 200: semiconductor element
150: first metal pads 152: second metal pads
154: metal signal lines 220: electrode pads

Claims (18)

다이아몬드 기판, 상기 다이아몬드 기판의 상부는 서로 이격된 리세스 영역들을 포함하는 요철 구조를 갖는 것; 및
상기 리세스 영역들을 채우는 절연 패턴들을 포함하되,
상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함하는 방열 기판.a diamond substrate, wherein an upper portion of the diamond substrate has a concave-convex structure including recessed regions spaced apart from each other; and
Insulation patterns filling the recess regions,
The insulating patterns may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide. 청구항 1에 있어서,
상기 리세스 영역들의 각각은 상기 다이아몬드 기판의 상면으로부터 상기 다이아몬드 기판의 내부로 연장되고,
상기 절연 패턴들의 각각의 적어도 일부는 상기 리세스 영역들의 각각을 채우고 상기 다이아몬드 기판 내에 배치되는 방열 기판.The method according to claim 1,
each of the recess regions extends from the top surface of the diamond substrate into the diamond substrate;
At least a portion of each of the insulating patterns fills each of the recess regions and is disposed in the diamond substrate. 청구항 2에 있어서,
상기 절연 패턴들의 상면들은 상기 다이아몬드 기판의 상기 상면보다 높거나 같은 높이에 위치하는 방열 기판.3. The method according to claim 2,
The upper surfaces of the insulating patterns are higher than or at the same height as the upper surfaces of the diamond substrate. 청구항 3에 있어서,
상기 절연 패턴들의 각각의 상기 상면과 상기 다이아몬드 기판의 상기 상면 사이의 거리는 0㎛ 보다 크거나 같고 10㎛보다 작거나 같은 방열 기판.4. The method according to claim 3,
A distance between the upper surface of each of the insulating patterns and the upper surface of the diamond substrate is greater than or equal to 0 µm and less than or equal to 10 µm. 청구항 1에 있어서,
상기 절연 패턴들의 각각은 일 방향으로 연장되는 라인 형태, 다각형, 또는 원형의 형상을 갖는 방열 기판.The method according to claim 1,
Each of the insulating patterns is a heat dissipation substrate having a line shape, a polygonal shape, or a circular shape extending in one direction. 다이아몬드 기판을 제공하되, 상기 다이아몬드 기판의 상부는 서로 이격된 리세스 영역들을 포함하는 요철 구조를 갖는 것;
상기 다이아몬드 기판의 상면 상에 상기 리세스 영역들을 채우는 절연층을 형성하는 것; 및
상기 절연층을 평탄화하여 상기 리세스 영역들을 채우는 절연 패턴들을 형성하는 것을 포함하되,
상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함하는 방열 기판의 제조방법.providing a diamond substrate, wherein an upper portion of the diamond substrate has a concave-convex structure including recessed regions spaced apart from each other;
forming an insulating layer filling the recess regions on an upper surface of the diamond substrate; and
and planarizing the insulating layer to form insulating patterns filling the recess regions,
The insulating patterns are a method of manufacturing a heat dissipation substrate comprising at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide. 청구항 6에 있어서,
상기 다이아몬드 기판을 제공하는 것은:
반도체 기판을 제공하되, 상기 반도체 기판의 상부는 서로 이격된 예비 리세스 영역들을 포함하는 요철 구조를 갖는 것;
상기 반도체 기판의 상면 상에 상기 예비 리세스 영역들을 채우는 상기 다이아몬드 기판을 형성하는 것; 및
상기 반도체 기판을 상기 다이아몬드 기판으로부터 제거하는 것을 포함하되,
상기 다이아몬드 기판이 상기 예비 리세스 영역들을 채우도록 형성됨에 따라, 상기 반도체 기판의 상기 요철 구조가 상기 다이아몬드 기판으로 전사되는 방열 기판의 제조방법.7. The method of claim 6,
Providing the diamond substrate comprises:
providing a semiconductor substrate, wherein an upper portion of the semiconductor substrate has a concave-convex structure including preliminary recess regions spaced apart from each other;
forming the diamond substrate filling the preliminary recess regions on an upper surface of the semiconductor substrate; and
removing the semiconductor substrate from the diamond substrate;
As the diamond substrate is formed to fill the preliminary recess regions, the concave-convex structure of the semiconductor substrate is transferred to the diamond substrate. 청구항 7에 있어서,
상기 반도체 기판을 제공하는 것은:
상기 반도체 기판의 상기 상면 상에 마스크 패턴들을 형성하는 것;
상기 마스크 패턴들을 식각 마스크로 이용하여 상기 반도체 기판의 상기 상부를 식각함으로써, 상기 반도체 기판 내에 상기 예비 리세스 영역들을 형성하는 것; 및
상기 마스크 패턴들을 제거하는 것을 포함하는 방열 기판의 제조방법.8. The method of claim 7,
Providing the semiconductor substrate comprises:
forming mask patterns on the upper surface of the semiconductor substrate;
forming the preliminary recess regions in the semiconductor substrate by etching the upper portion of the semiconductor substrate using the mask patterns as an etch mask; and
A method of manufacturing a heat dissipation substrate comprising removing the mask patterns. 청구항 6에 있어서,
상기 다이아몬드 기판을 제공하는 것은:
반도체 기판 상에 상기 다이아몬드 기판을 형성하는 것;
상기 반도체 기판을 상기 다이아몬드 기판으로부터 제거하는 것;
상기 다이아몬드 기판의 상기 상면 상에 마스크 패턴들을 형성하는 것; 및
상기 마스크 패턴들을 식각 마스크로 이용하여 상기 다이아몬드 기판의 상기 상부를 식각함으로써, 상기 다이아몬드 기판 내에 상기 리세스 영역들을 형성하는 것; 및
상기 마스크 패턴들을 제거하는 것을 포함하는 방열 기판의 제조방법.7. The method of claim 6,
Providing the diamond substrate comprises:
forming the diamond substrate on a semiconductor substrate;
removing the semiconductor substrate from the diamond substrate;
forming mask patterns on the upper surface of the diamond substrate; and
forming the recess regions in the diamond substrate by etching the upper portion of the diamond substrate using the mask patterns as an etch mask; and
A method of manufacturing a heat dissipation substrate comprising removing the mask patterns. 청구항 6에 있어서,
상기 절연 패턴들을 형성하는 것은:
상기 다이아몬드 기판의 상기 상면이 노출될 때까지 상기 절연층을 평탄화하는 것을 포함하는 방열 기판의 제조방법.7. The method of claim 6,
Forming the insulating patterns includes:
and planarizing the insulating layer until the top surface of the diamond substrate is exposed. 방열 기판;
상기 방열 기판 상에 배치되는 제1 금속 패드들; 및
상기 방열 기판 상에 집적되는 반도체 소자를 포함하되,
상기 반도체 소자는 상기 제1 금속 패드들에 접합되는 전극 패드들을 포함하고,
상기 방열 기판은:
다이아몬드 기판; 및
상기 다이아몬드 기판의 상부에 배치되고 서로 이격되는 절연 패턴들을 포함하고,
상기 제1 금속 패드들의 각각은 상기 절연 패턴들 중 대응하는 절연 패턴들의 상면들, 및 상기 다이아몬드 기판의 상면의 일부와 접촉하는 반도체 집적 장치.heat dissipation substrate;
first metal pads disposed on the heat dissipation substrate; and
Including a semiconductor device integrated on the heat dissipation substrate,
The semiconductor device includes electrode pads bonded to the first metal pads,
The heat dissipation substrate includes:
diamond substrate; and
and insulating patterns disposed on the diamond substrate and spaced apart from each other,
Each of the first metal pads is in contact with upper surfaces of corresponding one of the insulating patterns and a portion of the upper surface of the diamond substrate. 청구항 11에 있어서,
상기 절연 패턴들은 실리콘 카바이드, 실리콘 질화물, 실리콘 산화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함하는 반도체 집적 장치.12. The method of claim 11,
The insulating patterns may include at least one of silicon carbide, silicon nitride, silicon oxide, aluminum nitride, and aluminum oxide. 청구항 11에 있어서,
상기 반도체 소자는 질화물 반도체 소자이고,
상기 전극 패드들은 상기 질화물 반도체 소자의 게이트 전극 패드, 소스 전극 패드, 및 드레인 전극 패드를 포함하는 반도체 집적 장치.12. The method of claim 11,
The semiconductor device is a nitride semiconductor device,
and the electrode pads include a gate electrode pad, a source electrode pad, and a drain electrode pad of the nitride semiconductor device. 청구항 11에 있어서,
상기 반도체 소자는 질화물 반도체 소자, III-V 화합물 반도체 소자, 실리콘 기반 반도체 소자, 및 광소자 중 어느 하나인 반도체 집적 장치.12. The method of claim 11,
The semiconductor device is any one of a nitride semiconductor device, a III-V compound semiconductor device, a silicon-based semiconductor device, and an optical device. 청구항 11에 있어서,
상기 절연 패턴들의 상면들은 상기 다이아몬드 기판의 상면보다 높거나 같은 높이에 위치하는 반도체 집적 장치.12. The method of claim 11,
The upper surfaces of the insulating patterns are higher than or at the same height as the upper surface of the diamond substrate. 청구항 11에 있어서,
상기 절연 패턴들의 각각은 일 방향으로 연장되는 라인 형태, 다각형, 또는 원형의 형상을 갖는 반도체 집적 장치.12. The method of claim 11,
Each of the insulating patterns has a line shape, a polygonal shape, or a circular shape extending in one direction. 청구항 11에 있어서,
상기 방열 기판 상에 배치되는 제2 금속 패드들; 및
상기 제1 금속 패드들과 상기 제2 금속 패드들을 연결하는 금속선들을 더 포함하되,
상기 제2 금속 패드들 및 상기 금속선들의 각각은 상기 절연 패턴들 중 대응하는 절연 패턴들의 상면들, 및 상기 다이아몬드 기판의 상기 상면의 일부와 접촉하는 반도체 집적 장치.12. The method of claim 11,
second metal pads disposed on the heat dissipation substrate; and
Further comprising metal lines connecting the first metal pads and the second metal pads,
Each of the second metal pads and the metal lines is in contact with upper surfaces of corresponding one of the insulating patterns and a portion of the upper surface of the diamond substrate. 청구항 17에 있어서,
상기 제1 금속 패드들, 상기 제2 금속 패드들, 및 상기 금속선들은 Cr, Ti, Al, Au, Cu, W, Ni, Pt 중 적어도 하나를 포함하는 반도체 집적 장치.18. The method of claim 17,
The first metal pads, the second metal pads, and the metal lines include at least one of Cr, Ti, Al, Au, Cu, W, Ni, and Pt.
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